Design Introduccin a los Circuitos

Integrados
Victor Grimblatt
Managing Director
Synopsys Chile R&D Center
 Circuito Integrado

2005 Synopsys, Inc. (2)

 Circuito Integrado

Circuito: Conjunto de conductores que

recorre una corriente elctrica, y en el cual
hay generalmente intercalados aparatos
productores o consumidores de esta
corriente.
Circuito integrado: Combinacin de
elementos de circuito miniaturizados que
se alojan en un nico soporte o chip,
generalmente de silicio.
Fuente: Diccionario de la Real Academia
Espaola (www.rae.es)

2005 Synopsys, Inc. (3)

 Circuito Integrado

Circuito integrado: Conjunto de

transistores y circuitos elctricos
construidos sobre un mismo cristal. Los
circuitos integrados actuales no miden
ms de un centmetro de largo y pueden
contener millones de transistores.

Fuente: Diccionario de la Real Academia

Espaola (www.rae.es)

2005 Synopsys, Inc. (4)

 Algunas Definiciones

MSI: Medium Scale Integration, tipo de

integracin de chip capaz de albergar entre 10 y
500 transistores.
LSI: Large Scale Integration, tipo de integracin
de chip capaz de albergar entre 1.000 y 10.000
transistores.
VLSI: Very Large Scale Integration, tipo de
integracin de chip capaz de albergar sobre
100.000 transistores.
ULSI: Ultra Large Scale Integration, tipo de
integracin de chip capaz de albergar sobre
10.000 circuitos.
Hoy en da VLSI y ULSI se confunden

2005 Synopsys, Inc. (5)

 Die

die

wafer

2005 Synopsys, Inc. (6)

 Algunas Definiciones

Die Size: Describe errneamente el tamao

menor de los transistores en el chip.
Corresponde al largo y ancho del circuito en la
oblea de silicio.
ASIC: Application Specific Integrated Circuit,
circuito diseado para una aplicacin especfica
en oposicin a los circuitos de propsito general
como los microprocesadores. El uso de ASICs
como componentes en los dispositivos
electrnicos permite mejorar el rendimiento,
reducir el consumo de potencia, mejorar la
seguridad y reducir los costos .

2005 Synopsys, Inc. (7)

 Algunas Definiciones

Sntesis lgica es el procesos por el cual las

descripciones algortmicas de circuitos son
convertidas en un diseo de hardware. Ejemplos
de este proceso incluyen la sntesis de Lenguajes
de Descripcin de Hardware (HDL) tales como
VHDL y Verilog. El resultado de un proceso de
sntesis puede ser un PAL, un FPGA o un ASIC.
Compilador de silicio es un software que a partir
de una especificacin del usuario genera un
circuito integrado.

2005 Synopsys, Inc. (8)

 El Primer Computador

The Babbage
Difference Engine
(1832)
25,000 parts
cost: 17,470

2005 Synopsys, Inc. (9)

 ENIAC El Primer Computador Electrnico (1946)

2005 Synopsys, Inc. (10)

 El Primer Transistor

Bell Labs, 1948

2005 Synopsys, Inc. (11)

 El Primer Circuito Integrado

Lgica bipolar
1960

ECL 3-input Gate

Motorola 1966

2005 Synopsys, Inc. (12)

 Microprocesador 4004 - Intel

1971
1000 transistores
1 MHz operacin

2005 Synopsys, Inc. (13)

 Microprocesador Pentium IV - Intel

2005 Synopsys, Inc. (14)

 Ley de Moore

En 1965, Gordon Moore, co-fundador de

Intel observ que el nmero de
transistores en un chip se duplicaba cada
18 a 24 meses.
A partir de esta observacin predijo que la
tecnologa de semiconductores duplicara
su efectividad cada 18 meses.

2005 Synopsys, Inc. (15)

 2005 Synopsys, Inc. (16)
LOG2 OF THE NUMBER OF
COMPONENTS PER INTEGRATED FUNCTION

0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16

1959
1960
1961
Ley de Moore

1962
1963
1964
1965
1966
1967
1968
1969
1970
1971
1972
1973
1974
1975
Fuente: Electronics, 19 Abril, 1965
 Ley de Moore

2005 Synopsys, Inc. (17)

 Nmero de Transistores
1000 millones
K de transistores
1,000,000

100,000
Pentium III
10,000 Pentium II
Pentium Pro
1,000 Pentium
i486
100 i386
80286
10 8086

1
1975 1980 1985 1990 1995 2000 2005 2010
Proyectado
Fuente: Intel

2005 Synopsys, Inc. (18)

 Ley de Moore en Microprocesadores

1000

100 Duplicacin en 1.96 aos!

Transistores (MT)

10
P6
Pentium proc
1 486
386
0.1 286
8085 8086
El nmero0.01
de transistores en microprocesadores se duplica cada dos aos
8080
8008
4004
0.001
1970 1980 1990 2000 2010
Ao

Fuente: Intel

2005 Synopsys, Inc. (19)

 Crecimiento del Die Size

100
Die size (mm)

P6
486 Pentium proc
10 386
286
8080 8086
8085 ~7% crecimiento por ao
8008
Die size
4004crece 14% para
~2X satisfacer en
crecimiento la ley
10 de Moore
aos

1
1970 1980 1990 2000 2010

Fuente: Intel

2005 Synopsys, Inc. (20)

 Frecuencia

10000
Se duplica cada
1000
Frecuencia (Mhz)

2 aos
P6
100
Pentium proc
486
10 8085 386
8086 286
La frecuencia
1 en microprocesadores se duplica cada 2 aos
8080
8008
4004
0.1
1970 1980 1990 2000 2010

Fuente: Intel

2005 Synopsys, Inc. (21)

 Disipacin de Potencia

100

P6
Pentium proc
Potencia (Watts)

10
486
8086 286
386
8085
1 8080
8008
4004

0.1
1971 1974 1978 1985 1992 2000

La potencia de los microprocesadores continua creciendo

Fuente: Intel

2005 Synopsys, Inc. (22)

 Densidad de Potencia

10000
Densidad de Potencia (W/cm2)

1000
Reactor
Nuclear
100

8086 Plato caliente

10 4004 P6
8008 8085 386 Pentium proc
8080 286 486
1
1970 1980 1990 2000 2010

La densidad de potencia es muy alta para mantener la juntura a baja T

Fuente: Intel

2005 Synopsys, Inc. (23)

 Sistema Inalmbrico

Bandabase y Algoritmos de
Protocolos
circuitos RF comunicacin
Lgica
cableada

Lgica
Algoritmos phone
RTOS MAC
cableados
book
(nivel bit)
(nivel palabra)
Control ARQ

Analgico
A FSM
D FFT Filtros

Coders
analgico digital

Una amplia gama de componentes

como construimos esto??? Core DSP Core mP

2005 Synopsys, Inc. (24)

 Qu es un SoC?

2005 Synopsys, Inc. (25)

 Qu es un SoC?

SoC es un estilo de diseo y un

tipo de producto

2005 Synopsys, Inc. (26)

 Qu es un SoC?

Un chip diseado con la

funcionalidad completa de un
sistema que incorpora una mezcla
heterognea de arquitecturas de
proceso y de computacin

2005 Synopsys, Inc. (27)

 Qu es un SoC?

Mezcla de CPUs, memoria, y perifricos en

un chip
Mezcla de bloques sintetizados y bloques
custom (macros hechas por hardware)
Para productos con restricciones de costo
y time-to-market

2005 Synopsys, Inc. (28)

 Qu es un SoC?

Implicancias metodolgicas:
Diseo de bloques IP usando estndares
estrictos para creacin y reusabilidad
Uso de definiciones estndares de interfaz
Combinacin de alto nivel estilo ASIC
usando flujos y herramientas estndares

2005 Synopsys, Inc. (29)

 SoC es
un producto ... ...y un proceso.
Soluciones para aplicaciones especficas Del sistema al silicio en un
que implementan sistemas enteros time-to-market rpido.
Requirements
special function processor

NVM general purpose System control System Design

(program) processor and functionality

Program DRAM
and data processor bus IP Creation
storage DMA
bus interface
NVM
(data) SoC Integration
peripheral bus

Interaction communications customer

with other peripherals specific Fabrication
systems Interaction with
Analog / Mixed signal
real world
Qualification
Device Drivers
APIs
Applications SoC

2005 Synopsys, Inc. (30)

 Impulso de SoC

Dos fuerzas trabajan en conjunto en la industria electrnica:

El dinamismo del mercado
Los proveedores de sistemas
requiere:
deben diferenciar productos
time-to-market rpido
a travs de aplicaciones de
Bajo costo
software.
Curva de aprendizaje rpida

Geometrias pequeas
permiten:
Fabricantes de semiconductores
Integracin de alto rendimiento
deben cubrir los costos de
fabricacin a travs de sistemas
de valor agregado.

2005 Synopsys, Inc. (31)

 Desafos del Diseo
1000
Funcionalidad + Testabilidad
Retraso en cableado
Nmero de transistores

Gestin de potencia
Software embebido
Integridad de las seales
Efectos RF
Chip hbridos
Packaging
Limites fsicos

1,000,000,000,000
2005 Synopsys, Inc. (32)
 Diseo de Chips CAD

Mundo real
Sistemas electrnicos

Foundries
Industria EDA
Industria de
semiconductores

2005 Synopsys, Inc. (33)

 Mayor Complejidad de Dispositivos y
Contexto

Complejidad
Crecimiento exponencial de la complejidad de los
dispositivos ley de Moore.
Crecimiento de la complejidad de los sistemas en los
cuales se utilizan los dispositivos (ej. celular).
Crecimiento de la productividad en diseo

Hay exponencialmente ms transistores

2005 Synopsys, Inc. (34)

 Efectos Submicrn

Las geometras pequeas causan diversos efectos que eran

ignorados en el pasado
Capacitancias de acoplamiento
Integridad de seales
Resistencia
Inductancia

Efectos DSM

El diseo de cada transistor es ms difcil

2005 Synopsys, Inc. (35)

 Heterogeneidad en el Chip

Gran diversidad de elementos en el chip

Procesadores
Software
Memoria
Anlogo

Heterogeneidad

Ms transistores hacen cosas diferentes

2005 Synopsys, Inc. (36)

 Fuerte Presin del Mercado

Ventana de diseo ms pequea

Menor tolerancia a revisiones

Time-to-money

Mayor complejidad, mayor riesgo, mayor variedad,

ventana ms pequea

2005 Synopsys, Inc. (37)

 Productividad del Diseo
Puertas/semana
Dataquest
Dominio 8K 12K
especfico

Comportamental 2K 10K

RTL 1K 2K

Puerta 100 200

Transistor 10 20

2005 Synopsys, Inc. (38)

 Flujo de Diseo
Spec
Seleccin de Cdigo RTL
arquitectura
Floorplan
Chequeo cdigo

Testbench RTL Restriccione

CWLM
s

Sntesis Lib
Sntesis lgica
Test (SCAN/JTAG) DW
Reduccin de potencia
Verificacin RTL Verificacin formal Sntesis datapath

ATPG Netlist puertas

Informacin
Anlisis posicionamient
Verificacin puertas esttico del o
tiempo

GDSII Diseo fsico

2005 Synopsys, Inc. (39)

 Flujo Simplificado
HDL

Generador de
Sntesis RTL Diseo manual
mdulos

Netlist

Optimizacin
Librera lgica

Netlist

Diseo fsico

Layout

2005 Synopsys, Inc. (40)

 Diseo Manual

Nivel compuerta (100 compuertas / semana)

Nivel transistor (10 20 compuertas / semana)
Excesivamente caro (costo y tiempo)
Usado para
Analgico
Biblioteca de compuertas
Datapath en diseos de alto rendimiento

2005 Synopsys, Inc. (41)

 Generador de Mdulos

Generadores parametrizables de layout

Generalmente usados en
Memorias
PLA
Register files
Ocasionalmente usados para
Multiplicadores
Datapath de propsito general
Datapaths en diseos de alto rendimiento

2005 Synopsys, Inc. (42)

 Biblioteca

Contiene por cada celda

Informacin funcional
Informacin temporal
Informacin fsica (rea)
Caractersticas de potencia
Modelos de simulacin

2005 Synopsys, Inc. (43)

 HDL a Nivel RTL

module foobar (q,clk,s,a,b);

input clk, s, a, b; always @(clk) // latch
output q;req q; reg d; begin
always @(a or b or s) // mux if(clk == 1)
begin q = d;
if(!s) else if(clk !== 0))
d = a; q = bxb;
else if(s)
d = b; end //always
else End module
d = bx
end //always

2005 Synopsys, Inc. (44)

 RTL

Implcitamente estructural
Los registros y su interconectividad estn
definidos
El comportamiento clock-to-clock est definido
Solo la lgica de control de transferencia es
sintetizada
Mejoras posibles
Asignacin automtica de recursos

2005 Synopsys, Inc. (45)

 Sintesis RTL

module foobar (q,clk,s,a,b);

a
input clk, s, a, b;
output q;req q; reg d; d
q
always @(a or b or s) // mux
begin b

if(!s)
d = a; HDL s
else if(s) clk
d = b;
Sintesis
else
RTL
d = bx
end //always
Netlist

2005 Synopsys, Inc. (46)

 Optimizacin Lgica

Realiza transformaciones y
optimizaciones
Transformacin grafos estructurados
Transformaciones booleanas
Mapeo en una librera fsica

2005 Synopsys, Inc. (47)

 Diseo Fsico

Transforma circuitos secuenciales en

circuitos fsicos
Posiciona componentes
Rutea
Transforma en mascaras
O FPGA
Posiciona tablas look-up
Rutea

2005 Synopsys, Inc. (48)

 Layout en Celdas Estndares

2005 Synopsys, Inc. (49)

 Gate Array

2005 Synopsys, Inc. (50)

 Optimizacin Lgica Combinatoria

Entradas
Red booleana inicial
Caracterizacin temporal del mdulo
Tiempo de llegada de entradas
Factores de carga
Objetivos de optimizacin
Tiempos requeridos
Superficie
Descripcin librera a usar
Salida
Netlist con rea mnima que cumple con los tiempos
requeridos

2005 Synopsys, Inc. (51)

 Flujo de Diseo RTL

Opt. Lgica
2 niveles
Netlist Independiente
tecnologa
Optimizacin Opt. Lgica
Biblioteca lgica multinivel

Dependiente
Netlist
tecnologa
Biblioteca

2005 Synopsys, Inc. (52)

 Optimizacin 2 Niveles

Eficiente y madura
Fundamentos tericos para la optimizacin lgica
multinivel
Usada directamente para PLA y PLD
Usada como subrutina en optimizacin multinivel
Logic Minimization Algorithms for VLSi
Synthesis, Robert King Brayton, Alberto L.
Sangiovanni-Vincentelli, Curtis T. McMullen, Gary
D. Hachtel, Agosto 1984

2005 Synopsys, Inc. (53)

 Nueva Metodologa

Divide la optimizacin lgica en dos

problemas
Optimizacin independiente de la
tecnologa
Determina la estructura lgica general
Estima costos independientes de la tecnologa
Optimizacin dependiente de la tecnologa
Mapea en puertas de la biblioteca

2005 Synopsys, Inc. (54)

 Optimizacin Independiente de la
Tecnologa
Minimiza las funciones lgicas (2 niveles)
Busca subexpresiones comunes
Sustituye una expresin dentro de la otra
Factoriza funciones simples
f=ac+ad+bc+bd+a!e (suma de productos)
=(a+b)(c+d)+a!e (forma factorizada)

2005 Synopsys, Inc. (55)

 Tcnicas de Optimizacin

Independientes Dependientes
Two-level minimization Tree covering
Selective collapsing
Load buffering
Algebraic
decomposition Rule-based mapping
Restructuring for Signature analysis
timing Inverter phase
Redundancy removal assignment
Transduction Discrete sizing
Global-flow

2005 Synopsys, Inc. (56)

 Sntesis
HDL
Comportamental

HDL

Sntesis RTL

Netlist

Optimizacin
Sntesis
Librera lgica Comportamental
Netlist

Diseo fsico

Layout

2005 Synopsys, Inc. (57)

 Nivel Comportamental

Una descripcin comportamental es

siempre funcional
Relaciones temporales son expresadas
como precedencias
Una micro arquitectura completa es
sintetizada a partir de una descripcin
comportamental

2005 Synopsys, Inc. (58)

 Elementos Claves

Asignacin automtica de recursos

Ordenamiento cronolgico (scheduling)

2005 Synopsys, Inc. (59)

 Caractersticas Sintesis
Comportamental
Ordenamiento de operaciones
(scheduling)
Inferencia de memoria
Asignacin de recursos
Uso de componentes pipeline
Lazos de pipeline
Generacin automtica de autmatas de
estado finito para control

2005 Synopsys, Inc. (60)

 Beneficios Diseo Comportamental

Abstraccin
Especifica funcionalidad en vez de
implementacin
Simulacin rpida
Diseo a nivel sistema
Mejor calidad de resultado
Generacin automtica de FSM

2005 Synopsys, Inc. (61)

 Estado del Arte

Sntesis RTL madura y usada para diseo de

chips
Sntesis comportamental menos madura
Usada originalmente en diseo de DSP
Creciente uso en video, networking, y diseo ASIC
No ha crecido lo suficiente para desplazar sntesis
RTL

2005 Synopsys, Inc. (62)

 Y Ahora Que?

2005 Synopsys, Inc. (63)

 Sntesis de Sistemas

Diseos son heterogneos Diseos deben ser modelados

y atraviesan los dominios del en lenguajes estndares y
control y flujo de datos en grficos con consistencia
forma arbitraria entre dominios y niveles de
abstraccin

SW HW
Integrado antes en el proceso Diseo de altos niveles de
de diseo abstraccin
Evaluacin rpida de particin Reuso debe ser considerado a
HW/SW altos niveles de abstraccin
Reuso de cdigo debe ser Necesita mezclar C, C++,
considerada Verilog y VHDL

2005 Synopsys, Inc. (64)

 Estado de la Sintesis de Sistemas

Ha fallado aun ms que la sntesis

comportamental
Ms inversin que para comportamental
Menos retorno que comportamental
Problemas
Cual es el lenguaje de diseo?
Particin HW/SW
Generacin automtica de HW/SW a partir de la
descripcin

2005 Synopsys, Inc. (65)

 Preguntas

2005 Synopsys, Inc. (66)