Tecnolgico Nacional de Mexico

Instituto Tecnolgico de Tijuana

Materia:
Diseo Digital con VHDL
Maquina de Estados
MOORE y MEALY

Profesora:
Dra. Yazmin Maldonado Robles

Alumnos:
Flores Mojica Miguel Angel
Hernndez Carrillo Jorge Andrs
Trujillo Cortes Juan Jos
Mquinas de estado (FSM)
Definicin
Una mquina de estados finita (FSM) es un modelo usado para
disear circuitos lgicos secuenciales.
No puede estar en ms de un estado por vez.
El estado en el que se encuentra se denomina estado actual.
El cambio de un estado a otro se denomina transicin, y se
dispara con el reloj del circuito
Son muy tiles en el diseo de protocolos de comunicacin.
Existen dos tipos de mquinas de estado: Moore y Mealy
Caractersticas
Mquinas de estado (FSM)
Estructura de una mquina de Moore
Flip-Flops
de estado
Lgica de
salida
Lgica de
prximo estado Entradas
Salidas
Estado actual
Las salidas dependen slo del estado.
Mquinas de estado (FSM)
Estructura de una mquina de Mealy
Flip-Flops
de estado
Lgica de
salida
Lgica de
prximo estado Entradas
Salidas
Estado actual
Las salidas dependen del estado y de las entradas.
Mquinas de estado (FSM)
Codificacin de estados
Existen diferentes tipos de codificacin de estados
- Binaria
- One Hot
- Gray
- etc

La codificacin de estados puede hacerse manualmente
o de manera automtica
- En el mismo cdigo de VHDL se pueden establecer
atributos que indican que tipo de codificacin se quiere
- Se puede indicar a la herramienta de sntesis como
codificar los estados.
Que es rising edge detector (Detector flanco
ascendente).

Es un circuito que genera ciclos cortos de pulsos de reloj (se le conoce tambien ,como CLICK),
cuando la seal de entrada cambia de 0 a 1.
Se utiliza normalmente para indicar el inicio de una seal de entrada baja variable en el tiempo.
Diseamos el circuito utilizando tanto Moore y maquinas de Mealy.

Implementacion directa:

Dado que las transiciones del circuito detector de flanco son muy simple puede llevarse a cabo
sin el uso de un FSM.





En el diagrama de detector de flanco se observa que la salida es verdadera cuando la corriente
de entrada es 1 y la entrada anterior que se almacena en el registro es 0.
Moore-based desing (Diseo basado en Moore)
- El estado cero y uno indican que la seal de entrada ha sido 0 y
1 por un tiempo.
El flanco ascendente se produce cuando la entrada en el estado cero
cambia a 1.
El FSM(Maquina de estado finito), se traslada al estado del estado de
punta y la salida, tick, se afirma en este estado. Un diagrama de
cronometraje representativo se muestra en el medio de la Figura
5.5.
Diagrama de estado basado en mealy
En este diagram los estados cero y uno tienen un significado similar.
Cuando el FSM est en el estado de cero y la entrada cambia a 'l', la salida es afirmada
inmediatamente. El FSM se traslada a un estado en el flanco ascendente del prximo reloj(pulso) y
la salida no est confirmada.
La seal de salida es afirmada en el flanco ascendente del reloj siguiente (es decir, en tl).

Ejemplo de Maquinas de Estados MOORE
En VHDL.
Mealy vs Moore

Detector de Rising Edge

Es un circuito que cuando detecta que la seal de entrada cambia de 0 a 1,
genera un pulso de un ciclo de reloj en la salida.

Entradas: clk, reset, level. Salida: tick. Por defecto: tick <= 0.

IMF (IB)

Mquinas de Estado

Mealy vs Moore

Declaracin de Entidad

IMF (IB)

Mquinas de Estado

Mealy vs Moore

1. Estado

IMF (IB)

Mquinas de Estado

Mealy vs Moore

Lgica del prximo estado
Y Lgica de Salida

IMF (IB)

Mquinas de Estado

Mealy vs Moore

Simulacin:

IMF (IB)

Mquinas de Estado

RTL MOORE
Ejemplo de Maquinas de Estados MEALY
En VHDL.
Mealy vs Moore Mealy

Detector de Rising Edge

Un circuito que cuando detecta que la seal de entrada cambia de 0 a 1,
genera un pulso de un ciclo de reloj en la salida.
Entradas: clk, reset, level. Salida: tick. Por defecto: tick <= 0.

IMF (IB)

Mquinas de Estado

Mealy vs Moore Mealy

Declaracin de Entidad

IMF (IB)

Mquinas de Estado

Mealy vs Moore Mealy

Estado

IMF (IB)

Mquinas de Estado

Mealy vs Moore Mealy

Lgica del prximo estado
Y Lgica de Salida

IMF (IB)

Mquinas de Estado

Mealy vs Moore Mealy

Simulacin:

IMF (IB)

Mquinas de Estado

Mealy vs Moore Comparacin

Simulacin:

Ambos producen un tick corto.

Mealy: menos estados y responde mas rpido, pero responde a seal que esta en la
entrada y no est definido el ancho del pulso. SI est definido que alrededor del
rising edge del clk, va a estar estable en 1.

Moore: mas estados, y responde mas lento cuando el clk=1. Asegura tick = 1 durante un clk.

Depende de aplicacin. Fundamental especificar el funcionamiento del mdulo.

IMF (IB)

Mquinas de Estado

RTL MEALY
Un diagrama ASM consiste en una interconexin de los cuatro tipos de elementos bsicos:
nombres de estado, estados, estado de los controles y salidas condicionales. Un estado ASM,
representado como un rectngulo, corresponde a un estado de un diagrama de estado regular o
mquina de estado finito. Los Moore salidas de tipo se enumeran dentro de la caja.
ASM CHART
La condicin de expresin contiene una o ms entradas a la FSM (mquina de estados finitos). Una
comprobacin de condicin ASM, indicado por un diamante con una entrada y dos salidas (por
verdadero y falso), se utiliza para transferir condicionalmente entre dos Estados o entre un Estado
y una salida condicional. El cuadro de decisin contiene la expresin de condicin declarada de ser
probada, la expresin contiene una o ms entradas de la FSM.

Unidad de salida condicional: Un valo denota las seales de salida que son de Mealy tipo. Estas
salidas dependen no slo del estado sino tambin las entradas a la FSM