Un bus representa bsicamente una serie de cables mediante los cuales pueden cargarse datos dentro del PC ya que

comunica todos los componentes del ordenador con el microprocesador.

El bus se controla y maneja desde la CPU.

Es un camino de comunicacin entre dos o mas dispositivos, normalmente compartido en este se pueden conectar varios dispositivos estando cualquier seal esta disponible para todos.

El objetivo principal de un bus es hacer posible la comunicacin entre componentes para de este modo posibilitar la transferencia de informacin entre la CPU, la memoria y los diferentes perifricos de E/S.

Para lograr su propsito los buses utilizan un conjunto de cables y as poder conectar los mltiples subsistemas.

CPU

Memoria

----

Memoria

E/S

----

E/S

Lneas de Control Lneas de Direccin Lneas de Datos

Lneas de Control Lneas de Direccin Lneas de Datos

Indican el tipo de operacin a realizar as como todas las seales necesarias para realizar las peticiones y reconocimientos (implementacin de protocolos). Indican el tipo de informacin que esta sobre las lneas de datos

Utilizadas para el direccionamiento de los dispositivos que intervienen en una determinada transaccin En ocasiones las lneas de direccin coinciden con las de datos (multiplexacin).

Para la transferencia de los datos en su mas amplio sentido

Segn esquema de Interconexin Segn tipo de comunicacin Tipos de Buses Segn tipo de Diseo

Segn partes comunican

Bus de Datos
Transmite Datos La anchura del bus es un factor clave a la hora de determinar las prestaciones

Bus de Direccin
Designa la fuente o destino del dato La anchura del bus determina la mxima capacidad de memoria posible en el sistema Generalmente se usa para direccionar tambin los puertos de E/S

Bus de Control
Se usa para controlar el acceso y uso de las lneas de datos y de direcciones Informacin sobre seales de control y sobre temporizacin

Bus Sncrono
Incluye una seal de reloj en las lneas de control El protocolo de comunicacin esta gobernado por la lnea de reloj Normalmente los buses Procesador-Memoria son sncronos

Bus Asncrono
No tiene seales de reloj en las lneas de control Admite gran variedad de dispositivos Buses de gran longitud

Bus Dedicados
Uso de lneas separadas para direcciones y para datos

Bus Multiplexados
Uso de las mismas lneas
Lneas de control de direccin valida o de datos valida. Indica si se esta transmitiendo una direccin o un dato

Ventaja: Uso de menos lneas

Desventajas:

Se necesita una circuitera mas compleja Posible reduccin de las prestaciones

Bus ProcesadorMemoria Corto y de alta velocidad Solo necesita adaptarse al sistema de memoria Conecta directamente al procesador

Bus de Entrada/Salida Normalmente mas largo y lento Necesita adaptarse a un rango variado de dispositivos de E/S Se conecta al bus Procesador-Memoria o a un bus Backplane

Bus Backplane Backplane: Estructura de interconexin (conectores) sobre un chasis Permite la coexistencia de procesador, memoria y E/S Ventajas en el coste: Un nico bus para todos los componentes

Sncrono

Las transferencias estn gobernadas por una nica seal de reloj compartida por todos los dispositivos. Cada transferencia se realiza en un nmero fijo de periodos de reloj Los flancos del reloj determinan el comienzo de un nuevo ciclo de bus y el final del ciclo anterior No existe seal de reloj Los dispositivos implicados en la transmisin fijan el comienzo y el final de la misma mediante el intercambio de seales de control (Handshake) Se utilizan dos seales de sincronizacin: Master Slave Protocolo completamente interbloqueo, a cada flanco del master le sigue uno del slave Ciclo de escritura: (M a S) Hay un dato en el bus (S a M) He tomado el dato (M a S) Veo que lo has tomado (S a M) Veo que lo has visto (Bus libre) Ciclo de lectura: (M a S) Quiero un dato (S a M) El dato esta en el bus (M a S) He tomado el dato (S a M) Veo que lo has tomado (Bus libre)

Asncrono

Bus Interno

Comunicacin interna dentro de la CPU

Bus del Procesador

Bus Local Bus de Expansin

Fundamentalmente, comunicacin entre la CPU y la cache externa

Buses para la conexin procesador/DRAM y dispositivos de E/S con altas prestaciones. Pueden ser buses de carcter general Conexin de dispositivos de E/S con menores prestaciones

Bus del Sistema

Conexin entre distintos sistemas procesador que forman un mismo sistema

Una de las cuestiones ms importantes a la hora de disear un bus: Qu ocurre cuando un dispositivo quiere hacer uso del bus? Cmo reserva el bus para su uso? Con un esquema maestro-esclavo se evita estos problemas: Solo el maestro del bus inicia y controla todos los accesos al bus El esclavo responde a las peticiones de lectura y escritura Los sistemas ms simples tienen al procesador como el maestro del bus Todas las peticiones estn controladas por el procesador Principal desventaja: todas las transacciones involucran al procesador

La solucin es permitir ms de un maestro en el bus Cuando en potencia puede haber varios maestros del bus se necesita de un esquema de arbitraje

Esquema de arbitraje

Un maestro que quiera hacer uso del bus activa la seal de requerimiento de bus

El maestro no puede hacer uso del bus hasta que se lo concedan (bus grant)

Un maestro debe indicar al rbitro cuando finaliza el uso del bus

Factores de los esquemas de arbitraje

Prioridad; El dispositivo mas prioritario debe ser atendido antes

Imparcialidad; El dispositivo de mas baja prioridad tambin debe ser atendido garantizando el acceso eventual al bus

Serie (daisy chain)

Las prioridades se determinan en funcin de la posicin en el bus Un dispositivo de alta prioridad intercepta la seal de concesin del bus Simple pero no garantiza la imparcialidad

Paralelo Centralizado
Se selecciona un dispositivo como rbitro del bus Cada dispositivo solicita de manera independiente el acceso al bus

Distribuida por autoseleccin

No se utiliza ningn arbitro Los dispositivos solicitan el bus enviando una seal Cada dispositivo es capaz de determinar si es el solicitante de mas alta prioridad y se hace con el bus

El arbitro selecciona el dispositivo al cual se le dar acceso y le notifica que pasa a ser el maestro del bus

Clasificacin de los Esquemas de Arbitraje

 PCI (Peripheral Component Interconnet / Interconexin de componentes perifricos)

AGP (Accelerated Graphics Port / Puerto de aceleracin grafica) IDE (Integrated Drive Electronics / Electrnica Integrada de Dispositivos) SATA (Serial ATA) USB (Universal Serial Bus / Bus de serie universal) VME (Versa Module Europe / Versa Mdulo de Europa)