1 UNIVERSIDAD DISTRITAL FRANCISCO JOSE DE CALDAS FACULTAD DE INGENIERA ELCTRICA ELECTRNICA DIGITAL LABORATORIOS VHDL

31 de Enero de 2012 Entregado por: Luis Ignacio Snchez Castillo 20101007004 Estudiante cuarto semestre Ingeniera Elctrica. Al Profesor: Ernesto Gmez Vargas. Docente de Electrnica Digital. Objetivo General. Realizar las practicas indicadas en el software Max+plus II Manager y utilizar Vhdl para describir circuitos digitales. LABORATORIO Digitales I VHDL Objetivo: Familiarizarse con la herramienta de simulacin de VHDL (MaxPlus2) Recursos: Para esta prctica se puede utilizar cualquier herramienta que permita simular VHDL, aunque para los siguientes ejemplos se utilizara Maxplus2. Ejercicio: Describa con VHDL la siguiente funcin como suma de productos y como producto de sumas y realice las respectivas compilaciones y simulaciones. F(x,y,z)=xy* + x*z + yz

1 4 2 3 5

6 7 8

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Cdigo Suma de productos:

Cdigo Producto de Sumas:

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Simulacin:

LABORATORIO Digitales II VHDL Objetivo: Implementar una funcin a partir de la tabla de verdad. Ejercicio: Implemente la siguiente funcin de la forma 1, 2, 3 y simule los respectivos resultados. F(x,y,z)=xy* + x*z + yz

1 4 2 3 5

6 7 8

Cdigo forma 1:

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Cdigo Forma 2:

Cdigo Forma 3:

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Simulacin: Forma 1

Forma 2

Forma 3

LABORATORIO Digitales III VHDL

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Objetivo: Implementar un sumador en paralelo de cuatro bits. Ejercicio: Modifique la descripcin anterior para que tenga carry de entrada y carry de salida, realice la compilacin y simulacin.

Cdigo Sumador:

Simulacin:

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LABORATORIO Digitales IV VHDL Ejercicio: - Modele en VHDL un decodificadorde 4 a 7 segmentos. - Modele en VHDL un multiplexor de dos entradas. - Construya desde el modo grafico un multiplexor de 8 entradas a partir del multiplexor de dos entradas diseado en el punto anterior. - Modele en VHDL un demultiplexor de ocho salidas como se muestra en la siguiente tabla (entrada I).

Decodificador:

Multiplexor de 2 a 1:

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Cdigo Decodificador de 4 a 7:

Cdigo Multiplexor:

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Multiplexor de 8 a 1:

Demultiplexor de 8 salidas:

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Simulaciones:

Decodificador de 4 a 7

Multiplexor de 2 a 1

Multiplexor de 8 entradas

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Demultiplexor de 8 salidas

LABORATORIO Digitales V VHDL Objetivos: Realizar la descripcin VHDL de Flip flops y registros Ejercicio: -Modele en VHDL un Flip-Flop Tipo Da partir del siguiente circuito y compare el resultado con el diseado en el punto anterior de la presente gua.

- Modele en VHDL un Flip-Flop Tipo JK. - Modele en VHDL un Flip-Flop Tipo T.

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- Modele un Registro de desplazamiento de 4 bits a la derecha y a la izquierda que tenga una entrada de seleccin f que indique el sentido del desplazamiento. (F=0 desplazamiento a la derecha, F=1 desplazamiento a la izquierda). Cdigo Flip-Flop tipo D

Cdigo Flip-Flop tipo D con compuertas

Cdigo Flip-Flop tipo JK

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Cdigo Flip-Flop tipo T

Cdigo Registro

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Simulaciones: Flip-Flop tipo D

Flip-Flop tipo D con compuertas

Flip-Flop tipo JK

Flip-Flop tipo T

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Registro de desplazamiento

LABORATORIO Digitales VI VHDL Objetivo: Realizar la descripcin VHDL de contadores. Ejercicio: Modele en VHDL un Contador de 4 bits que tenga un pin que habilite el conteo ascendente o descendente. Modele en VHDL un contador ascendente (mltiplos de 3) de cuatro bits con la siguiente secuencias (0, 3, 6, 9, 12, 15, 0, 3, 6..) Cdigo Contador de 4 bits

Cdigo Contador Ascendente

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Simulaciones:

Contador de 4 Bits

Contador ascendente

LABORATORIO Digitales VII VHDL

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Objetivo: El objetivo de esta practica es mirar como se modela con VHDL las Maquinas de estados Finitas. Ejercicio: -Modifique la anterior descripcin para que tenga en cuenta todos los posibles saltos al estado de error. -Simule y compile y haga todos los comentarios respectivos.

Cdigo Mquina de estados:

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library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; Entity fsm is port ( clk,reset : in std_logic; L,T,V : in std_logic; V1,C,V2,E: OUT std_logic); End fsm; Architecture f_1 of fsm is type estados is (s0,s1,s2, s3); signal estado : estados; begin process (clk,reset) begin if reset = '1' then estado <= s0; elsif clk'event and clk ='1' then case estado is when s0 => if (L='0' )then estado <= s0; elsif(L='1' and T='0'and V='0')then estado <= s1; elsif(L='1' and V='1')then estado <= s3; elsif(L='1' AND T='1')THEN estado<=s3; end if; when S1 => if (L='1' and T='0'and V='0')then estado <= s1; elsif(L='1' and T='1'and V='0')then estado <= s2; elsif(L='1' and V='1')then estado <= s3; elsif(L='0')then estado<=s3; end if; when s2 => Simulacin Mquina de estados:

if ( T='1'and V='0')then estado <= S2; elsif(L='0' and V='1')then estado <= s0; elsif(L='1' and V='1')then estado <= s3; elsif(T='0' and V='0')then estado<=s3; end if; when s3 => estado <= s3; end case; end if; end process; V1 <= '1' when (estado = s0) else '0'; C <= '1' when (estado = s1) else '0'; V2 <= '1' when (estado = s2) else '0'; E <= '1' when (estado = s3) else '0'; end f_1;

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CONCLUSIONES

Despues de haber realizado estas prcticas puede dearme cuenta de la importacia de usar Vhdl para describir circuitos digitales. La descripcin funcional en Vhdl es muy similar a los lenguajes de software debido a que se realiza de forma secuancial. Programar en Vhdl economiza gastos debido a que podemos implemetar todo un circuito en una sola pastilla, en vez de utilizar gran cantidad de intagrados, los cuales ocuparian demasiado espacio.