Unit denseignement : Bases de systmes logiques (BSL)

Les bascules
Etienne Messerli
Institut REDS, HEIG-VD
Le 23 novembre 2011

Copyright 2011 EMI, REDS@HEIG-VD

Bascules, p 1

Quappelle-t-on une bascule ?

Bascule = circuit ayant

un comportement squentiel (dpendant du temps, du pass, pas seulement des valeurs des entres) une seule sortie 2 tats pas plus de 2 tats stables

Bascules classes selon le nombre dtats stables :

astable (oscillateur) : aucun tat stable monostable : 1 tat stable bistable : 2 tats stables

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Exercices

Prenez un inverseur (porte) CMOS ayant un temps de propagation de 10 ns assimil un retard pur. Reliez la sortie de cette porte son entre. Analysez le comportement de ce circuit. En utilisant les temps de propagation des portes, crez un circuit ayant une entre et une sortie, tel quune brve impulsion apparat sa sortie lorsque lentre passe de ltat bas ltat haut (flanc montant).

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Bascules bistables
Dfinition d'une bascule bistable : 2 tats stables Des actions sur les entres permettent de forcer un tat ou un changement dtat En labsence de nouvelles actions, ltat est maintenu
Effet de mmorisation

Ltat ne dpend pas uniquement et tout moment des valeurs prsentes aux entres
Bascules, p4

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Bascules bistables, comportement

Bascules bistables classes selon leur comportement :

bascule asynchrone RS (bascule lmentaire) bascule verrouillage (verrou, latch), sensible ltat de lentre de commande du verrou bascule edge triggered, sensible un flanc dun signal de commande, souvent nomme flip-flop

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Bascule lmentaire

Module logique permettant dinitialiser et de stocker une valeur logique

Mise 1 Bascule Mise 0 Valeur

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Bascule RS asynchrone

Comportement :
Set = '1' Reset = '1' Set = Reset = '0' Set = Reset = '1'
Set Reset

mise '1' de la sortie mise '0' de la sortie la sortie conserve sa valeur interdit (ne pas utiliser)

Bascule RS asynchrone

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bascule RS asynchrone

Conception d'une bascule RS :

l'volution dpend de l'tat prsent, nous le rajoutons comme entre

Q:

Etat prsent de la bascule RS Q+ : Etat futur de la bascule RS

R 0 0 0 0 1 1 1 1

S 0 0 1 1 0 0 1 1

Q 0 1 0 1 0 1 0 1

Q+

Maintien Set Reset

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 bascule RS asynchrone

Conception de la bascule RS:

Etablir l'quation simplifie de Q+ l'aide d'une table de Karnaugh Dessiner le schma logique de Q+ Connecter le signal Q sur Q+ Transformer le schma logique en utilisant des portes NOR et des inverseurs NOT

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bascule RS asynchrone

Table des transitions

Symbole CEI

R S 0 0 1 1 0 1 0 1

Q+ Q 1 0 interdit
Set Reset S R Q

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 bascule RS asynchrone

Schma logique :
S
X

A quoi sert la porte inverseur sur la sortie Q ?

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Bascule RS asynchrone: inconvnients

La bascule RS asynchrone est sensible toute impulsion sur ses entres

Si dure suprieure au temps de propagation de 2 portes => changement d'tat dfinitif de la bascule RS Si dure infrieur au temps de propagation de 2 portes => tat final de la bascule RS indtermin !

Les commutations des circuits produisent des parasites Nos circuits gnrent des alas Ces parasites et ces alas peuvent faire changer dtat une bascule RS asynchrone
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Bascule verrouillage (latch)

Solution pour viter les basculements indsirables : verrouiller la bascule lorsque des parasites et/ou des alas peuvent apparatre sur les entres Verrouiller = mettre les entres ltat inactif Cette bascule est sensible ltat de la commande de verrouillage G:

G = 0 la bascule ne rpond pas aux entres S et R G = 1 la bascule rpond aux entres S et R

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Latch D

But : mmoriser 1 bit de donne, au moment souhait Entres :

D : donne G : commande de verrouillage (gate)

Comportement :
G = '1' => la sortie prend la valeur de lentre D : cette bascule est transparente (verrou ouvert) G = '0' => la sortie conserve sa valeur

Sensible au niveau de la commande de verrouillage G

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 LATCH D

Schma logique :
D (S) Q
X

G
Y

(R)

Version utilisant une bascule RS

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LATCH D

Symbole CEI :

Table des transitions

G D
D G 1D G1 Q

Q+ Q Q 0 1

0 0 1 1

0 1 0 1

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Dcalage avec des Latchs

Registre dcalage avec des Latchs
A
Gate Gate A Q0 Q1 Q2 Q3
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1D G1

Q0

1D G1

Q1

1D G1

Q2

1D G1

Q3

Dcalage avec des Latchs "bis"

Registre dcalage avec des latchs et 2 signaux de commande
A
Gate Gate A Q0 Q1 Q2 Q3
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1D G1

Q0

1D G1

Q1

1D G1

Q2

1D G1

Q3

Bascule "matre-esclave"
Bascule constitue de 2 Latchs avec 2 signaux gates inverss ! ces deux signaux ne doivent pas tre actifs simultanment
D
Gate 1D Q G1 nGate Qm 1D Q G1 Qe

Horloge

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bascule "matre-esclave"
Analyse du fonctionnement interne
Horloge Gate nGate D Qm Q = Qe

Le comportement correspond une bascule sensible au flanc

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Flip-flop D ou bascule "Edge trigger"

Comportement :
Si un flanc montant ou descendant (suivant la polarit choisie) se prsente sur l entre d horloge, la sortie prend cet instant la valeur de l entre D

Bascule sensible sur un flanc

avec le signal Horloge comme entre d'autorisation

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... flip-flop D (DFF)

Table des transitions

Horloge D 0 1 Q+ 0 1

souvent Table des transitions synchrones:

D
signal d'horloge implicite

Q+ 0 1
Bascules, p 22

0 1

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... flip-flop D (DFF)

Symbole CEI : Polarit du flanc :
- flanc montant D Horloge 1D C1 Q - flanc descendant

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Schma interne flip-flop D (DFF)

U X

Q nQ

Horloge

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Caractristiques dynamiques DFF

Les caractristiques dynamiques dcoule du fonctionnement autonome du flip-flop
L'tude du fonctionnement de la bascule matre-esclave montre ce fonctionnement autonome (similaire pour un flip-flop) Horloge
tset-up thold Stable tpDFF Stable

D Q
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p 25

caractristiques dynamiques DFF

Description des diffrents timings:
tset-up: temps de set-up Temps pendant lequel la flip-flop prpare les signaux internes du 1er tage pendant que Horloge est '0' thold: temps de maintien Temps pendant lequel l'entre doit tre stable pour permettre le changement de l'tat de l'horloge de '0' '1' sans perdre l'tat interne. thold est trs souvent nul, 0 ns tpDFF: temps de propagation de la bascule Temps de propagation entre le changement de l'horloge et la sortie

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Exercice

Compltez le chronogramme suivant pour: un flip-flop D et pour un verrou (latch)

CLK/G

Qflip-flop

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Dia laiss vide volontairement

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Flip-flop T (toggle)

Bascule sensible au flanc :

Si T = 0 alors la sortie est maintenue Si T = 1 alors la sortie Q est inverse Table des transitions synchrones T 0 1 Q+ Q not Q

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... flip-flop T (toggle)

Symbole CEI :

T Horloge

1T C1

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Flip-flop JK

Bascule sensible au flanc :

si J = K = 0 si J = 1 et K = 0 si K = 1 et J = 0 si J = K = 1 la sortie conserve sa valeur (hold) la sortie prend la valeur 1 (set) la sortie prend la valeur 0 (reset) la sortie prend l'tat inverse (toggle)

Table des transitions synchrones

J K 0 0 1 1 0 1 0 1

Q+ Q 0 1 not Q
Bascules, p 31

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flip-flop JK

Autre table des transitions synchrones

Bascule JK

Etat initial 0 0 1 1

Etat Final 0 1 0 1

J 0 1 -

K 1 0

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... flip-flop JK

Symbole CEI :

J Horloge K

1J C1 1K

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Types de bascules bistables / entres

Asynchrone :
type SR (Set, Reset)

Latch (sensible au niveau):

type SR type D

Flip-flop (sensible au flanc):

type D (delay) type DFFE (delay with enable) type JK (prfr au SR) type T (toggle)

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Bascules,

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Description VHDL des bascules

Voir prsentation :
EMI_ProcessVHDL_Bascules.ppt

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Bascules,

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