Jos Acosta

Fundamentos de Lgica Digital III

Lgica Combinacional

El valor lgico de la funcin de salida va a depender de la combinacin de los valores de las entradas, sin importar valores previos, i.e. no tienen memoria

Medio Sumador
Suma Binaria A 0 0 1 1 + + + + + B 0 1 0 1 Acarreo Suma 0 0 0 1 0 1 1 0
A S

B
As

Tabla de verdad A 0
0 1 1

B 0
1 0 1

As 0
0 0 1

S 0
1 1 0
B
A Half Adder As S

Sumador Completo
Tabla de verdad
A 0 0 0 0 B 0 0 1 1 Ae 0 1 0 1 As 0 0 0 1 S 0 1
A S
Half Adder

Ae
B
Half Adder

1 0
B

As

As

1
1 1 1

0
0 1 1

0
1 0 1

0
1 1 1

1
0 0 1
Ae A B S

Full Adder
As

Sumador Completo
Sumador de 3 bits
S1 Ae
Full Adder

Ae
GND

S1 S2 Full Adder 3 bits S3

A1

B1

As

A1 A
2

A Ae A2 B2
Full Adder

S2

B1 B

As

As

B
3

Ae A3 B3
Full Adder

S3 As Se pone Ae inicial (LSB) a GND (tierra) porque el acarreo inicial es cero

Restador

Para restar en binario se hace uso del complemento a 2:

Se complementa a 2 el sustraendo Se suma el minuendo con el sustraendo complementado Conforme se usen half o full adders, se tendrn restadores medios o completos
Minuendo

Ejemplo: 57 34:
Sustraendo

00111001 (A=57 en binario) 00100010 (B=34 en binario) 11011101 (B = Complemento a 1 de 34) 11011110 (B=B+1, Complemento a 2 de 34) 00010111 (Suma A+B = 23 decimal)

Sumador/Restador
Sumador/Restador de 3 bits
Sel (Ae) A1
Ae S1 S2

S1 S2 S3

A
2

A1 A2

A
3

A3

Full Adder
3 bits

S3

B1
B
2

B1
B2 B3

As

As

B
3

El Selector (Sel) permite escoger entre suma/resta (0/1) Si Sel = 0 se tiene Ae = 0, acarreo inicial = 0 Si Sel = 1 se tiene Ae = 1, se suma a LSB para complemento a 2 (sustraendo)

Multiplexores
Multiplexor 4 a 1
S1 S0 Y

I0 I1 I2 I3

0
0 1 1

0
1 0 1

I0
I1 I2 I3

Multiplexor 4a1

Tabla de verdad

S0 S1 Selector: selecciona cual In sale en Y

Demultiplexores
Demultiplexor 1 a 4
E 1 0 0 0 0 S1 x 0 0 1 1 S0 x 0 1 0 1 Y0 1 0 1 1 1 Y1 1 1 0 1 1 Y2 1 1 1 0 1 Y3 Y0 1 1 1 1 0 S0 S1 Selector: selecciona en cual Yn sale E E

Multiplexor 4a1

Y1 Y2 Y3

Tabla de verdad

Codificadores
Codificador Binario de 8 a 3
I0 1 0 0 0 0 0 0 0 I1 0 1 0 0 0 0 0 0 I2 0 0 1 0 0 0 0 0 I3 0 0 0 1 0 0 0 0 I4 0 0 0 0 1 0 0 0 I5 0 0 0 0 0 1 0 0 I6 0 0 0 0 0 0 1 0 I7 0 0 0 0 0 0 0 1 A2 0 0 0 0 1 1 1 1 A1 0 0 1 1 0 0 1 1 A0 0 1 0 1 0 1 0 1 I1 I2

Codificador de 8 a 3

I3 I4 I5 I6 I7 I8

A0 A1 A2

Tabla de verdad

Codificadores
Codificador Decimal BCD
D 0 1 A3 0 0 A2 0 0 A1 0 0 A0 0 1

3 4 5 6 7 8 9

0 0 0 0 0 1 1

0 1 1 1 1 0 0

1 0 0 1 1 0 0

1 0 1 0 1 0 1 I1

Codificador Decimal BCD

A0 A1

A2
A3

Tabla de verdad

Decodificadores
Decodificador Binario de 3 a 8
A2 0 0 0 0 1 1 1 1 A1 0 0 1 1 0 0 1 1 A0 0 1 0 1 0 1 0 1 I0 1 0 0 0 0 0 0 0 I1 0 1 0 0 0 0 0 0 I2 0 0 1 0 0 0 0 0 I3 0 0 0 1 0 0 0 0 I4 0 0 0 0 1 0 0 0 I5 0 0 0 0 0 1 0 0 I6 0 0 0 0 0 0 1 0 I7 0 0 A0 0 A1 0 0 0 0 1 A2 I1 I2

Decodificador de 3 a 8

I3 I4 I5 I6 I7 I8

Tabla de verdad

Decodificadores
Decodificador BCD a 7 Segmentos
Valor Decimal 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 BCD 7 Segmentos

A3
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

A2
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

A1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

A0
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1

a
1 0 1 1 0 1 1 1 1 1 X X X X X X

b
1 1 1 1 1 0 0 1 1 1 X X X X X X

c
1 1 0 1 1 1 1 1 1 1 X X X X X X

d
1 0 1 1 0 1 1 0 1 0 X X X X X X

e
1 0 1 0 0 0 1 0 1 0 X X X X X X

f
1 0 0 0 1 1 1 0 1 1 X X X X X X

g
0 0 1 1 1 1 1 0 1 1 X X X X X X

Decodificador BCD a 7 Seg

A0 A1 A2 A3

b c d e f g f

a b

g
e d c

Tabla de verdad

Lgica Secuencial

El valor lgico de la funcin de salida va a depender de la combinacin de los valores de las entradas y de los valores previos almacenados en la memoria Pueden ser:

Asncronos: sus estados cambian cuando cambian los valores de entrada Sncronos: sus estados cambian en momentos definidos por una seal de reloj (clock)

Flip Flop
RS Asncrono
Flip Flop RS Tabla de verdad
S 0 R 0 1 0 1 Q 1 1 0 Q Q 1 0 1 Q

Q
R
0 1 set S FF reset R Q Q 1 Q

Flip Flop
RS Sncrono
Flip Flop RS

S
Q ck Q R Tabla de verdad
ck S 0 0 1 set clock reset S Q Q 1 R 0 1 0 1 Q Q 0 1 1

ck FF R Q Q

Flip Flop
D Sncrono

Flip Flop D Tabla de verdad

data clock S ck R Q FF 0 Q Q 0 Q ck D Q

1
data clock

D
ck

Q FF

Registro de Desplazamiento FF D

Flip Flop

data

D ck

Q FF

D ck

Q FF

D ck

Q FF

D ck

Q FF

Flip Flop
JK Sncrono

Flip Flop JK
data clock

Tabla de verdad
Q CK J 0 0 1 1 X K 0 1 0 1 X Q Q 0 1 Q Q

J ck K

Q FF Q

Q 0

Contador de 4 bits JK Sncrono

Flip Flop

ck FF
1

ck FF
1

ck FF
1

ck FF
1

LSB

MSB

Memoria
Enable Enable

Entrada

Salida

Q
Entrada Salida

BC
R
leer/escribir (1/0)

leer/escribir (1/0)

Memoria
RAM 4x3
Datos de entrada (3 bits) I0
BC BC BC

Decodificador de 2 a 4

Seleccin de Memoria
A0 A1

I1
BC BC BC

I2
BC BC BC

I3
BC BC BC

leer/escribir (1/0) Datos de salida (3 bits)

RAM 16x1 con celdas de 4x4

Memoria

Memoria
CI RAM 64x8

RAM 64x256 con CI RAM 64x8

Memoria