Circuitos Digitales

TEMA 5: Circuitos digitales
Tema 5: Circuitos Digitales
INDICE
5.1 Introducción ................................................................................................... 5-2

5.1.1 Circuitos digitales. Familias lógicas ........................................................... 5-2
5.1.2 Caracterización de circuitos lógicos .......................................................... 5-3
5.2 Familias lógicas básicas. Lógica combinacional..................................................5-8
5.2.1 TTL ........................................................................................................ 5-8
5.2.2 ECL ....................................................................................................... 5-11
5.2.3 CMOS .................................................................................................... 5-14
5.2.4 Pseudo-NMOS ....................................................................................... 5-17
5.2.5 Lógica de transistores de paso ............................................................... 5-18
5.2.6 Lógica dinámica ................................................................................... 5-20
5.2.7 BiCMOS ............................................................................................... 5-22
5.3 Circuitos lógicos secuenciales ....................................................................... 5-23
5.3.1 Circuitos biestables................................................................................. 5-24
5.3.2 Flip-flop SR CMOS. Topologías alternativas ........................................... 5-24
5.3.3 Flip-flop D. Master-slave ......................................................................... 5-26
5.3.4 Circuitos multivibradores: Monoestable, astable, osciladores .....................5-27
5.4 Memorias semiconductoras............................................................................... 5-29
5.4.1 Tipos y arquitecturas.................................................................................. 5-29
5.4.2 Organización del chip de memoria............................................................... 5-30
5.4.3 Temporización .......................................................................................... 5-31
5.4.4 Celdas de memoria CMOS RAM (estática y dinámica)............................. 5-31
5.4.5 Amplificadores de salida......................................................................... 5-34
5.4.6 Decodificadores de dirección (filas y columnas)..........................................5-35
5.4.7 Memorias CMOS ROM: PROM y EPROM ............................................ 5-37
5.5 Bibliografía ........................................................................................................5-39
5-1
5.1 Introducción
5.1.1. Cicuitos digitales. Familias lógicas
Se denomina familia lógica, al conjunto de circuitos integrados que son fabricados
utilizando una puerta básica determinada. Las características esenciales de cada farmilia lógica
son: 1) todos los circuitos de una misma familia poseen propiedades eléctricas y temporales
similares, es decir, los mismos parámetros de conmutación. Como consecuencia de esto último,
2) todos los circuitos de una misma familia se pueden conectar entre sí directamente. Para
conectar puertas de diferentes familias normalmente hay que utilizar circuitos especiales o
etapas de interfase.
En función del tipo de transistor utilizado para realizar las puertas, hay dos grandes grupos
de familias:
- Familias bipolares: Utilizan como base el BJT (Familias TTL, ECL, etc.).
- Familias MOS: Utilizan el transistor MOS (Familias NMOS, CMOS, etc.).
Además, dentro de cada familia, existen subfamilias que tienen características especiales
para mejorar determinados comportamientos específicos necesarios en aplicaciones
particulares. Por tanto, a la hora de hacer un diseño habrá que elegir aquella familia y subfamilia
que mejor cumpla los requerimientos del mismo, en base a flexibilidad lógica, velocidad de
operación, catálogo de funciones lógicas disponibles, ruido, temperatura de operación, consumo
de potencia, tensión de alimentación, área y coste final. Otras familias, como la BiCMOS o
ArGa, pueden tener interés en contextos muy restringidos y solo los mencionaremos
puntualmente. Daremos a continuación unas breves pinceladas sobre la implantación actual de
las tecnologías indicadas en la Fig. 5.1, y de sus ventajas e inconvenientes. Posteriormentre, en
el resto del tema se analizarán circuitos digitales realizados con cada una de ellas.
Las tecnologías CMOS son actualmente las que dominan el mercado de circuitos
integrados (ICs) gracias a una serie de ventajas, entre las que sobresale un reducido consumo de
potencia frente, no solo a tecnologías bipolaes, sino también a otras alternativas MOS.
Básicamente, las tecnologías CMOS han triunfado gracias a varias propiedades:
- Los circuitos lógicos CMOS disipan mucha menos potencia que las alternativas BJTs.
Esto hace factible una mayor densidad de encapsulado dentro de un mismo chip, sin un
incremento de la temperatura excesivo y controlado.
- Poseen muy alta impedancia de entrada (puerta del MOS), que puede ser utilizada para
el almacenamiento de carga temporalmente en circuitos lógicos de memoria. Inviable en
circuitos bipolares.
5-2
- Alta densidad de integración (dimensiones mínimas de hasta 60nm), lo que permite

empaquetar en un mismo substrato un número muy elevado de funciones.
Son las tecnologías CMOS las que han evolucionado desde unas pocas puertas por chip
(SSI, baja escala de integración, menos de 10 puertas), hasta los de media escala (MSI, menos
de 100 puertas) y de aquí hasta los circuitos VLSI y ULSI (Very and Ultra Large Scale of
Integration) actuales que pueden llegar a contener hasta millones de puertas lógicas. Los
circuitos CMOS son substituidos en algunas aplicaciones por las pseudo-NMOS (por analogia
con la lógica NMOS) o por la lógica con transistores de paso. A veces, en aplicaciones que
requieren elevada velocidad, con baja disipación de potencia, se utiliza la lógica CMOS
dinámica. Los circuitos CMOS se usan asímismo en la fabricación de chips de memoria.
Las familias lógicas bipolares son (TTL y ECL) poco utilizadas en la actualidad. A pesar
de ello, la familia TTL (Transistor Transditor Logic) fue la primera que apareció con capacidad
de resolver de forma completa un problema de diseño lógico. En la actualidad es incapaz de
competir con la CMOS VLSI. Existen versiones optimizadas para baja alimentación, bajo
consumo o elevada velocidad, pero poco utilizadas. Lo mismo le ocurre a la la familia ECL
(Emiter Couple Logic), utilizada solo en aplicaciones de muy elevada velocidad de operación,
a costa de incrementar notablemente el consumo de potencia y el coste en área de silicio.
La familia BiCMOS combina alta velocidad con bajo consumo de potencia. Puede dar
soluciones óptimas en algunas aplicaciones que justifiquen el uso de procesos tecnológicos
complejos.
La familia ArGa (Arseniuro de Galio) permite, a priori, velocidades de operación muy
elevadas. No obstante, aún no ha madurado lo suficiente y resulta difícil de controlar
tecnológicamente.
Tecnologías de IC
es
S
so or
ná S
L
a
a
M do
L
O
di MO
rG
O
ic
EC
Pa sist
TT
M
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M
A
O
C
C
de an
C
Bi
Tr
Fig. 5.1. Tecnologías de fabricación de circuitos Integrados (IC) Digitales.
5.1.2: Caracterización de un circuito lógico

Los circuitos digitales utilizan señales lógicas para el procesado de la información. Estas
señales toman valores discretos (“0” y “1”), que son adimensionales y que cambian,
5-3
generalmente, regidos por un ciclo de reloj o máquina. Por contra, las señales eléctricas que
soportan físicamente a las digitales, se componen de tensiones e intensidades, que evolucionan
en el tiempo a una determinada velocidad. La caracterización de un circuito lógico supone
relacionar las señales eléctricas, reales, con el modelo lógico empleado en circuitos digitales,
teniendo en cuenta naturaleza eléctrica de las estas señales. Para ello se definen una serie de
parámetros (denominados parámetros de conmutación) y variables adecuada que modelen el
comportamiento de los circuitos digitales en función de su realización y permitan distinguirlos
a unos de otros dependiendo de sus prestaciones. Podemos definir tres grupos de parametros de
comportamniento:
- Parametros de conmutación estáticos.
- Parametros de conmutación dinámicos.
- Parametros energéticos. Potencia estática y dinámica. Producto potencia-retardo.
Parámetros de conmutación estáticos.

Están relacionados con la característica de transferencia estática (DC) de una puerta
lógica (tensión de salida vs tensión de entrada vO - vI). Se pueden dividir en los siguientes
grupos:
a) Tensiones de nivel bajo y alto.
vO
VOH
VOL vI
VIL VIH
Fig. 5.2. Definiciones de los niveles lógicos a la entrada y la salida de una puerta lógica (inversor).
Se definen las tres regiones:

1) Región de entrada baja: vI < VIL
2) Región de transición: VIL < vI < VIH
3) Región de entrada alta: VIH < vI
También se pueden definir los valores extremos y típico:
5-4
VOH,min: mínimo valor que es reconocido a la salida como un uno lógico.

VOL,max: máximo valor que es reconocido a la salida como un cero lógico.
VIH,min: mínimo valor que es reconocido a la entrada como un uno lógico (pendiente -1).
VIL,max: máximo valor que es reconocido a la entrada como un cero lógico (pendiente -1).
VOH,tip: valor nominal del uno lógico.

VOL,tip: valor nominal del cero lógico.
b) Tensiones umbrales.
Definen la región de incertidumbre o de transición, y ha de ser evitada.
VIL,max < vI < VIH,min
c) Márgenes de ruido.
Establecen la sensibilidad de un circuito lógico al ruido eléctrico.
Condiciones:
a) Región de incertidumbre estrecha.
b) Rango de valores de entrada amplios.
VOL,max < VIL,max
VOH,min > VIH,min
vI vO
VDD
VOH,mim
NMH
VIH,min
Incertidumbre
VIL,max NML
VOL,max
0
Fig. 5.3. Definición gráfica de los márgenes de ruido.
Margen de ruido del nivel ALTO: NMH = VOH,min - VIH,min

Margen de ruido del Nivel BAJO: NML = VIL,max - VOH,max
5-5
Los márgenes de ruido han de ser lo más elevados posibles.

d) Fan-Iin y Fan-out.
Fan-in: Número máximo de puertas lógicas que se pueden conectar a una dada sin degradar
la operación lógica de esta última.
Fan-out: Número máximo de puertas lógicas que puede atacar una dada, sin degradar su
operación lógica.
Ambos están relacionados con el mantenimiento de los niveles lógicos adecuados a la entrada
y a la salida.
Parámetros de conmutación dinámicos.

Caracterizan de diversas formas los retrasos en las transiciones de uno a cero y viceversa,
es decir, la velocidad de los circuitos digitales.
a) tiempos de transición.
- Tiempo de subida: tR
- Tiempo de bajada: tF
tR tF
vO
VH
90%
10% VL
Fig. 5.4. Tiempos de subida y bajada.
b) tiempos de propagación.
- Tiempo de propagación de nivel bajo a alto en la salida, como consecuencia de una
conmutación en la entrada: tPLH
- Tiempo de propagación de nivel alto a bajo en la salida, como consecuencia de una
conmutación en la entrada: tPHL
vI VL
50%
tPHL
tPLH VH
vO
50% VL
Fig. 5.5. Tiempos de propagación de nivel bajo y alto.
5-6
- Tiempo de transición:
tR + tF
t T = --------------- (5.1)
2
- Tiempo de propagación:
t PLH + t PHL
t P = ---------------------------- (5.2)
2
Parámetros energéticos.
Está relacionada con la la cantidad de energía que consume circuto para realizar
adecuadamente la operación. Existen dos contibuciones a la potencia media consumida:
Potencia estática: es la potencia media que consume el circuto mientras no se produce
ningún cambio en las entradas/salidas o señales de reloj. Se asocia al consumo de energía de los
niveles alto y bajo. (uno y cero lógicos).
Potencia dinámica (o de conmutación): es la potencia media que disipa la puerta lógica
como consecuencia exclusiva de los proesos de conmutación o cambio de estado lógico.
Se suele expresar como potencia media en un periodo de reloj (segundos). Una gestión
óptima de la potencia ha de anular el consumo de potencia estática y reducir al máximo la
dinámica. La potencia media total es la suma de ambas.
Asociada a la potencia media se define el producto potencia-retardo. Es una figura de
mérito asociada a la cantidad de energía necesaria para llevar a cabo una transición de estado
lógico. Se define como,
DP = P media ⋅ t P (5.3)
y se mide en Julios [J]. Un valor bajo de DP implica una velocidad de conmutación elevada, con
un bajo consumo de potencia.
5-7
5.2: Familias lógicas

5.2.1: Familia TTL (Transistor Transistor Logic)
El inversor TTL básico se muestra en la Fig. 5.6. En él se incluyen dos transistores Q1 y
Q3. La entrada al circuito es el emisor de Q1 y la salida por el colector de Q3.
VCC
R RC
vO
vI Q3
Q1
Fig. 5.6. Inversor TTL básico.
Para demostrar que este circuito funciona como un inversor suponemos las dos estados de
entrada:
a) Si vI = 1 (es decir, vI=5V). La unión BE de Q1 está en polarización inversa y la BC en
polarización directa, lo cual nos indica que este transistor está en activa inversa (ZAI). Las
intensidad de colector de Q1 es negativa e igual a la de base de Q3, haciendo que Q3 este en zona
de condución, en concreto saturación, si la intensidad de base de Q1 tiene el valor
suficientemente alto como para llevar a Q3 a saturación. Por tanto la salida es VCE = 0.2V que
es un valor bajo salida. o cero lógico.
b) Si vI = 0 (es decir, vI=0.2V) . En este caso, la unión base emisor de Q1, esta polarizada
directamente, situando la base de Q1 a 0.9V aproximadamente. La intensidad de colector tiende
a ser positiva, debido a que la unión base-emisor conduce. Sin embargo, como la intensidad de
base solo puede ser positiva, llega un momento en que ambas intensidades, iC1 e iB3 se anulan,
provocando el corte de Q3. La salida se hace entonces igual a VCC o equivalentemente, un uno
lógico.
Veremos cómo se comporta este circuito en los transitorios, es decir, la evolución del
circuito cuando las entradas conmutan de estado. Es necesario para ello tener en cuanta la carga
capacitativa CL a la salida del circuito que aparece como resultado del modelado las
capacidades parásitas asociads a los posibles circuitos conectados a dicha salida, así como las
propias capacidades internas del circuito. Este estudio permite evaluar la velocidad de
conmutación del inversor.
a) vI pasa de 0 a 1 lógico.
Esto significa que la salida era igual a VCC (5V) y debe pasar a vCEsat (0.2V), lo que es lo
5-8
mismo, el condensador CL estaba cargado y se debe dercargar. Esto lo hace a través de Q3 como
se muestra en la Fig. 5.7a.
VCC
vO
RC
vO
Q3 CL
CL
(a) (b)
Fig. 5.7. Inversor TTL básico: (a) Transitorio de descarga. (b) Transitorio de carga.
b) vI pasa de 1 a 0 lógico.
Ahora la situación es la contraria y la tensión de salida ha de evolucionar desde un 0.2V
hasta 5V (0 hacia 1), por lo que el condensador, ahora descargado, debe cargarse. Esto lo hace
a través de Rc, como se muestra en la Fig. 5.7b.
Estos procesos son muy lentos, sobre todo la carga de CL a través de Rc, que además
implica llevar el transistor Q3 desde saturación a corte previamente, proceso que es costoso en
tiempo. Para acelerarlo, la estructura TTL básica modifica su etapa de salida cambiando el pull-
up pasivo por uno activo Q4, obteniéndose la etapa de salida en totem-pole que se muestra en la
Fig. 5.8.
VCC=5V
R1=4KΩ R2=1.6KΩ R3=130Ω
Q4
V1*
D
Vo
Vi Q1 Q2
Q3 CL
V1
R4=1KΩ
Fig. 5.8. Etapa de salida totem-pole con carga capacitiva.
Esto, hace que la carga de CL sea más rápida, aunque tiene la desventaja de necesitar dos
entradas a los transistores Q3 y Q4 (las señales V1 Y V1* en la Fig. 5.8). Estas dos señales se
obtienen mediante otra etapa con el transistur Q2 denominada divisor de fase. En el circuito
completo, el diodo es necesario para que Q4 se corte asegurando el buen funcionamiento del
circuito.
5-9
La puerta NAND TTL básica

La puerta NAND básica sigue la misma estructura que el inversor TTL, y se muestra en
la Fig. 5.9. Se observa en ella que el transistor de entrada es multiemisor, es decir, tiene tantos
emisores como entradas tenga la puerta. Vamos a comprobar que cumple la función NAND.
a) Si todas las entradas están a nivel alto. En este caso, los emisores quedan cortados y
circula corriente desde VCC a través de Rl y de la unión BC de Ql hacia la base de Q2. El elevado
valor de esta corriente de base de Q2 es suficiente para llevar para a saturación, tanto a este
transistor como a Q3 por lo que la salida es VCEsat de Q3 y por tanto un valor bajo. Además con
este estado de los transistores, el valor de la tensión de colector de Q2 será,
v C2 = v CE2 + v BE3 = 0, 2 + 0, 8 = 1V (5.4)
y esa tensión no es suficiente para polarizar directamente a la unión BE de Q4 y al diodo por lo

que esa rama está abierta y la salida es efectivamente un valor bajo.
VCC=5V
R1=4KΩ R2=1.6KΩ R3=130Ω
Q4
D
vI1=VOH vO
Q1 Q2
vI2=VOH
Q3
R4=1KΩ
Fig. 5.9. Puerta NAND TTL básica.
b) Alguna entrada tiene valor bajo. En este caso, la unión BE conduce, correspondiente
dando lugar a una intensidad de base del transistor Ql procedente de VCC y que sale al exterior
a través de la unión BE de este transistor (es por tanto una intensidad saliente). En estas
condiciones, la tensión en la base de Q1 es del orden de 0,9 V insuficiente para hacer conducir
a Q2 y Q3 que por tanto estarán cortados. Esto lleva a saturación al transistor Q4 y la salida será
un valor alto.
La puerta NOR TTL
La puerta NOR TTL tiene la estructura que se muestra en la Fig. 5.10. El funcionamiento
es similar al de la puerta NAND. Aquí el transistor de entrada no es multiemisor, sino que existe
5-10
un transistor Q1 por cada entrada y los divisores de fase Q2 están en paralelo de forma que basta
con que uno de los dos conduzca para que la salida sea baja.
VCC=5V
4KΩ 1.6KΩ 125Ω
A
D
4KΩ
A+B
B
1KΩ
Fig. 5.10. Puerta NOR TTL de dos entradas.
5.2.2: Familia ECL (Emiter Couple Logic)

La familia ECL (Emitter Coupled Logic) es considerada como la más rápida actualmente,
con tiempos de propagación menores de 1 ns. Se trata de circuitos en los que se evita la
saturación de los transistores bipolares con lo que disminuye el tiempo de conmutación.
El inversor ECL básico
En la Fig. 5.11 se muestra el inversor básico. Consta de un circuito de entrada constituido
por un amplificador diferencial y una etapa de salida basada en un circuito seguidor de emisor
que actúa como separador y restaurador de nivel.
Amplificador diferencial Seguidor de emisor

VCC
270Ω 300Ω
y1
Q3
y2
Q4
NOR
vI Q1 Q2
OR
VBB
1.24KΩ 2KΩ 2KΩ
VEE
Fig. 5.11. Inversor ECL básico.
Cualquiera de las fuentes, VBB, VCC y VEE, pueden llevarse a tierra. Sin embargo siempre tiene
5-11
que cumplirse que VCC > V BB >V EE. La mayor inmunidad al ruido se consigue cuando es
VCC la que se conecta a tierra. En cualquier caso, el margen de ruido es bajo en este tipo de
circuitos que tiene además, muy poca diferencia entre niveles lógicos.
El principio de operación de este tipo de circuitos es introducir por la base de Ql la tensión
de entrada y por la de Q2 una tensión fija de referencia vBB, de referencia. Vamos a demostrar
que se comporta como un inversor,
a) vI es baja y menor que VBB: En ese caso el transistor Q1 está cortado con lo que 1a
señal en y1 es VCC y la salida por el terininal NOR es V CC -vBE4 cual es un valor alto. Por otra
parte, el transistor Q2 está conduciendo y el valor de las fuentes y de en zona activa directa con
lo que el valor de la señal en y2 es VCC- Rc ic. Este valor es suficiente para hacer conducir al
transistor Q4 en zona activa directa y el valor de salida por el terminal OR es,
v OR = V y2 – v BE = V CC – i C R C – v BE (5.5)
que es un valor bajo.

b) vI es alta. Ahora el transistor Q1 conduce y la tensión en el emisor será vI -vBE1 > VBB
por lo que el transistor Q2 se corta. La situación por tanto es simétrica de la anterior: la señal en
y1 es la tensión de colector de un transistor en activa directa por lo que vNOR baja después de
pasar por el seguidor de emisor. Igualmente la señal en es y2 es VCC y después de pasar por el
seguidor de emisor la salida vOR es alta.
Por tanto, la salida NOR es la inversa de la entrada y el funcionamiento del circuito se
basa en la conmutación entre el estado de los transistores Q1 y Q2, la cual es muy rápida ya que
los transistores no entran en saturación en ningún momento.
Por otra parte, se observa que la función de Q3 y Q4 es simplemente desplazar los valores
de tensión que tienen en la base para hacerlos compatibles con los niveles lógicos de entrada de
la familia.
Función OR y NOR con lógica ECL

Para conseguir la función OR o NOR de varias entradas, se conectarán como se muestra
en la Fig. 5.12.
5-12
VCC
270Ω 300Ω
y1
Q3
y2
Q4
Q1 B Q1 A Q1 Q2 NOR
C
OR
VBB
1.24KΩ 2KΩ 2KΩ
VEE
Fig. 5.12. OR/NOR ECL de tres entradas.
Los terminales A, B y C en la figura, son las entradas de una puerta ECL. A la salida se
obtendrán las funciones OR y NOR de estas entradas. El modo de funcionamiento es el
siguiente:
a) Todas las entradas tienen valor BAJO: Entonces todos los transistores de entrada
estarán cortados, lo que hace que Q2 esté en activa. Por tanto y1 está en ALTO y la salida NOR
es ALTA. Así mismo y2 está en BAJO y la salida OR es BAJA.
b) Alguna entrada es ALTA. El transistor de entrada correspondiente conduce por lo que
se corta el Q2. La situación es la contraria de la anterior e y1 está en BAJO y la salida NOR es
BAJA. Así mismo y2 está en ALTA y la salida OR es ALTA. Se cumple por tanto la función
OR y NOR de las entradas.
Las curvas de transferencia típicas de esta familia se muestranen la Fig. 5.13. Se observa
que sus niveles ALTO y BAJO son muy diferentes a los de otras familias por lo que se trata una
familia de difícil conexión a otras. También se observa en esta gráfica la poca separación entre
los niveles y el bajo margen de ruido. Todo ello la hace una familia incomoda para trabajar con
ella por lo que se utiliza básicamente cuando se requiere mucha velocidad ya que en ese aspecto
son actualmente insuperables. La familia ECL permite lógica cableada OR ya que en su etapa
de salida tiene pull-up activo y pull-down pasivo.
5-13
Fig. 5.13: Curvas de transferencia de la familia ECL.
5.2.3: Circuitos CMOS

Se van a considerar a continuación la realización de circuitos lógicos combinacionales
basados en el comportamiento del inversor CMOS estudiado en el tema 4. En estos circuitos, la
salida depende en cada momento de las entradas actuales, careciendo de memoria o
realimentación alguna.
La estructura básica de estos circuitos se ilustra en la Fig. 5.14. Al igual que en el inversor
CMOS, se dispone un red de polarización del nivel bajo (pull-down) formada por transistores
NMOS, y una equivalente para el nivel alto (pull-up) constituida por transistores PMOS. Las
dos redes se activan por variables de entrada, de forma que trabajen de forma complementaria,
impidiendo que ambos caminos (al nivel alto y bajo) esten activados simultáneamente.
Fig. 5.14. Puerta lógica CMOS de tres entradas, con sus redes de polarización de los niveles alto y bajo.
La red PDN conducirá con todas aquellas combinaciones que requieran un valor de Y=0,
establecienndo un camino a tierra. A la vez, la red PUN deberá estar desactivada, eliminando
todo camino a la alimentación VDD. De igual modo, todas las combinaciones que demanden
5-14
Y=1, conectarán la salida con VDD, eliminando toda ruta a masa desde la salida, es decir,
desactivando PDN.
La red PDN se compone de transistores NMOS, activados con niveles altos de las entradas
A y B, mientras que la red PUN, compuesta por transistores PMOS, se activa con niveles bajos
de las entradas A y B. Ambas redes invierten por tanto la señal Y respecto de las entradas. Las
funciones OR y AND pueden establecerse mediante conexiones en paralelo y serie
respectivamente, como se muestra en la Fig. 5.15.
Fig. 5.15. Conexiones serie y paralelo con transistores NMOS y PMOS.
Puerta NOR CMOS de dos entradas

La función lógica a realizar es la siguiente:
Y = A+B = A⋅B (5.6)
Se aprecia como la red PDN ha de conducir para valores positivos de las entradas, derivando en
valores de cero en la salida. Esto significa que la PDN ha de estar compuesta por dos NMOS en
paralelo, cada uno de ellos gobernados por A y B. La red PUN solo se activará en el caso de que
simultáneamente las dos entradas se anulen. Por ello, se habrá de producir una conexión serie
de transistores activados por nivel bajo (PMOS). El circuito resultante se muestra en la Fig.
5.16a. Para mayor número de entradas, basta con incrementar en uno el número de transistores
NMOS (PMOS) en parlalelo (serie) por cada nueva entrada.
5-15
Fig. 5.16. (a) NOR CMOS de dos entradas. (b) NAND CMOS de dos entradas.
Puerta NAND de dos entradas

La función lógica a realizar es la siguiente:
Y = A⋅B = A+B (5.7)
Las combinaciones de entrada que requieren nivel bajo a la salida (PDN) son aquellas que
exigen A y B altos, simultáneamente. Esto quiere decir que en la red PDN habrán de existir dos
transistores en serie, cada uno cotrolado por una de las entradas. Para la activación de PUN,
puede ocurrir que cualquiera de las entradas este en nivel bajo, por lo que necesitaremos dos
PMOS en paralelo.
Puertas CMOS complejas

A partir de este método se puede sintetizar cualquier función combinacional más
compleja. Para ello es necesario sintetizar las redes PDN y PUN a partir del análisis de la
función lógica. Se puede considerar la función,
Y = A ⋅ (B + C ⋅ D) o Y = A ⋅ (B + C ⋅ D) (5.8)
que establece un cero en la salida siempre que, A=1 y a la vez, B=1 o C=D=1. Este análisis
define para PDN la conexión serie de un NMOS controlado por A, y el paralelo de: un NMOS
controlado por B, con dos NMOS en serie controlados por C y D. La red PUN se puede deducir
de la misma manera: Y será igual a uno siempre que A=0, o B=0 y a la vez CD=0. Esto nos lleva
a una conexión de un PMOS controlado por A, en paralelo con un el conjunto serie de un PMOS
controlado por B y el paralelolo de dos PMOS controlados por C y D. El circuito se puede ver
5-16
en la Fig. 5.17.
Ejemplo: realizar una puerta XOR con circuitos CMOS.
Fig. 5.17. Realización CMOS de una puerta compleja.
5.2.4: Circuitos Lógicos Pseudo-NMOS

Los circuitos lógicos NMOS surgieron con anterioridad a los CMOS, cuando las
limitaciones tecnológicas impedian fabricar simultáneamente transistores NMOS y PMOS. A
pesar que mayoritariamente hoy en día se emplean los circuitos CMOS, los pseudo-NMOS
pueden aportar alguna ventaja en situaciones especificas en las que área y velocidad sean
determinantes. En circuitos CMOS estos parámetros se degradan notablemente cuando el
número de entradas se incrementa mucho, debido a la necesidad de incrementar en dos
transistores por cada entrada nueva del circuito.
La estructura básica del inversor pseudo-NMOS se muestra en la Fig. 5.18. En ella solo
aparece un transistor NMOS (PDN para varias excitaciones) conectada a las entradas, mientras
que el elemento de carga puede ser un transistor PMOS o NMOS conectado en diferentes
configuraciones, pero nunca controlado por las entradas. La concepción de PDN es idéntica que
para el caso CMOS visto en el apartado anterior.
Fig. 5.18. Estructura de una puerta pseudo NMOS
5-17
La degradación del nivel de cero lógico hace que el consumo de potencia estática se
incremente en este tipo de realizaciones, por ello deben usarse en aplicaciones en las que la
salida este la mayor parte del tiempo en estado alto. Diseño de decodificadores de dirección en
chips de memoria o memorias de solo lectura.
Fig. 5.19. Puertas NOR y NAND de cuatro entradas pseudo-NMOS.
5.2.5: Circuitos lógicos de transistor de paso

Se pueden realizar implementaciones de funciones lógicas mediante la combinación serie
y paralelo de conmutadores controlados por variables lógicas de entrada, conectando los nudos
de entrada y salida. Los conmutadores pueden ser realizados por transistores NMOS o PMOS,
o por ambos a la vez, si se trata de puertas CMOS. El resultado es simple y práctico. Puede
apreciarse en la Fig. 5.20. Se conoce con el nombre de lógica PTL (Pass Transistor Logic) o
lógica de puertas de transmisión.
Fig. 5.20. Compuertas lógicas realizads con transistores de paso: (a) Y = A.B.C. (b) Y = A(B+C).
Fig. 5.21. Realización NMOS y CMOS de compuertas lógicas utilizando transistores de paso: Y = A.C. (a)
NMOS y (b) CMOS.
5-18
La lógica PTL exige que todos los nudos del circuito tengan un camino de baja
impedancia a tierra y VDD para garantizar el correcto establecimiento de los niveles lógicos. En
la Fig. 5.22. aparece un posible circuito en el que Y=A.B no tiene garantizado el correcto
establecimiento en del nivel bajo. El circuito de la Fig. 5.22 (b) lo resuelve, añadiendo una
camino a tierra.
Fig. 5.22. Y=A.B. (a) Circuito con puertas de trasmisión y problemas de establecimiento del nivel bajo (b)
solución.
Puertas de transmisión con transistores NMOS:
Fig. 5.23. Circuito PTL con transistores NMOS.
En la Fig. 5.23 se muestran los transitorio de carga y descarga del uno y cero lógico en un
circuito PTL NMOS. El proceso de carga se ve degradado como consecuencia del corte del
transistor NMOS al alcanzar la tensión VDD-Vt en la salida. En esa situación el canal del NMOS
se vacia y vO no se carga más. Sin embargo, durante el proceso de descarga no ocurre este efecto
debido a que el canal siempre esta creado (b). El efecto de degradación del uno lógo puede
resolverse mediante técnicas de circuito.
5-19
Puertas de transmisión con transistores CMOS:
Fig. 5.24. Realización CMOS de circuitos PTL.
Suponen una solución tecnológica a la realización de PTLs que no degrada los niveles
lógicos. Cada conmutador controlado por tensión se compone de dos transistores: uno NMOS
y otro PMOS, conectados en paralelo, que permite un perfecta transmisión de los niveles lógicos
en ambos sentidos. Fig. 5.24. Como contrapartida, las señales de control han de estar presente
en doble-rail, es decir, en forma negada y no negada. En la Fig. 5.25 pueden verse varios
ejemplos:.
Fig. 5.25. (a) Multiplexor 2:1 (b) Función XOR. (c) Puertas AND/NAND.
5.2.6: Lógica dinámica

Se trata de circuitos lógicos en los que la carga eléctrica queda almacenada (atrapada) en
determinados nudos internos (nudos de impedancia infinita). Estos nudos han de ser refrescados
con periodicidad para reponer las pérdidas originadas por las fugas de carga. Necesitan de una
señal de reloj que actue con una determinada frecuencia mínima.
Principio de operación: Los circuitos dinámicos se componen de una red de polarización
5-20
de nivel bajo (PDN) diseñada para realizar una operación lógica, y de dos transistores Qn y Qp,
controlados por una señal de reloj, φ. Mientras φ está en nivel bajo, decimos que estamos en la
fase de precarga, y el nudo de salida se coloca la tensión VDD. Si φ se activa, Qn conducirá y la
salida se modificará o no, dependiendo de las entradas A, B y C del circuito. Decimos que nos
encontramos en la fase de evaluación. La capacidad CL es la capacidad total de nudo de salida.
Fig. 5.26. (a) Estructura básica de circuitos NMOS dinámicos. (b) Reloj. (c) Función lógica.
Problema: Conexión en cascada de compuertas lógicas dinámicas. Ocurre cuando

conectamos compuertas en serie, tal como se ilustra en la Fig. 5.27. En este circuito se advierte
como durante la fase de precarga, ambos nudos de salida se colocan a la tensión VDD como
consecuencia d ela activación de Qp1 y Qp2. Consideremos A=1. Las señales correctas serían
Y1=0 e Y2=1, ya que se trata de etapas inversoras. Durante la fase de evaluación, la señal Y1
tiende a cero desde VDD, descargardo CL1. Esto provoca que Q2 (NMOS) tienda a cortarse, a
medida que se aproxima al valor de su tensión umbral. Sin embargo, CL2 habrá perdido carga
(descargado) en tanto no se alcance este valor, de manera que su valor final se alejará
significativamente de VDD, haciendo irreversible la recuperación del nivel lógico del uno. Este
problema puede resolverse mediante la modificación de esto circuitos, con la Lógica Dominó.
Fig. 5.27. Conexión en cascada de dos puertas lógicas dinámicas.
Lógica Domino
Constituye una alternativa a la diseño lógico con puertas dinámicas que permite su
conexión en cascada. Su principio de operación es el mismo que el de las puertas lógicas
5-21
dinámicas, pero añade un inversor CMOS estático a la salida (Fig. 5.28). La idea es desacoplar
la salida de la primera etapa con la entrada de la segunda, haciéndolas a la vez complatibles con
el proceso de precarga.
Fig. 5.28. Lógica dominó. (a) estructura. (b) Conexión serie (b) Señales de excitación y salida.
5.2.7: Familia BiCMOS

Combina circuitos con transistores bipolares y CMOS para la realización de circuitos
lógicos digitales en un mismo chip. El objetivo final es incorporar las ventajas de cada
dispositivo en uno solo: bajo consumo de potencia, alta impedancia de entrada y grandes
márgenes de ruido de los CMOS, con elevada velocidad (grandes corrientes) para atacar
elevadas cargas capacitivas en tiempos reducidos. También resulta una tecnologia apta para la
realización de funciones analógicas. Por contra, la necesidad de realizar mayor número de
máscaras durante el proceso de fabricación hace que estas tecnologias sean más caras.
El inversor BiCMOS
Posee una etapa de entrada CMOS (QP y QN) gobernada por la señal vI y una etapa de
Fig. 5.29. Inversores BiCMOS.
5-22
salida compuesta por transistores bipolares (Q1,Q2). Cuando Qp esta activo (nivel bajo de la
entrada) el transistor Q1 conduce una corriente elevada, haciendo que la salida tienda a alcanzar
la tensión VDD. No obstante, solo llega al valor VDD-VBE(on) (salida tipo totem-pole). Mientras
tato Q2 permanece cortado ya que su base no conduce al estar QN off. La evolución es similar
para una entrada alta. En este caso la salida solo llega hasta vBE voltios, necesario para mantener
en activa a Q2. Por lo tanto, podemos deducir que se produce una degradación de los niveles
lógicos, y en consecuencia de los márgenes de ruido.
El circuito dela Fig. 5.29(c) muestra una verión mejorada del inversor BiCMOS, en la que
se han incorporado dos resistencias R1 y R2 que permiten aproximar los niveles lógicos a VDD
y tierra respectivamente, reduciendo a su vez la disipación de potencia estática.
Compuertas lógicas BiCMOS

Su concepción es similar a la de una CMOS o NMOS en lo que se refiere a la parte MOS.
La parte bipolar funciona como etapa de salida. Se utilizan en la realización de
microporocesadores, RAM estáticas y matrices de puertas [alvarez 1993].
Fig. 5.30. Puerta NAND BiCMOS.
5.3: Circuitos Lógicos Secuenciales

Los circuitos lógicos secuenciales se definen como aquellos circuito lógicos que
incorporan memoria, es decir, el valor de su salida depende del valor presente de la entrada, y
de sus valores previos. Requieren de una señal de reloj para la sincronización de su operación.
Para realizar un circuito con memoria, se puede recurrir a dos métodos:
- Realimentación positiva, derivando hacia circuitos denominados Biestables, capaces de
guardar un bit de información durante un tiempo indefinido: circuito secuencial estático.
- Mediante un condensador cargado (1) o descargado (0). Para evitar su descarga como
5-23
consecuencia de las corrientes de fugas, es necesario regenerar o refrescar la mamoria,

tratándose de una memoria dinámica o de circuitos secuenciales dinámicos.
5.3.1: Circuitos Biestables

Se trata de elementos de memoria básicos. En su versión mas simple, se compone de dos
inversores lógicos realimentados, como se ilustra en la Fig. 5.31. Su funcionamiento se puede
deducir a partir del funcionamiento de un inversor simple, rompiendo el lazo de realimentación,
y atacando con una señal vW. La solución gráfica se puede obtener superponiendo la señal de
salida vZ y la recta vZ=vW que se obtendría si cerraramos el lazo. Existen tres puntos solución
del sistema o de equilibrio. El punto B, inestable, y los puntos A y C estables. El circuito tiende
a estar siempre en uno de los estados estables (A o C) evitando el inestable (B que tiende a
abandonar). Además, en función del nivel de vZ (alto o bajo) la señal vX, salida del otro inversor,
tendrá un nivel bajo o alto respectivamente, por lo que este circuito nos suministra
simultáneamente la salida y su complemento. Si el sistema no recibe ninguna excitación,
permanerá indefinidamente en el estado presente. Es necesario, por tanto, idear una manera de
“disparar” el biestable para modificar su estado. El circuito biestable, junto con el mecanismo
de disparo se denomina flip-flop. Vamos a esudiar este tipo de circuitos a continuación.
Fig. 5.31. Biestable.
5.3.2: Flip-flop RS CMOS

Se trata del flip-flop mas simple que se conoce. Denominado así por trabajar a modo de
set/reset. Su composición y tabla de verdad se muetran en la Fig. 5.32. Está compuesto por dos
puertas NOR de dos entradas realimentadas. La segunda entrada de cada puerta NOR nos sirve
como entrada de disparo (R y S). El flip-flop puede estar iniciado (S=1, R=0) cuando la salida
es Q=1, reseteado (S=0, R=1) si es Q=0, o en estado de memoria (R=S=0), en cuyo caso, la
salida almacena indefinidamente el estado que posee. La combinación R=S=1 esta prohibida y
5-24
no se utiliza. Es posible también una implementación alternativa con puertas NAND de dos
entradas.
Fig. 5.32. Flip-flop RS con puertas NOR.
Circuito CMOS RS
La implementación CMOS de un biestable RS puede obtenerse directamente a partir de
los apartados anteriores. Se puede encontrar una versión simplificada en la que las entradas R y
S estan en serie con la señal de reloj, φ, encargada de sincronizar los cambios de operación del
flip-flop. Así aparecen en al Fig. 5.33, utilizando dos inversores acoplados. Solo ocurrirán
cambios de estado en las situaciones en las que φ=1, y algunas de las señales R o S esten altas.
Para que estos cambios ocurran, deberán de cumplirse algunas condiciones:
1: Las dimensiones de los transistores Q5 y Q6 han de ser lo suficientemente grandes para
que la tensión vq se situe por debajo del umbral (VM) que reconoce el inversor (Q4,Q3) como
cero lógico.
2: las señales de set (reset) deberán de estar altas un tiempo suficientemente grande como
para que la realimentación se haga cargo del proceso de conmutación. Ancho de pulso mínimo.
Fig. 5.33. Flip-flop RS CMOS.
Un circuito alternativo con puertas de transmisión se utiliza habitualmente en celdas básicas de

memoria estáticas, de acceso aleatorio (SRAM).
5-25
Fig. 5.34. Flip-flop RS CMOS con puertas de transmisión.
5.3.3: Flip-flop D CMOS

Representa una alternativa simple para la realización de flip-flops. Tiene una entrada de
datos, D, y otra de reloj. Además, dos salidas complementarias. Si el reloj está bajo, el circuito
está en estado de memoria o reposo. Si el reloj pasa a estado alto, la salida adquiere el estado
que poseía en la entrada D justo antes del disparo de reloj. Se conoce con el nombre disparo por
flanco positivo. La implementación muestra como, en este caso, la señal de control cierra o abre
el lazo de realimentación positiva. Mas concretamente, el lazo se cierra cuando el reloj se
encuentra a un nivel bajo. La entrada D se conecta al flip-flop a través de un interruptor activado
por el nivel alto del reloj. Así, cuando el reloj esta alto, la entarda D se conecta al primer inversor
y se almacena en la capacidad de dicho nudo. A la vez, el lazo se ha abierto. De este modo, la
salida Q es igual a la entrada (dos veces invertida). Cuando se baja el reloj a 0, se cierra el lazo
y la señal Q se conecta a la entrada de G1, que ha de ser la misma, por lo que el lazo se cierra
sobre uno de los puntos estable (A o C). Exactamente coincidiendo con el valor de D antes del
flanco de bajada. Es importante que las dos fases de del reloj (negada y no negada) no sean uno
simultáneamenta. Se dice que han de ser no-solapadas.
Fig. 5.35. Circuito flip-flop D.
Un problema inherente a este tipo de realizaciones es que mientras se esta cargando la

entrada D en el nudo de entrada, la señal de salida Q varía con D. Si conectamos en cascada
varias etapas de flip-flop D tenemos una variación continuada de la salida que puede provocar
5-26
cambios no deseados sobre la siguiente etapa. La solución para ello es la configuración master-
slave (maestro-esclavo) en la que las señales de reloj de etapas sucesivas etan compuestas por
señales de reloj no solapadas, tal omo se ilustra en la Fig. 5.36.
Fig. 5.36. Configuración Master-Slave.
5.3.4: Circuitos multivibradores: monoestables, astables. osciladores

El biestable es un circuito multivibrador con dos estados estables. Existen otros tipos de
circuito mulivibradores: monoestable y astable.
El multivibrador monoestable posee un estado estable, en el que puede permanecer
indefinidamente, y otro casi estable, al cual puede ser conducido, pudiendo permanecer en él un
tiempo determinado, T. Este hecho hace que pueda ser utilizado como generador de pulsos de
una deteminada duración.
Fig. 5.37. Circuito monoestable.
El multivibrador astable no tiene estados estables, sino dos estados casi estables, en los
que tiende a permanecer durante intervalos de tiempo T1 y T2. Se comporta como un oscilador
de periodoT=T1 + T2. Puede ser utilizado como generador de pulsos periodicos.
5-27
Circuito CMOS monoestable

Se muestra una realización CMOS de un circuito vibrador monoestable. En la Fig. 5.39,
Fig. 5.38. Circuito monoestable.
la señal vI de entrada suministra el flanco de subida para el comienzo del pulso. La anchura del
mismo dependerá de la constante de tiempo impuesta por el circuito RC, y se puede controlar
por diseño.
Fig. 5.39. Circuito monoestable: formas de onda.
Circuito CMOS astable

En el circuito astable de la Fig. 5.40, la señal de salida oscia indefinidamente con un
periodo de oscilación T dependiente del producto RC.
Fig. 5.40. Circuito astable. Formas de onda relacionadas.
5-28
Circuito oscilador de anillo

La realización de un oscilador de anillo se puede obtener a partir de un número impar de
inversores conectados en serie y convenientemente realimnentados, En la Fig. 5.41 se muestra
un oscilador de anillo de formado por tres inversores en serie. La salida del último inversor se
conecta a la entrada del primero. De este modo, salvo un retraso, el inversor de la entrada verá
siempre una tensión en su entrada compatible con la salida que posee en ese momento. El
periodo de oscilación dependerá de los tiempos de propagación de los inversores y puede ser
controlado por diseño del inversor y con el número de los mismos colocados en serie.
Fig. 5.41. Oscilador de anillo.
5.4: Memorias semiconductoras

5.4.1: Tipos y arquitecturas
Los ordenadores y gran mayoría de equipos electrónicos requieren de elementos de
memoria para guardar datos y/o instrucciones de programa. El tipo de memoria puede ser
diferente dependiendo del uso y tiempos de acceso requeridos. Podemos encontrar básicamente
dos tipos:
- Memoria principal, generalmente de acceso rápido, sobre la que se ejecutan la mayoría
de instrucciones o programas. Suele ser de acceso aleatorio (Random Acces Memory, RAM), y
se definen como aquellas memorias en las que el tiempo requerido para acceder (guardar o leer)
a ellas es independiente de su localización física, y generalmente corto.
- Memoria de almacenamiento masivo. También conocidas como memorias serie o
secuenciales. En ellas los datos estan solo disponibles en la secuencia u orden en la que
5-29
originalmente se guardaron, y por tanto, el tiempo de acceso a ella dependerá del lugar que
ocupe en ella. Se utilizan generalmente para guardar programas que no se usan mucho (SSOO).
También se pueden clasificar como memorias de lectura/escritura (R/W) o de solo lectura
(W). En las memorias de R/W, las velocidades de lectura y escritura son comparables y se
suelen utilizar en las computadoras para almacenar datos y programas.
Las memorias de solo lectura (Read Only Memory, ROM) permiten leer información a
elevada velocidad, pero limitan la función de escritura. Suelen contener el SSOO de la
computadora.
Las memorias semiconductoras poseen estructuras regulares y compactas que las hacen
ideales para ser implementadas con tecnologías de circuitos integrados de alta escala de
integración (VLSI). Desde los circuitos originales que permitían 1K bit de capacidad de
almacenamiento en 1970, se han venido multiplicado por 4 cada tres años aproximadamente,
hasta los actuales de 256M bits por chip comercial, y superando, en algunos casos, el Gigabit.
5.4.2: Organización del chip de memoria

En la Fig. 5.42 se muestra la arquitectura de un chip de memoria de que tiene 64M bits.
La parte central de un bit de memoria esta compuesta por celda en las que se guardan los bits,
celdas de memoria. Se trata de circuitos electrónicos con capacidad para almacenar un bit. La
organización del conjunto de celdas de memoria se suele realizar en forma de matriz cuadrada.
Por ejemplo, con 2M filas y 2N columnas, para una capacidad total de almacenamiento de 2M+N
bits (1Mbit = 1024 bits filas x 1024 bits columnas). Así, cada celda de la matrix se conecta a
una de las 2M lineas de fila, conocidas como líneas de palabras, y a una de las 2M líneas de
columnas, llamadas líneas de digitos o líneas de bits. Una celda se selecciona para leer o
escribir en ella seleccionando su línea de palabra y su línea de bits.
Para activar cada una de las líneas de palabra se utiliza un decodificador de filas, circuito
combinacional que selecciona la linea de palabra particular, cuya dirección de M bits se aplica
a la entrada del decodificador. A0 , ....., AM-1. La linea seleccionada experimenta un incremento
en su tensión, generalmente de 0.1 a 0.2V. Esta señal es detectada por la línea de columna L y
se sensa a través de un amplificador sensor, que se ocupa de regenerar la señal a los niveles
lógicos [0,VDD]. Esta señal será, junto con las demás celdas en la misma fila selecionada, la
entrada del decodificador de columnas, que se ocupa de seleccionar la señal particular cuya
dirección de N-bits se aplicó a la dirección del decodificador AM, .....AM+N-1 y hace que la señal
aparezca en lalinea de datos (I/O) del chip.
5-30
Para la escritura se procede de forma similar. El bit de datos se establece en la linea I/O.
Se selecciona la celda en la que se va a guardar mediante los codigos de filas y columnas. El
amplificador-sensor permite escribir la señal aplicada a la celda seleccionada. Amplificadores
y decodificadores se estudiaran en el tema.
Fig. 5.42. Organización de un chip de memoria.
5.4.3: Temporización
Tiempo de acceso es el intervalo de tiempo que transcurre desde el comienzo de una
operación de lectura y hasta la aparición de los datos en la salida. El ciclo de memoria es el
tiempo mínimo permitido entre dos operaciones de lectura/escritura consecutivas. Las
memorias MOS poseen tienpos de acceso que van de nano a cientos de nanosegundos.
5.4.4: Celdas de memoria CMOS RAM (estática y dinámica)

Las celdas de almacenamienco ocupan la mayor parte de un chip de memoria. Cada una
de ella guarda un bit y su tamaño es determinante para la estimación del área total del chip,
debiendo ser lo menor posible. También la disipación de potencia por celda ha de ser lo menor
posible. Por tanto, la simplicidad ha de premiar en su concepción.
Existe dos tipos: RAM estáticas (SRAM), basadas en flip-flops, y dinámicas (DRAM),
basadas en el almacenamiento de carga en un condensador. Las primeros conservan los datos
indefinidamente, mientras exista alimentación, y las segundas necesitan de refresco periodico
de la carga en los condensadores. Son más densas que las estáticas. Se dice que son volátiles,
5-31
ya que pierden la información si se interrumpe la alimentación. Al contrario, las memorias

ROM suelen ser no-volátiles.
En la Fig. 5.43 se muestra un celda RAM estática CMOS (vista anteriormente). Se trata
de un flip-flop, compuesto por dos inversores y dos transistores de acceso (Q5 y Q6).
Fig. 5.43. Celda de memoria CMOS estática.
Operación de lectura: Supongamos que la celda guarda un uno (Q=1) y deseamos leer
ese dato, es decir, establecer ese 1 en la línea de datos. La tensión del nudo Q será VDD y la de
Q 0V. Como paso previo a la lectura, las señales en B y B se cargan a un voltage intermedio
(VDD/2) mediante un circuito de precarga (ver después). Al ser seleccionada la línea de palabras
(vW=VDD) Q5 y Q6 conducen produciendo el siguiente efecto: Q5 injecta carga en vQ, tendiendo
a decrementar la tensión de la línea B, mientras que Q6 hace lo propio en CB, tendiendo a
incrementar la tensión de la línea B. En conclusión, la tensión diferencial vista desde vB
respecto de vB, tiende a incrementarse en +0.2V, efecto que detecta el amplificador de salida
que se encarga de regenerar este valor al reconocido como 1 lógico: VDD. La operación de
lectura ha de hacerse garantizando la estabilidad de los estados almacenados, de forma no-
destructiva. (Ejemplo)
Fig. 5.44. Proceso de lectura en una celda de memoria SRAM.
Operación de escritura: Supongamos que la celda guarda un 1 (vQ=VDD) y queremos

escribir un cero (vQ=0V). Es necesario establecer en B la tensión de 0V y en B VDD. La señal
de control en la línea de palabra ha de ser la adecuada (vW). En esta situación, el condensador
5-32
parásito vQ tiende a elevar su tensión hacia VDD/2, mientras que CQ a decrementarla hacia VDD/
2. El límite VDD/2 viene inpuesto por el biestable, de manera que si VDD/2 es el umbral de
transición de alto a bajo y viceversa, cuando se alcance este valor ya no seguirá el proceso de
carga de la Fig. 5.44(b) y comenzará a trabajar la realimentación positiva del biestable, llevando
la salida a vQ a VDD.
El tiempo de acceso (R/W) viene dominado por el retraso en la lectura, debido a que se
han de cargar las capacidades de las líneas B y B, mientras que para la escritura, las capacidades
CQ y CQ son mucho más pequeñas.
Fig. 5.45. Proceso de escritura en una celda de memoria SRAM.
La celda dinámica de la Fig. 5.46 es muy popular en la industria: celda de un transistor,

compuesta por un NMOS de acceso y un condensador. El NMOS tiene la puerta conectada a la
línea de palabra y la fuente a la de bits. La tensión en CA guarda la información del bit
almacenado. Un uno significa una tensión almacenada de (VDD-Vtn) y un cero, 0 voltios. Las
fugas de carga en el condensador obligan a refrescar dicha tensión cada 5 a 10 ms.
La operación de lectura se realiza activando la línea de palabra correspondiente y
precargando la linea de bit a VDD/2. La carga inicial del condensador CA y CB se redistribuye
para alcanzar un nuevo valor que dependerá del estado inicial: cero o uno. Normalmente
CB>>CA, y la diferencia entre las dos tensiones posible en vB suele ser de unas cuantas decenas
de milivoltios, que son detectados por el amplificador sensor de salida para regenerar los nieles
lógicos (análisis del ejemplo).
Para la escritura, el funcionamiento es similar. El punto de partida para la tensión vB es 0
o VDD voltios, dependiendo del nivel a escribir. Si es VDD, el condensador CA acabará
cargándose a la tensión VDD-Vtn. Si es un cero, lo hará a cero.
Normalmente, los procesos de refresco ocupan un 98% del tiempo de actividad de un chip
de memoria, por lo que no condicionan su operación.
5-33
Fig. 5.46. Celda de memoria DRAM.
5.4.5: Amplificadores de salida

Son fundamentales en la operación de las celdas DRAM y mejoran notablemente la
velocidad y área de las SRAM. Son conocidos con el nombre de circuitos periféricos de
memoria. A continuación analizamos uno basado en la realimentación positiva, que se muestra
en la parte central de la Fig. 5.47. Las tensiones a amplificar a la salida de las celdas de memoria
estarán en el rango de los mV (30 a 500), y el amplificador debe regenerar los niveles lógicos
correspondientes (0,VDD) dependiendo del bit leido.
Fig. 5.47. Circuitos de amplificación y precarga.
Las entradas/salidas del amplificador (x,y) estan conectadas a las líneas de datos (B,B).
Q5 y Q6 actuan como interruptores de habilitación. El amplificador solo evalua la diferencia
entre vB y vB cuando φs se activa. Esto permite reducir el consumo de potencia, que puede llegar
a ser elevado ya que existe un amplificador por linea de datos. El circuito de precarga y
ecualización debe establecer la misma tensión VDD/2 en las lineas de datos vB y vB. Este hecho
5-34
es crítico, pués cualquier diferencia entre estas tensiones podría ser interpretada por el
amplificador como un indicativo de cero o uno. En consecuencia, para una lectura:
1) se precargan las linea B y B a VDD/2.
2) Se activa la línea de palabra alta y se evalua la tensión en vB y vB.
3) Se activa el amplificador mediante φs, de forma que las líneas de bit regeneren los
niveles lógicos adecuados.
Es necesario recalcar que, para este circuito, los terminales de entrada y salida son los mismos,
las lineas de datos.
Operación diferencial en celdas DRAM
Fig. 5.48. Amplificador diferencial en celdas DRAM.
5.4.6: Decodificadores de dirección (filas y columnas)

Los decodificadores de dirección tienen por misión seleccionar una de la filas, entre las
2M palabras como respuesta a una entrada de dirección de M bits. Para M=3, A0, A1 y A2,
existen 8 líneas de palabras W0, .. , W7. Usualmente se toma como alta la línea cuando A0=0
(trabajamos con lógica complementada). Esto quiere decir que seleccionar la línea W0 significa
establecer a la salida del decodificador:
W0 = A0 + A1 + A2 (5.9)
Si consideramos una puerta NOR de tres entradas, la salida estará a uno cuando las tres entradas
esten a cero (negadas en su selección). En la Fig. 5.49 se muestra una matriz de puertas que
realiza la función de control de la línea de palabras para tres bits. Se utiliza lógica dinámica, que
usaba fases de precarga y evaluación), Cada línea de fila tiene un transistor PMOS que se activa
durante la fase de precarga (φp), colocando todas la filala a la tensión VDD. Como todas la
entradas se suponen que aun estan bajas, no se necesita transistor de evaluación. La operación
5-35
de decofidificación comienza cuando se aplican los bits de palabra y sus complementos. La

tensión de cada fila permanecerá sin descargar en tanto se respeten los niveles bajos de sus
entradas de control (lógica negada). De esta manera, solo una de las líneas acabará
permaneciendo a la tensión VDD, la que representa a la palabra seleccionada. Se conoce como
decodificador NOR y no disipa energía estática.
Fig. 5.49. Decodificador NOR.
Para realizar un decodificador de direcciones de bits se puede emplear el decodificador

NOR más un conjunto de 2N interruptores o transistores de paso que, activados uno solo cada
vez, multiplexen las líneas de bits en una sola línea de datos I/O. Una estructura alternativa es
el decodificador de árbol. Si el número de entradas es grande, incrementa mucho la resistencia
en el camino de la señal y se vuelve ineficiente.
Fig. 5.50. Decodificador de columnas.
5-36
Fig. 5.51. Decodificador de arbol.
5.4.7: Memorias CMOS ROM: PROM y EPROM

Las memorias de solo lectura contienen patrones fijos de datos y se utilizan normalmente
para almacenar, en los microprocesadores, instrucciones de programa del sistema operativo. Las
memorias son no-volátiles, de modo que mantienen la información almacenada inclusive
después interrumpir la fuente de alimentación.
Memoria ROM MOS
Consiste en una matriz de transistores MOS de canal N, cuyas puertas están conectadas a
las líneas de palabres (8) y en la que cada línea de bit (4) se conecta a la alimentación (VDD) a
través de un transistor PMOS (lógica pseudo NMOS). Si hay que guardar un uno en una celda,
el transistor NMOS no existe. Si hay que guarrdar un cero, habrá un NMOS. Tiene un consumo
de potencia estática no nulo, lo cual hace que deban ser optimizados (sistema de precarga).
Fig. 5.52. Memoria ROM con transistores NMOS.
5-37
Las memorias ROM así concebidas han de ser personalizadas o grabadas antes de la
fabricación sobre silicio. Para poder grabar la información con posterioridad se puede recurrir
a procesos de programación por máscaras utilizando una de las mascaras para este objetivo.
ROM Programables (PROM y EPROM)

Las PROM son memorias ROM programables por el usuario, una sola vez, a través de
componentes especiales como fusibles de conexión que se pueden personalizar.
Existen sin embargo PROM que pueden borrarse y programarse más de una vez, ya que
el proceso físico de gabación no es irreversible. A pesar de ello, el proceso de grabación es
costoso en tiempo y no debe ser utilizado mas que de vez en cuando. En la Fig. 5.53 se muestra
un MOS especial utilizado para tal efecto. Se denomina transitor de puerta flotante, al tener la
puerta sin conectar (flotante). Mediante la aplicación de una tensión muy elevada en la puerta,
es posible introducir carga en la puerta flotante y modificar su estado (de programada a cero a
programada a uno). Para borrar la EPROM, se aplica luz ultravioleta que elimina la carga de la
puerta flotante.
(a)
(b)
(c)
Fig. 5.53. Transistor MOS de puerta flotante. (a) estructura, (b) Proceso de grabación. (c) Señales de
puerta-fuente ántes y después de la grabación.
5-38
5.5 Bibliografía
[SEDR91] A. S. Sedra and K. C. Smith: “Circutos Microelectronicos”. McGraw Hill, Quinta
Edicion. 2006.
[GHAU87] Ghausi, M.S.: “Circuitos electrónicos discretos e integrados”. Nueva editorial

Interamericana, 1987.
[SCHI93] Schilling, D.L. and Belove.: “Circuitos electrónicos discretos e integrados”. 3a

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[HODG88] D. Hodges and H. G. Jackson: Analysis and Design of Digital Integrated Circuits.
McGraw Hill. 1988.
[RABA96] J. M. Rabaey: Digital Integrated Circuits. a design prespective. Prentice-Hall. 1996.
5-39

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TEMA 5: Circuitos digitales

Tema 5: Circuitos Digitales

5.1 Introducción ................................................................................................... 5-2

- Alta densidad de integración (dimensiones mínimas de hasta 60nm), lo que permite

Fig. 5.1. Tecnologías de fabricación de circuitos Integrados (IC) Digitales.

5.1.2: Caracterización de un circuito lógico

Parámetros de conmutación estáticos.

Se definen las tres regiones:

VOH,min: mínimo valor que es reconocido a la salida como un uno lógico.

VOH,tip: valor nominal del uno lógico.

Fig. 5.3. Definición gráfica de los márgenes de ruido.

Margen de ruido del nivel ALTO: NMH = VOH,min - VIH,min

Los márgenes de ruido han de ser lo más elevados posibles.

Parámetros de conmutación dinámicos.

Fig. 5.4. Tiempos de subida y bajada.

Fig. 5.5. Tiempos de propagación de nivel bajo y alto.

5.2: Familias lógicas

Fig. 5.6. Inversor TTL básico.

R1=4KΩ R2=1.6KΩ R3=130Ω

Fig. 5.8. Etapa de salida totem-pole con carga capacitiva.

La puerta NAND TTL básica

v C2 = v CE2 + v BE3 = 0, 2 + 0, 8 = 1V (5.4)

y esa tensión no es suficiente para polarizar directamente a la unión BE de Q4 y al diodo por lo

R1=4KΩ R2=1.6KΩ R3=130Ω

Fig. 5.9. Puerta NAND TTL básica.

4KΩ 1.6KΩ 125Ω

Fig. 5.10. Puerta NOR TTL de dos entradas.

5.2.2: Familia ECL (Emiter Couple Logic)

Amplificador diferencial Seguidor de emisor

que es un valor bajo.

Función OR y NOR con lógica ECL

Fig. 5.12. OR/NOR ECL de tres entradas.

Fig. 5.13: Curvas de transferencia de la familia ECL.

5.2.3: Circuitos CMOS

Fig. 5.15. Conexiones serie y paralelo con transistores NMOS y PMOS.

Puerta NOR CMOS de dos entradas

Y = A+B = A⋅B (5.6)

Puerta NAND de dos entradas

Y = A⋅B = A+B (5.7)

Puertas CMOS complejas

Fig. 5.17. Realización CMOS de una puerta compleja.

5.2.4: Circuitos Lógicos Pseudo-NMOS

Fig. 5.18. Estructura de una puerta pseudo NMOS

Fig. 5.19. Puertas NOR y NAND de cuatro entradas pseudo-NMOS.

5.2.5: Circuitos lógicos de transistor de paso

Puertas de transmisión con transistores NMOS:

Fig. 5.23. Circuito PTL con transistores NMOS.

Puertas de transmisión con transistores CMOS:

Fig. 5.24. Realización CMOS de circuitos PTL.

5.2.6: Lógica dinámica

Problema: Conexión en cascada de compuertas lógicas dinámicas. Ocurre cuando

Fig. 5.27. Conexión en cascada de dos puertas lógicas dinámicas.

5.2.7: Familia BiCMOS

Fig. 5.29. Inversores BiCMOS.

Compuertas lógicas BiCMOS

Fig. 5.30. Puerta NAND BiCMOS.

5.3: Circuitos Lógicos Secuenciales

consecuencia de las corrientes de fugas, es necesario regenerar o refrescar la mamoria,

5.3.1: Circuitos Biestables

Fig. 5.31. Biestable.

5.3.2: Flip-flop RS CMOS

Fig. 5.32. Flip-flop RS con puertas NOR.

Fig. 5.33. Flip-flop RS CMOS.