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Flexibilidad de diseo: Los FPGAs ofrecen ms flexibilidad lgica y rasgos de sistema ms sofisticados que CPLDS: direccin de reloj, RAM sobre viruta, DSP funciones, (multiplicadores), e incluso en un chip microprocesador y Multi-Gigabit Transceivers. Estas ventajas y oportunidades de nueva configuracin dinmica, an en el sistema de usuario final, son una ventaja importante. Use FPGAS para diseos ms grandes y ms complejos.
LENGUAJES DE PROGRAMACIN
Vhdl
Lenguaje para descripcin y modelado de circuitos que permite descomponer la estructura principal de diseo en subdiseos e interconectarlos; tambin permite la especificacin de la funcin de diseo usando formas de lenguaje de programacin familiar, igualmente como un resultado facilita hacer pruebas de simulacin para hacer correcciones sin costo de hardware prototipo. La especificacin de un circuito hasta ahora slo se haca de una manera: Utilizando esquemas grficos, en los que cada smbolo representa un componente o elemento lgico: multiplexores, puertas lgicas, etc. Existe otra manera de describir un circuito: utilizando los llamados lenguajes de descripcin hardware.
Verilog
Verilog es un lenguaje de descripcin de hardware (HDL, del Ingls Hardware Description Language) usado para modelar sistemas electrnicos. El lenguaje, algunas veces llamado Verilog HDL, soporta el diseo, prueba e implementacin de circuitos analgicos, digitales y de seal mixta a diferentes niveles de abstraccin. Los diseadores de Verilog queran un lenguaje con una sintaxis similar a la del lenguaje de programacin C, de tal manera que le resultara familiar a los ingenieros y as fuera rpidamente aceptada. El lenguaje tiene un preprocesador como C, y la mayora de palabras reservadas de control como "if", "while", etc, son similares. El mecanismo de formateo en las rutinas de impresin y en los operadores del lenguaje (y su precedencia) son tambin similares. A diferencia del lenguaje C, Verilog usa Begin/End en lugar de llaves para definir un bloque de cdigo. Por otro lado la definicin de constantes en Verilog requiere la longitud de bits con su base. Verilog no tiene estructuras, apuntadores o funciones recursivas. Finalmente el concepto de tiempo, muy importante en un HDL, no se encuentra en C.
La gestin de grandes diseos VHDL: Configuracin, generar, genricos y el paquete de todos ayudar a manejar grandes estructuras de diseo. Verilog: No hay declaraciones en Verilog que ayudan a administrar grandes diseos.
Modelos parametrizables VHDL: Un modelo poco ancho especfico puede crear una instancia de un genrico de n bits utilizando el modelo de declaracin genrica. El modelo general no va a sintetizar hasta que se crea una instancia y teniendo en cuenta el valor de los genricos. Verilog: Un modelo ancho especfico puede crear una instancia de un genrico de n bits modelo usando valores de los parmetros sobrecargados. El modelo genrico debe tener un valor de parmetro predeterminado definido. Esto significa dos cosas. En ausencia de un valor de sobrecarga que se especifica, seguir sintetizar, pero se utilizar el valor predeterminado de parmetro especificado. Adems, no es necesario crear una instancia con un valor de parmetro especificado sobrecarga, antes de que se sintetizan.
BIBLIOGRAFIA
http://foro.el-hacker.com/f92/fpgas-breve-sinopsis-22169/ http://zone.ni.com/devzone/cda/tut/p/id/8259 http://redindustria.blogspot.com/2008/10/qu-es-una-fpga.html http://es.wikipedia.org/wiki/Field_Programmable_Gate_Array http://es.wikipedia.org/wiki/Verilog http://www.alegsa.com.ar/Dic/pld.php http://perso.wanadoo.es/pictob/microprg.htm http://wiki.answers.com/Q/What_is_the_difference_between_an_FPGA_an d_CPLD_-_they're_both_programmable_logic_right http://www.techamor.com/content/difference-between-cpld-and-fpga http://blog.pucp.edu.pe/item/47583/vhdl-verilog-cual-debo-usar http://www.asic-world.com/verilog/gate.html