Introduo Organizao de Computadores

Sistemas da Computao
Prof. Rossano Pablo Pinto, Msc. rossano at gmail com 2 semestre 2007

Tpicos

Processadores Memria Principal Memria Secundria Entrada e Sada

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Processadores

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Processadores

CPU (Central Processing Unit) o coordenador de todas as atividades de um computador (crebro) interligado aos outros elementos do computador a partir de um barramento:

Barramento: coleo de fios para transmitir endereos, dados e sinais de controle.

Existem barramentos internos e externos ao processador

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Processadores
Busca e decodificao Operaes lgicas e aritmticas Armazenamento p/ processar

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Processadores

Funo do processador: executar instrues obtidas a partir da memria principal A CPU composta por diversas partes:

Unidade de Controle (UC) Unidade Lgica e Aritmtica (ULA) Registradores (propsito geral e propsito especfico)

PC (Program Counter), IR (Instruction Register)

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Data Path da CPU de von Neumann Exemplo de adio de A eB

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Data Path da CPU de von Neumann

registradores (tipicamente por volta de 32) ULA (Unidade lgica e aritmtica) vrios barramentos que conectam as partes da CPU Registradores alimentam as entradas da ALU Sada armazenada no registrador de sada da ALU. O resultado pode ser escrito novamente em outros registradores
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Data Path da CPU de von Neumann

A maioria das instrues pode ser divididas em 2 categorias:

registrador-memria registrador-registrador

O processo de operar 2 operandos pela ULA e armazena-los de volta em algum registrador conhecido por: data path cycle (ciclo de caminho de dados). Quanto mais rpido o data path cycle, mais rpida a mquina.
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Execuo de instrues
1. Busca prxima instruo da memria e armazena no IR 2. Incrementa PC para apontar p/ a prxima instruo 3. Determina o tipo de instruo (decode) 4. Se instruo faz uso de operandos vindos da memria, determina seu endereo 5. Busca operandos (palavra) da memria e armazena nos registradores
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Execuo de instrues
6. Busca prxima instruo da memria e armazena no IR 7. Executa a instruo 8. Volta ao passo 1. para executar a prxima instruo

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Exemplo de processador Hipottico

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Exemplo de processador Hipottico: ciclo de busca e execuo, formato de inst.

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Qual o resultado destas operaes?

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Implementao de Instrues via Hardware x Software

Hardwired (Hardware) Microprogramado (software) usa interpretao de instrues. Ler seo 2.1.2 do livro Organizao Estruturada de Computadores AST 4a ou 5a edio

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Instrues complexas

Uma das motivaes: 2 ou mais instrues executadas sempre em conjunto podiam dar origem uma nica instruo com a mesma funo Uma das motivaes: tempo de execuo das instrues quase sempre igual, fcil implementar tudo em hardware.
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Instrues simples

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RISC x CISC (Ler Seo 2.1.3)

1970s muita experimentao com instrues complexas minicomputador 801 foi na contra-mo. Possua um projeto bem simples, voltado para alta-performance (no usava interpretao). 1980 Berkeley Projeto de CPUs VLSI sem o uso de interpretao Surgia o Termo RISC. Reduced Instruction Set Computer.
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RISC x CISC (Ler Seo 2.1.3)

Processador RISC I e II tornou-se o SPARC 1981 - MIPS (projeto diferente mas com idias semelhantes) deu origem ao processador MIPS Processadores Intel x86 i386 so CISC Processadores Intel i486 atual so hbridos (ncleo RISC p/ instrues mais simples + interpretao p/ instrues mais complexas)
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Princpios de projeto p/ computadores modernos (Seo 2.1.4)

Instrues comuns so diretamente executadas por hardware instrues complexas so interpretadas Maximizar taxa de incio de instrues Instrues devem ser fceis de decodificar Apenas LOADs e STOREs devem referenciar memria Prover MUITOS registradores
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Processadores

Como aumentar a velocidade dos processadores?

Aumento do clock/freqncia do processador.

Problema: o limite a velocidade da luz. O mximo que consegue-se no cobre ou fibra tica 20 cm/nanosegundo. Quanto maior a freqncia, maior o calor que tem que ser dissipado.

Duplicar unidades funcionais !!!

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Paralelismo por meio de Instrues (Seo 2.1.5)

Pipelining Arquiteturas Super-escalares

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Pipeline (ex.: 5 estgios e 9 ciclos de clock)

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Pipeline (ex.: 5 estgios e 9 ciclos de clock)

Suponha um tempo de ciclo de 2 ns Leva 10 ns p/ uma instruo ser executada Qual o MIPS desta mquina? 100 MIPS ? No! 500 MIPS

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Pipeline

Latncia x largura de banda de processador Latncia -> TEMPO que uma instruo leva para ser executada Largura de banda do processador -> quantos MIPS a CPU tem Exemplo de processador com pipeline: 486

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Arquiteturas Super-Escalares

Pipeline duplo de 5 estgios com uma nica unidade de busca

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Arquiteturas Super-Escalares

O exemplo anterior de 2 pipelines somente possvel se:

as 2 instrues no tiverem conflito em uso de recursos (ex.: registradores) nenhuma delas pode depender do resultado da outra

Exemplo de processador com pipeline duplo: Pentium (similar ao da figura anterior)

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Arquiteturas Super-Escalares

Compiladores otimizados p/ Pentium podem gerar cdigo 2 vezes mais rpido que os otimizados p/ 486.

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Arquiteturas Super-Escalares

Pentium II tem um nico Pipeline mas com vrias unidades funcionais, similar ao da figura:

Neste caso, S3 tem que ser consideravelmente mais rpido que S4

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Paralelismo por meio de Processadores

Computadores em Array: Conjunto de processadors idnticos que executam a mesma instruo em paralelo em dados distintos

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Paralelismo por meio de Processadores

Multi-processadores: vrios processadores compartilhando mesma memria. a) SMP b) NUMA

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Paralelismo por meio de Processadores

Multi-Computadores: vrios computadores interligados por rede.

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