Lgica Secuencial

Circuitos Digitales, 2 de Ingeniero de Telecomunicacin ETSIT ULPGC

Componentes secuenciales
Contienen elementos de memoria Los valores de sus salidas dependen de los valores en sus entradas y de los valores almacenados en los elementos de memoria Los valores almacenados en los elementos de memoria definen el estado del circuito secuencial Ejemplo: contestador telefnico que responde tras cuatro timbres de llamada

Componentes secuenciales
Los componentes secuenciales se dividen en:

Asncronos
Su salida y su estado se puede alterar en cuanto

cambien los valores de sus entradas

Sncronos
Su salida y su estado se alteran, si acaso, slo

en determinados instantes definidos a partir de una seal de reloj

Seal de reloj

Perodo de reloj

Tiempo entre transiciones sucesivas en la misma direccin Inversa del perodo de reloj

Frecuencia de reloj

Seal de reloj

Ancho del pulso

Intervalo de tiempo en el que la seal de reloj vale 1 Relacin entre el ancho del pulso (lo que est la seal a 1) y el perodo

Rendimiento de ciclo

Seal de reloj
Circuito activo a nivel alto

Si reacciona ante la seal de reloj a valor 1 Si reacciona ante la seal de reloj a valor 0 Si reacciona ante la transicin de la seal de reloj de 0 a 1 Si reacciona ante la transicin de la seal de reloj de 1 a 0

Circuito activo a nivel bajo

Circuito activo por flanco de subida

Circuito activo por flanco de bajada

Bscula (o latch) RS implementacin con NOR

Dos estados del latch : Estado de set (con Q = 1) Estado de reset (con Q = 0)

Esquemtico

Bscula (o latch) RS implementacin con NOR

Tabla de verdad Esquemtico

Bscula (o latch) RS implementacin con NOR

Cronograma (diagrama de tiempo)

Bscula (o latch) RS implementacin con NAND

Tabla de verdad Esquemtico

Bscula (o latch) RS implementacin con NAND

Cronograma (diagrama de tiempo)

Latch RS sincronizado

Smbolo

Esquemtico

Latch RS sincronizado

Latch RS sincronizado

Cronograma

Latch D sincronizado

Smbolo

Esquemtico

Latch D sincronizado

Latch D sincronizado

Cronograma

Flip-fliops
Los latches son sensibles al nivel

Responden a los cambios en la entrada durante el pulso del reloj

Los flip-flops responden a los cambios en la entrada slo en los cambios de la seal de reloj

Es ms seguro trabajar con stos, aunque son ms caros

Los hay de dos tipos: maestro-esclavo y disparados por flanco

Desplazamiento errneo con latches tipo D

Con latches sensibles al nivel, se puede producir funcionamiento errneo

Esquemtico

Desplazamiento errneo con latches tipo D

Flip-flop maestro-esclavo
En un flip-flop maestro-esclavo la entrada D se muestrea y se almacena su valor en en flanco de subida de la seal Clk

Esquemtico

Flip-flop maestro-esclavo

Desplazamiento con flip-flops maestro-esclavo

Desplazamiento con flip-flops maestro-esclavo

Flip-flops disparados por flanco

Esquemtico

Flip-flops disparados por flanco

Tipos de flip-flops

Tipos de flip-flops

Diagramas de estados de los flip-flops

Diagramas de estados de los flip-flops

Latch con entradas asncronas

Smbolo Esquemtico

Flip-flop con entradas asncronas

Smbolo

Esquemtico

Smbolos grficos de flip-flops con entradas asncronas

Anlisis de lgica secuencial

Se comienza identificando qu hay en las entradas de los flip-flops:

Se suelen expresar de forma algebraica, y se llaman las ecuaciones de excitacin

Conocido el tipo de flip-flop y conocidas las funciones que definen el valor de sus entradas...

Se pueden escribir las ecuaciones de estado siguiente y salidas.

Anlisis de lgica secuencial

Con las ecuaciones de estado siguiente y salidas se puede conocer cul es el estado siguiente y las salidas para cada estado y entrada posibles:

Se organizan en una tabla de estado siguiente y salidas

La misma informacin que en estas tablas se puede expresar de forma grfica con un diagrama de estados

Anlisis de lgica secuencial

El diagrama de estados permite identificar de forma clara y completa el funcionamiento de un circuito secuencial

Opcionalmente se emplean cronogramas (o diagramas de tiempo ) para ver el funcionamiento ante un caso de estudio

Anlisis de un circuito secuencial

Ecuaciones de excitacin

Ecuaciones de estado siguiente

Anlisis de un circuito secuencial

Tabla de estado siguiente

Diagrama de estados

Anlisis de un circuito secuencial

Cronograma

Anlisis de un circuito secuencial de tipo Moore

Ecuaciones de excitacin

Ecuaciones de estado siguiente y salida

Anlisis de un circuito secuencial de tipo Moore

Tabla de estado siguiente y salida

Diagrama de estados

Anlisis de un circuito secuencial de tipo Moore Cronograma

Anlisis de un circuito secuencial de tipo Mealy

Ecuaciones de excitacin

Ecuaciones de estado siguiente y salida

Anlisis de un circuito secuencial de tipo Mealy

Tabla de estado siguiente y salida

Diagrama de estados

Anlisis de un circuito secuencial de tipo Mealy Cronograma

Modelo de mquina de estados finitos (FSM)

Modelo de mquina de estados finitos (FSM)

Implementaciones de FSMs

De tipo Moore

Implementaciones de FSMs

De tipo Mealy

Diagrama de estados de un contador mdulo 3 asc./desc.

Disear un contador asc./desc. mdulo 3. El contador debe tener dos entradas: orden de cuenta (C) y direccin de cuenta (D). Cuando C=1 el contador contar en la direccin indicada por D y dejar de contar cuando C=0. El contador contar hacia adelante con D=0 y hacia atrs con D=1. El contador debe tener una salida Y que se pondr a 1 cuando el contador vaya a alcanzar el valor 2 mientras cuenta hacia atrs o cuando vaya a alcanzar el valor 0 mientras cuenta hacia adelante.

Diagrama de estados de un contador mdulo 3 asc./desc.

Diagrama de estados de un contador mdulo 3 asc./desc.

Diagrama de estados de un contador mdulo 3 asc./desc.

Diagrama de estados de un contador mdulo 3 asc./desc.

Minimizacin de estados
La minimizacin de estados reduce el nmero de estados y, por ello, el nmero de flip-flops necesarios. Se basa en el concepto de equivalencia de comportamiento:

Dos FSMs son equivalentes si producen la misma secuencia de smbolos de salida para cada secuencia de smbolos de entrada

Minimizacin de estados
si y sk de una misma FSM son equivalentes si sk si y slo si

ambos estados si y sk producen el mismo smbolo de salida para cada smbolo de entrada i :
h (sj,i ) = h (sk, i )

los estados siguientes para cada smbolo de entrada i son equivalentes:

f (sj,i ) f (sk,i )

Minimizacin de estados
Proceso de minimizacin
Particionar los estados en clases de equivalencia Construir una nueva FSM con un estado por cada clase de equivalencia

Reduccin de estados para el contador mdulo 3

Reduccin de estados para el contador mdulo 3

Reduccin de estados para el contador mdulo 3

Reduccin de estados para el contador mdulo 3

Codificacin de estados

Codificacin de mnimo cambio de bits

Los cdigos se asignan de forma que el nmero de cambios de bits sea el mnimo en el total de transiciones

Si a cada arco del diagrama de estados se le da como peso el nmero de cambio de bits en la transicin, los cdigos se eligen de forma que la suma de todos los pesos sea la menor

Codificacin de mnimo cambio de bits

Codificacin directa

Codificacin de mnimo cambio de bits

Codificacin de prioridad en la adyacencia

En esta codificacin se asignan codificaciones de la menor distancia posible a los estados con una fuente comn, un destino comn y una misma salida

Codificacin de prioridad en la adyacencia

Al asignar los cdigos:

la mayor prioridad es para estados con un mismo estado siguiente la segunda prioridad es para los estados siguientes de un mismo estado la tercera prioridad es para los estados que tienen las mismas salidas para las mismas entradas

Codificacin de prioridad en la adyacencia

Prioridades por adyacencia Diagrama de estados inicial

Codificacin de prioridad en la adyacencia

Posible codificacin

Codificacin one-hot
Es una codificacin en la que en todos los cdigos slo hay un 1 El nmero de bits de los cdigos es igual al nmero de estados La posicin del 1 identifica al estado Es una codificacin cara para FSMs con muchos estados Se emplea para hacer FSMs ms rpidas

Reduccin de estados para el contador mdulo 3

Tabla de estado siguiente y salida codificada

Tablas de excitacin (recordatorio)

Ecuaciones de excitacin (para flip-flops RS)

Ecuaciones de excitacin (para flip-flops JK)

Ecuaciones de excitacin (para flip-flops T)

Ecuaciones de excitacin (para flip-flops D)

Implementacin con flip-flops D

Ejemplo de funcionamiento de implementacin con flip-flops D