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Faculdade de Engenharia de Sorocaba

COORDENAO DE ENGENHARIA ELTRICA

LABORATRIO DE ELETRNICA II Experimento N 5 FLIP-FLOPS

Clodoaldo Souza Diego Sanches Felipe Cavalari

R.A. 080353 R.A. 080192 R.A. 080758

Sorocaba SP Abril2011

LIS

E I U

Figura 1 - Flip-Flop RS ................................ ................................ ... Error! Bookmark not defined. Figura 2 - Flip-Flip Tipo D ................................ .............................. Error! Bookmark not defined. Figura 3 - CI 7400 - 4 Portas NAND TTL de duas Entradas.............. Error! Bookmark not defined. Figura 4 - CI 74HC74 2 flip-flops tipo D................................ ....... Error! Bookmark not defined. Figura 5 - Flip-Flop RS utilizando portas NAND.............................. Error! Bookmark not defined. Figura 6 - Ligao do Flip-Flop Tipo D................................ ............ Error! Bookmark not defined.

LIS

ELAS

Tabela 1 - Tabela Verdade - Flip-Flop RS ................................ ....... Error! Bookmark not defined. Tabela 2 - Tabela Verdade - Flip-Flip tipo D................................ ... Error! Bookmark not defined. Tabela 3 - Tabela Verdade do Flip-Flop RS ................................ .... Error! Bookmark not defined. Tabela 4 - Tabela Verdade do Flip-Flop tipo D............................... Error! Bookmark not defined. Tabela 5 - Tabela Verdade Simplificada Flip-Flop tipo D ................ Error! Bookmark not defined.

SUM I

1. . .

INT O UO TE I A ................................ ................................ ............................. 5 OBJETIVO ................................ ................................ ................................ ...................... 7 MATE IAL UTILIZA O ................................ ................................ ................................ . 7 .1. IAG AMA OS OMPONENTES ................................ ................................ .... 8

4. . 6.

P O E IMENTO EXPE IMENTAL ................................ ................................ ........... 8 ON LUSO ................................ ................................ ................................ ................ 9 BIBLIOG A IA ................................ ................................ ................................ .............. 9

1. I
A ULA (U i m x t ULA T t l lt . N m

I A

L i A itmti ) i it l i m t mti .A i AN , O , l m t , m , i it t i i t it ix . m ULA m m m m , j t l

m i t i i t , t . l i ti f t

m m l

Figura 1 - Bloco lgico do somador completo de 1 bit.

Bit 1
A

t l

Bit

t l

Bit

t y
I

Bit

m
S

Bit

y

U

1 1 1 1 1 1 1 1 1 1 1 1

Tabela 1 - Relao entre as entradas e as sadas de um bloco somador completo.

1 1 1 1 1 1 1 1

A fi

ix m

it l i

m l t .

Figura 2 - Circuito lgico do somador completo.

O i li .A S S

it m t i l

m , lm m ti m l m t iti , l m it f

m , m t it i l 1

m t i t : t it m i l i t

iti

, t m m m l m t

m m it

f m i i i t ifi ti (MSB). f t f m it m i

m m l m t i ifi ti (MSB).

ti , m m it

A4 -16

A 4 1

A1

A 1 1 P =+
10

Bit

Si

l (+)

Bi i

i t

1 Bit Si l (-)

0 m l m t

=-

10

Tabela 2 - Representao de nmeros positivos e negativos usando complemento.

A f m m i im l m l m t tili , it t i .A m f m l m t i .

i l l, m i ti

t , f m t

2.

JE IV

im l

V ifi t t

f m

i m

t m i it l i m l t 4 it .

itmti

) ,

3. MATE IAL UTILIZADO

y y

Pl i .

l im

t ALTE A;

3.1.

DIAGRAMA DOS

OMPONENTES
EPM 064SL 44 -10presente na placa e

t l tili f i O mi esenvolvimento ALTE A.

4. PROCEDIMENTO EXPERIMENTAL
Com o software e esenvolvimento MAX+PLUS II foi criado m modelo rfico de m circuito somador de 4 its conforme fi ura abaixo.

Figura 3 - Circuito de um somador de 4 bits.

Utili amos dois registradores e um somador de 4 bits. As entradas , , 1 e 0 foram ligadas as chaves de dados do multilab, simulando a entrada de dados no formato binrio de 4 bits. As sadas A , A , A1 e A0 foram ligadas aos leds indicadores tambm presentes no multilab.

A entrada LOA foi ligada ao boto pulsante presente no multilab, sendo utili ada para carregar os dados binrios gerados pelas chaves ligadas ao registrador 1.

5. CONCLUS O

Observou-se que o flip-flop tipo

S bsico funciona com duas entradas,

sendo que quando a entrada SET estiver em nvel alto a sada Q, independente de seu nvel lgico anterior, passa para nvel lgico 1. O mesmo ocorre com a entrada nvel da sada Q para 0. J o nvel da sada Q o inverso do nvel da sada Q, exceto quando ambas as entradas SET e ESET estiverem em nvel 1, colocando ambas as sadas em nvel 1 (estado invlido). Com relao segunda parte da experincia, verificou -se que no flip-flop tipo , o nvel lgico em sua entrada sncrona reconhecido pelo flip -flop e da sada Q somente quando ocorre uma borda de subida em sua entrada de CLOCK, alternando o nvel na sada Q para o mesmo nvel da entrada para o inverso da entrada . Por sua vez, as entradas e S so assncronas, ou seja, so S bsico, porm essas independentes do sinal da entrada CLOCK, alternando o nvel da sada Q e Q do mesmo modo que em um flip-flop tipo entradas so acionadas com nvel lgico 0. ESET, que quando em nvel alto alterna o

6.

I LIOGRAFIA

MONTEBELLE , Sidney Jos, Engenheiro. Ttul : Apostila de Laboratrio de Eletrnica II

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