Cul es la frecuencia de acceso de una memoria de acceso aleatorio con un tiempo de acceso de 80 nseg.

y un tiempo de ciclo de 100

nseg.?.
Hz
seg
7
10
9
10 100
1
C
=

= =
t
1
A
f
Se pretende disear un mdulo de memoria de 256 palabras de 4 bits. Calcule el nmero tamao de los decodificadores con
organizacin:
a) 2D.
b) 2D.
a) b)
Arquitectura de Computadoras 1 Ejercicios de Memoria RAM
t
A
Peticin de
lectura
Informacin
disponible
Informacin
restaurada
t
C
8
SC
Decodificador
8 a 256
Matriz de celdas
2
8
x 4 2
8
control
direccin
Dato de
entrada
Dato de
salida
4 4
4
4
R/W '
4
SC
Decodificador
4 a 16
Matriz de celdas
2
8
x 4 2
4
control
direccin
Dato de
entrada
Dato de
salida
4 4
4
4
R/W '
Decodificador
4 a 16
2
4
4
8
Una de las situaciones ms frecuentes con que se encuentra el ingeniero de sistemas digitales es esta: debe disear un sistema con unos
requerimientos concretos; y los elementos con que cuenta no se ajustan a dichos requerimientos.
Si la funcionalidad de los elementos disponibles fuera superior a la requerida, no habra ninguna dificultad aadida en el diseo. El nico
inconveniente sera estar infrautilizando unos elementos para unas funciones menos complejas de lo que seran capaces de realizar. Si esta
funcionalidad es menor, debe estudiar cmo acoplar varios elementos de un mismo tipo para obtener un elemento con mayores capacidades.
Se dispone de circuitos integrados de memoria RAM de 256x4 bits. Cuntos son necesarios para proporcionar una capacidad de
memoria de 2048 palabras de 16 bits?.
Estructura de la memoria principal requerida: Estructura de los circuitos integrados disponibles:
Comenzaremos planteando estas dos ecuaciones:
1)
( )
integrado circuito por
palabras de N
* filas de N ) Principal Memoria en palabras de (N MP =
( ) ( )
3
2
8
2
filas de N
integrado circuito por
palabras
8
2
* filas de N = = =
11
2
11
2
2)
( )
integrado circuito en
palabra de Longitud
* columnas de N Principal Memoria en palabra de Longitud =
( ) ( )
2
2
2
2
4
2
columnas de N
integrado circuito en
bits
2
2
* columnas de N bits
4
2 = = =
Por no recargar el diagrama, no se han detallado las conexiones de las patillas R/ W . La seleccin de funcin debe ser la misma para todos
los CIs. Por este motivo, todas las patillas R/
W
deben estar conectadas a una lnea comn. Esta lnea es parte del Bus de Control.
Arquitectura de Computadoras 2 Ejercicios de Memoria RAM
R/W '
Bus de
datos
Bus de
direcciones
SC
4
8
2
8
palabras
de 2
2
bits
R/W'
Bus de
datos
Bus de
direcciones
SC
16
11
2
11
palabras
de 2
4
bits
16
8
R/W' R/W'
R/W' R/W'
R/W' R/W'
R/W' R/W'
A
10
A
9
A
8

A
10
A
9
A
8
A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0
8
SC
3
7 11
4 8
SC
4
256x4
8
SC
4 8
256x4
SC
4 8
256x4
SC
4 8
256x4
SC
4 8
256x4
SC
4 8
256x4
SC
4 8
256x4
A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0
256x4
Bus de direcciones
R/W'
R/W'
R/W'
R/W' SC
4 8
256x4
SC
4 8
256x4
SC
4 8
256x4
SC
4 8
256x4
R/W'
R/W'
R/W'
R/W' SC
4 8
256x4
SC
4 8
256x4
SC
4 8
256x4
SC
4 8
256x4
R/W'
R/W'
R/W'
R/W'
8
SC
4
256x4
8
SC
4 8
256x4
SC
4
8
256x4
SC
4 8
256x4
R/W'
R/W'
R/W'
R/W' SC
4 8
256x4
SC
4 8
256x4
SC
4 8
256x4
SC
4 8
256x4
R/W'
R/W'
R/W'
R/W'
8
SC
4
256x4
8
SC
4 8
256x4
SC
4 8
256x4
SC
4 8
256x4
R/W'
R/W'
R/W'
R/W' SC
4
8
256x4
SC
4 8
256x4
SC
4
8
256x4
SC
4 8
256x4
D
E
C
O
D
I
F
I
C
A
D
O
R
3 a 8
Bus de datos
Sea un procesador que dispone de 12 lneas de direcciones A11-A0. Para la construccin de su unidad de memoria se dispone de mdulos
de 2K palabras, utilizndose la lnea A1 para la seleccin de cada mdulo (A0 es la lnea menos significativa). En qu mdulos residirn las
direcciones hexadecimales C89 y C8A?.
( )
integrado circuito por
palabras de N
* filas de N ) Principal Memoria en palabras de (N MP =
( ) ( ) 2
12
2
10
2 = = = =
1
2
11
2
filas de N
integrado circuito por
palabras
11
2
* filas de N
Las sucesivas direcciones se distribuyen entre ambos mdulos de esta forma:
Direccin dentro del mdulo mdulo
0 1
0
1
2
3
4
5
...
1100 1000 100b
1100 1000 101b
...
0000 0000 0000 (0)
0000 0000 0001 (1)
0000 0000 0100 (4)
0000 0000 0101 (5)
0000 0000 1000 (8)
0000 0000 1001 (9)
...
...
1100 1000 1001 (C89)
...
0000 0000 0010 (2)
0000 0000 0011 (3)
0000 0000 0110 (6)
0000 0000 0111 (7)
0000 0000 1010 (A)
0000 0000 1011 (B)
...
1100 1000 1010 (C8A)
...
...
Por tanto la direccin C89 va al mdulo 0 y la C8A va al mdulo 1
Arquitectura de Computadoras 3 Ejercicios de Memoria RAM
A
1
Bus de datos
R/W '
R/W '
Bus de direcciones
A
11
A
10
A
9
A
8
A
7
A
6
A
5
A
4
A
3
A
2
A
1
A
0
SC
SC
2
11
palabras
DECODIFICADOR
1 a 2
2
11
palabras
A
11
A
10
A
9
A
8
A
7
A
6
A
5
A
4
A
3
A
2
A
0
11
11
Sea una memoria entrelazada de orden inferior con 6 mdulos de 7 bytes cada uno y con latches en la salida. El procesador emite la
siguiente secuencia de direcciones fsicas (en base 10):
31, 17, 3, 13 y 34.
Cuntos ciclos de memoria son necesarios para completar dicha secuencia?.
DF 31 17 3 13 34
Mdulo 1 5 3 1 4
Direccin 5 2 0 2 5
Latches en la salida con acceso simultneo a los mdulos.
T=5T
1
4
T=
21
4
T=5.25T
Son necesarios 5 ciclos de acceso a memoria, uno para cada mdulo Cuando existen algunas direcciones iguales correspondientes a
diferentes mdulos, nos ahorramos algn ciclo. Existen dos direcciones iguales correspondientes a diferentes mdulos: la 17 y la 13.
Arquitectura de Computadoras 4 Ejercicios de Memoria RAM
31
6
1
5
17
6
5
2
3
6
3
0
13
6
1
2
34
6
4
5
latch Mdulo 0
- - - - - -
latch Mdulo 1
latch Mdulo 5
mux
mdulo
2
3
4
5
31 17
0
2
0
1
5
0/2
5
2
3 13 34
t
T
t = 1/4 T
Sea una memoria principal compuesta por 6 mdulos de 4 palabras por mdulo. El procesador emite la siguiente secuencia de
direcciones fsicas (todas son peticiones de lectura):
09, 12, 15, 18 y 21.
Calcule el nmero de palabras por ciclo que se pueden leer:
a) Con entrelazamiento de orden superior.
b) Con entrelazamiento de orden inferior.
a) Entrelazado de orden superior.
Distribuimos en cada mdulo i; 0 s i s M-1, todas las direcciones consecutivas entre i 2
n-m
e (i+1) 2
n-m
-1
Los m bits ms significativos de cada direccin indican el mdulo y los restantes n-m determinan la posicin.
Ciclo 1. 9, 12
Ciclo 2. 15, 18, 21
b) Entrelazado de orden inferior.
Mdulo de la forma 0 s i s M-1 y direccin KM+i
Si los cerrojos estn a la salida, el proceso debe ser:
Ciclo 1. 9
Ciclo 2. 12, 15
Ciclo 3. 18, 21
(iguales a las direcciones dentro de cada mdulo)
Si los cerrojos estn a la entrada, el proceso tambin puede ser:
Ciclo 1. 9, 12
Ciclo 2. 15, 18
Ciclo 3. 21
Arquitectura de Computadoras 5 Ejercicios de Memoria RAM
00
01
02
03
04
05
06
07
08
09
10
11
12
13
14
15
16
17
18
19
20
21
22
23
00
06
12
18
01
07
13
19
02
08
14
20
03
09
15
21
04
10
16
22
05
11
17
23
Sea un sistema con una memoria principal compuesta por cuatro mdulos de ocho bytes cada uno, mediante un esquema de
entrelazamiento de orden inferior. El procesador emite la siguiente secuencia de direcciones fsicas:
8, 10, 13, 13, 5, 7, 6 y 16.
Supongamos los dos siguientes casos:
i. Latches en la salida.
ii. Latches en la entrada.
Construya el diagrama de tiempos de acceso a los mdulos, analizando en cul de los dos casos es ms rpida la respuesta de la memoria con
dicha secuencia.
En el entrelazamiento de orden inferior los mdulos consecutivos tienen direcciones de palabras consecutivas. Los m bits menos significativos
se usan para seleccionar el mdulo. El resto, la direccin.
direccin mdulo
8
10
13
13
5
7
6
16
010
010
011
011
001
001
001
100
00
10
01
01
01
11
10
00
0
2
1
1
1
3
2
0
i. Con Latches en la salida.
Tiempo = T1t =5T
1
4
T=
21
4
T =5.2T
ii. Con Latches en la entrada.
Tiempo = 4T 2t =4T
2
4
T =
18
4
T =4.5T
La estrategia ms rpida es la de latches en la entrada.
Arquitectura de Computadoras 6 Ejercicios de Memoria RAM
T
t = 1/4 T
mdulo
2
3
Podran estas dos posiciones ser accedidas en el mismo ciclo?
8 10
8
13
16
0
1
13 5
10
13 13
6
t
7
5 7 6 16
En general no. Podra suceder
que el primer acceso sea para
lectura y el segundo para
escritura.
latch
Mdulo 0
latch Mdulo 1
latch Mdulo 2
mux
latch Mdulo 3
latch Mdulo 0
latch Mdulo 1
latch Mdulo 2
mux
latch Mdulo 3
mdulo
2
3
8 10
8
13
16
0
1
13 5
13 13
6
t
7
5 7 6 16
10
Sea un sistema con una memoria principal de 1 Kbyte dividida en ocho mdulos iguales mediante un esquema de entrelazamiento de
orden inferior.
Suponga que:
La salida de un dato del sistema de memoria consume 1 unidad temporal.
El acceso a un mdulo consume 6 unidades temporales.
El procesador emite la siguiente secuencia de direcciones fsicas:
0, 1, 2, 7, 8, 9, 10, 255, 256, 120, 121, 122, 615, 616, 1001, 1002, 3, 4 y 5.
Construya el diagrama de tiempos de acceso a los mdulos en los dos siguientes casos:
i. Latches en la salida.
ii. Latches en la entrada.
Direcciones en cada mdulo:
2
10
3
3
=2
7
, es decir, 7 bits para la posicin dentro del mdulo.
Direccin fsica Direccin Mdulo Direccin Mdulo
0
1
2
7
0000000
0000000
0000000
0000000
000
001
010
111
0
0
0
0
0
1
2
7
8
9
10
0000001
0000001
0000001
000
001
010
1
1
1
0
1
2
255 0011111 111 31 7
256 0100000 000 32 0
120
121
122
0001111
0001111
0001111
000
010
010
15
15
15
0
1
2
615 1001100 111 76 7
616 1001101 000 77 0
1001
1002
1111101
1111101
001
010
125
125
1
2
3
4
5
0000000
0000000
0000000
011
100
101
0
0
0
3
4
5
i. Latches en la salida. Gestin a la entrada: en la entrada se selecciona una direccin de entre los diferentes mdulos.
El acceso a los mdulos es simultneo.
Tiempo = 9 T + 3 t = 9 6 u + 3 u = 57 unidades de tiempo.
Arquitectura de Computadoras 7 Ejercicios de Memoria RAM
latch Mdulo 0
- - - - - -
latch Mdulo 1
latch Mdulo 7
mux
mdulo
2
3
4
5
6
7
6
12
0 1 2 7
1 0 32 15
0
1
0 1
0 1
8 9 10
15
15
125
125
0
0
0
0
18 24 30 36 42 48
t
54
31 76
77
255 615 616
3
256
1001
1002
121
120
122
4 5
Uno por cada mdulo ledo en la anterior etapa
2 3 4 5 7 6 0 1
posicin dentro del mdulo
8 9
nmero de mdulo
ii. Latches en la entrada.
El acceso a los mdulos es retardado.
Tiempo = 6 T = 6 6 u = 367 unidades de tiempo.
Arquitectura de Computadoras 8 Ejercicios de Memoria RAM
mdulo
2
3
4
5
6
7
6
12
0 1 2 7
1 0 32 15
0
1
0 1
0 1
8 9 10
15
15
125
125
0
0
0
0
18 24 30 36 42
t
31 76
77
255
615 616 3 256
1001
1002
121
120
122
4 5
latch Mdulo 0
- - - - - -
latch
Mdulo 1
latch Mdulo 7
mux
Considere dos sistemas A y B cuya memoria principal est dividida en 16 mdulos idnticos y entrelazados segn el esquema de orden
inferior. Cada sistema posee 16 cerrojos. En el sistema A estn colocados en los buses de direcciones de los mdulos. En el sistema B estn
colocados en los buses de datos (uno en cada bus). Ponga ejemplos de tres secuencias de peticiones de acceso a memoria de tal manera que
el nmero de palabras accedidas por ciclo de memoria sea:
a) Mayor en A que en B.
b) Igual en A que en B.
c) Menor en A que en B.
El acceso a varias palabras en cada ciclo est permitido si:
Sistema A: Las palabras estn en mdulos diferentes, en cualquier posicin.
Sistema B: Las palabras estn en mdulos diferentes, en la misma posicin.
a) A>B: 0, 3, 6, 9, 12, 15, 18, 21, ...
b) A = B: 0, 1, 2, 3, 4, 5, 6, 7, ... o tambin, por ejemplo: 0, 16, 32, 48, 64, ...
c) A < B: No es posible.
Arquitectura de Computadoras 9 Ejercicios de Memoria RAM
00
16
32
48
64
01
17
33
49
65
02
18
34
50
66
03
19
35
51
67
04
20
36
52
68
05
21
37
53
69
06
22
38
54
70
07
23
39
55
71
08
24
40
56
72
09
25
41
57
73
10
26
42
58
74
11
27
43
59
75
12
28
44
60
76
13
29
45
61
77
14
30
46
62
78
15
31
47
63
79
00
16
32
48
64
01
17
33
49
65
02
18
34
50
66
03
19
35
51
67
04
20
36
52
68
05
21
37
53
69
06
22
38
54
70
07
23
39
55
71
08
24
40
56
72
09
25
41
57
73
10
26
42
58
74
11
27
43
59
75
12
28
44
60
76
13
29
45
61
77
14
30
46
62
78
15
31
47
63
79
Sistema B
latch Mdulo 0
- - - - - -
latch Mdulo 1
latch Mdulo 15
mux
Sistema A
latch Mdulo 0
- - - - - -
latch Mdulo 1
latch Mdulo 15
mux
Sea un sistema con una memoria principal de 1 Kbyte compuesta por ocho mdulosiguales. El procesador emite la siguiente secuencia
de direcciones fsicas:
0, 1, 2, 6, 12, 15, 20, 148, 300, 20, 29 y 22.
Trace el diagrama de tiempos de acceso a los mdulos en cada uno de los tres casos siguientes:
i. Esquema de entrelazamiento de orden superior.
ii. Esquema de entrelazamiento de orden inferior con latches en la salida.
iii. Esquema de entrelazamiento de orden inferior con latches en la entrada.
i.
2
10
bytes
2
3
mdulos
=2
7 bytes
mdulo
7bits por palabra
DF 0 1 2 6 12 15 20 148 300 20 29 22
Mdulo=
DF
2
7
0 0 0 0 0 0 0 1 2 0 0 0
Direccin 0 1 2 6 12 15 20 20 44 20 25 22
Se da el caso de que hay diferentes mdulos con iguales direcciones.
Tiempo = 7 ciclos de reloj.
10 direcciones dentro del mismo mdulo 10 ciclos de memoria.
ii. Entrelazamiento de orden inferior con latches en la salida.
Existe el riesgo de un conflicto de memoria por intentar acceder a mdulos iguales.
DF 0 1 2 6 12 15 20 148 300 20 29 22
Mdulo=
DF
2
3
0 0 0 0 1 1 2 18 37 2 3 2
Direccin 0 1 2 6 4 7 4 4 4 4 5 6
Se da el caso de que hay mdulos distintos con las mismas direcciones.
Tiempo=8T.
8 ciclos de memoria.
Arquitectura de Computadoras 10 Ejercicios de Memoria RAM
0
Mdulo 0
127
4, 5, 6
- - -
128
Mdulo 1
255
256
Mdulo 2
383
384
Mdulo 3
511
892
Mdulo 7
1024
148
128
20
1
300
128
44
2
2
8
2
0
6
8
6
0
12
8
4
1
15
8
7
1
20
8
4
2
148
68
4
8
18
300
60
4
8
37
20
8
4
2
29
8
5
3
22
8
6
2
mdulo
2
3
4
5
T
7
6
2T
1/13
0/0
2/20
2/22
0
1
0/1
18/148
0/2
2/20 37/300
0/6
3/29
4T 6T 8T t
1/15
6
128
6
0
iii. Entrelazamiento de orden inferior con latches en la entrada.
Siempre direcciones diferentes con mdulos diferentes. Puede ocurrir un conflicto de memoria por intentar acceder a mdulos iguales.
DF 0 1 2 6 12 15 20 148 300 20 29 22
Direccin 0 0 0 0 1 1 2 18 37 2 3 2
Mdulo 0 1 2 6 4 7 4 4 4 4 5 6
Tiempo = 6T 3t =6T
3
4
T =
27
4
T=6.75T
Direccin fsica
Orden inferior
Direccin Mdulo
0
1
2
6
12
15
20
148
300
20
29
22
000
000
000
000
000
000
000
001
010
000
000
000
0000
0000
0000
0000
0001
0001
0010
0010
0101
0010
0011
0010
000
001
010
110
100
111
100
100
100
100
101
110
Mdulo Direccin
Orden superior
Arquitectura de Computadoras 11 Ejercicios de Memoria RAM
0 1 2 6
mdulo
2
3
4
5
T
7
6
2T
1
0
2
2
0
1
0
18
0
2 37
0
3
4T 6T
t
1
12 15
20
148 300
20 2922