EL4002 Circuitos Secuenciales P1commented PDF

EL-4002
Sistemas Digitales
Circuitos Secuenciales
Parte 1: Elementos de Memoria y Análisis de
Circuitos Secuenciales
Introducción a los Circuitos Secuenciales
 Un circuito Secuencial Entradas Salidas

contiene: Lógica
Combinacional
 Elementos de memoria:
“Latches” o “Flip-Flops”
 Lógica Combinacional:
 Implementa una función Estado Estado
de “switching” de salidas múltiples Actual Siguiente
 Entradas son señales del exterior
 Salidas son señales al exterior
 Otras entradas, Estado Actual o Estado Elementos
Presente, son señales de los elementos de
de memoria Memoria
 Las salidas restantes, Estado Siguiente,
son entradas a los elementos de memoria
Semestre Primavera 2013 EL-4002 Sistemas Digitales
Introducción a los Circuitos Secuenciales
 Lógica Combinacional
 Función Estado Siguiente
Estado Siguiente =
f(Entradas, Estado Actual)
 Función de Salida (Mealy)
Salidas = g(Entradas,
Estado Actual)
 Función de Salida (Moore)
Salidas = h(Estado Actual)
 El tipo de función de salida
depende de las
especificaciones y afecta
significativamente el diseño

Tipos de Circuitos Secuenciales
 Depende de los tiempos en los cuales:
 los elementos de memoria observan sus entradas, y
 los elementos de memoria cambian su estado
 Síncronos
 Comportamiento definido por el conocimiento de sus señales en
instantes discretos en el tiempo
 Los elementos de memoria observan las entradas y pueden
cambiar de estado solamente en relación a una señal de tiempo
(pulsos de reloj)
 Asíncronos
 Comportamiento definido por el conocimiento de las entradas en
cualquier instante de tiempo y del orden en un tiempo continuo
en el cual las entradas cambian
 Si el reloj se considerara como otra entrada, todos los circuitos
serían asíncronos!
 Sin embargo, la abstracción de lo síncrono hace manejable
diseños complejos!
Simulación de Eventos Discretos
 Con el fin de entender el comportamiento en el
tiempo de un circuito secuencial, se utiliza la
simulación de eventos discretos
 Reglas:
 Las compuertas son modeladas por una función ideal
(instantánea) y un retardo de compuerta fijo
 Cualquier cambio en los valores de entrada es evaluado
para ver si produce un cambio en los valores de salida
 Los cambios en los valores de salida son programados por
el retardo de compuerta fijo después del cambio en la
entrada
 Al momento del cambio de una salida programada, el valor
de salida es modificado junto con todas las entradas que
ella manejen

Simulación Compuerta NAND
 Ejemplo: Una compuerta NAND de 2 entradas con un
retardo de 0,5 ns:
F(Instantánea)
A
DELAY 0.5 ns. F
B
 Se supone que A y B han sido 1 por un largo tiempo

 Al tiempo t=0, A cambia a 0; a t= 0,8 ns, vuelve a 1
t (ns) A B F(I) F Comentarios
– 1 1 0 0 A=B=1 por un largo tiempo
0 1 0 1 1 0 0 F(I) cambia a 1
0,5 0 1 1 1  0 F cambia a 1 después de 0,5 ns
0,8 1 0 1 10 1 F(Instantáneamente) cambia a 0
0,13 1 1 0 1  0 F cambia a 0 después de 0,5 ns

Modelos de Retardos de Compuertas
 Supongamos compuertas con retardos de n ns,
se representan por: n = 0.2 ns, n = 0.4 ns,
n = 0.5 ns, respectivamente:
0.2 0.4 0.5

Modelo de Retardo de un Circuito
 Considere un simple A
multiplexor de 2 0.4
entradas: 0.2 Y
 Con función: 0.5
 Y = A para S = 0 S
 Y = B para S = 1 0.4
B
A
B
S
S
Y
 “Glitch” debido al retardo del inversor
Estado Almacenado
 ¿Qué pasa si A se
conecta a Y?
0.4
 El circuito sería: 0.2
 Con función: 0.5
 Y = B para S = 1, y S Y
Y(t) dependiente de B 0.4
Y(t – 0.9) para S = 0
B
S
S
Y
 El simple circuito combinacional se ha convertido en un

circuito secuencial porque su salida es una función de una
secuencia en el tiempo de señales de entrada!
Y es un valor guardado en área celeste

Estado Almacenado (cont.)
 La simulación muestra como las señales de entrada
cambian con el tiempo. Si los cambios ocurren cada
100 ns, las decenas de ns de los retardos son
insignificantes
Tiempo B S Y Comentario
1 0 0 Y “recuerda” 0
1 1 1 Y = B cuando S = 1
1 0 1 Ahora Y “recuerda” B = 1 para S = 0
0 0 1 No hay cambios en Y cuando B cambia
0 1 0 Y = B cuando S = 1
0 0 0 Y “recuerda” B = 0 para S = 0
1 0 0 No hay cambios en Y cuando B cambia
 Y representa el estado del circuito, no sólo una salida

Estado Almacenado (cont.)
 Supongamos que
se conecta un
0.4
inversor en el
0.2
0.2
“feedback path.” 0.5
S Y
 Resulta el siguiente
B 0.4
comportamiento:
 El circuito se hace
inestable. B S Y Comentarios
 Para S = 0, el circuito 0 1 0 Y = B cuando S = 1
1 1 1
se convierte en un
1 0 1 Ahora Y “recuerda” A
oscilador. Puede 1 0 0 Y, 1.1 ns más tarde
utilizarse como un 1 0 1 Y, 1.1 ns más tarde
reloj en bruto 1 0 0 Y, 1.1 ns más tarde

“Latch” S–R (NAND) Básico
 “Cross-Coupling”
S (set)
de dos compuertas Q
NAND se obtiene
un “Latch” S-R:
Q
 Tiene el R (reset)
comportamiento de R S Q Q Comentario
Tiempo
secuencia en el 1 1 ? ? Estado desconocido
“Set” Q a 1
tiempo: 1 0 1 0
1 1 1 0 Ahora Q “recuerda” 1
 S = 0, R = 0 es 0 1 0 1 “Reset” Q a 0
prohibido como 1 1 0 1 Ahora Q “recuerda” 0
patrón de entrada 0 0 1 1 Ambos se van a 1
1 1 ? ? Inestable!
“Latch” S–R (NOR) Básico
 “Cross-Coupling”
R (reset)
de dos compuertas Q
NAND se obtiene
un “Latch” S-R:
 Tiene el S (set) Q
comportamiento de
Tiempo R S Q Q Comentario
secuencia en el 0 0 ? ? Estado desconocido
tiempo: 0 1 1 0 “Set” Q a 1
1 0 0 1 “Reset” Q a 0
1 1 0 0 Ambos se van a 0
0 0 ? ? Inestable!

“Latch” S–R con Reloj
 Agregando dos S
Q
compuertas NAND al
Latch S - R básico, C
se obtiene el Latch
Q
S – R con Reloj: R
 Tiene un comportamiento de secuencia en el tiempo
similar al Latch S-R básico, excepto que las entradas
S-R son solamente observadas cuando la línea C es
“high”
 C significa “control” o “reloj”.

“Latch” S–R con Reloj (cont.)
 El Latch S-R con Reloj puede ser descrito por
una tabla:
Q(t) S R Q(t+1) Comentario
S
Q 0 0 0 0 No hay cambios
C 0 0 1 0 Clear Q
0 1 0 1 Set Q
Q 0 1 1 ??? Indeterminado
R
1 0 0 1 No hay cambios
 La tabla describe qué 1 0 1 0 Clear Q
sucede después del 1 1 0 1 Set Q
1 1 1 ??? Indeterminado
reloj (en el tiempo (t+1))
en base a:
 entradas actuales (S,R), y
 estado actual Q(t).
Latch D
 Agregando un inversor
al Latch S-R, se D
Q
obtiene el Latch D: C
 Ya no hay estados Q
“indeterminados”!
Q D Q(t+1) Comentario El símbolo gráfico para el

0 0 0 No hay cambios Latch D es:
0 1 1 Set Q
1 0 0 Clear Q D Q
1 1 1 No hay cambios
C Q

“Flip-Flops”
 El problema de tiempo del Latch
 Flip-Flop “Master-Slave”
 Flip-Flop activado por flanco (“Edge-triggered
Flip-Flop”)
 Símbolos estándares para elementos de memoria
 Entradas directas (asíncronas) a los Flip-Flops

El Problema de Tiempo del Latch
 En un circuito secuencial, pueden existir
caminos a través de la lógica combinacional:
 Desde un elemento de memoria a otro
 Desde un elemento de memoria hacia el mismo
elemento de memoria
 La lógica combinacional entre una salida de un
Latch y una entrada de un Latch, puede ser tan
simple como una interconexión
 Para un Latch-D con reloj, la salida Q depende
de la entrada D siempre que la entrada de reloj
C tenga el valor 1
El Problema de Tiempo del Latch (cont.)
 Considere el siguiente circuito:
D Q Y
 Supongamos que inicialmente Y = 0 Reloj C Q
Reloj
Y
 Mientras C = 1, el valor de Y sigue cambiando!
 Los cambios están basados en el retardo presente en el
loop a través de la conexión de realimentación de Y a Y
 Este comportamiento es claramente inaceptable
 Comportamiento deseado: Y cambia sólo una vez por
pulso de reloj
El Problema de Tiempo del Latch (cont.)
 Una solución al problema de tiempo del Latch es
romper el camino cerrado de Y a Y dentro del
elemento de memoria
 La solución comúnmente utilizada para romper el
camino cerrado, es reemplazar el Latch D con un:
 Flip-Flop “Master-Slave”
 Flip-Flop Activado por Flancos (“edge-triggered”)

Flip-Flop S-R Master-Slave
 Consiste de dos Latches
S-R con Reloj en serie S S Q S Q Q
con el reloj invertido en el C C C
segundo Latch R R Q R Q Q
 La entrada es observada
por el primer Latch con C = 1
 La salida es cambiada por el segundo Latch con C = 0
 El camino de la entrada a la salida se rompe por la
diferencia en los valores del reloj (C = 1 y C = 0)
 El comportamiento demostrado por el ejemplo dado
con D manejado por Y es evitado ya que el reloj debe
cambiar de 1 a 0 antes que pueda ocurrir un cambio en
Y basado en D
Problema del Flip-Flop
 El cambio en la salida del Flip-Flop es retardado
por el ancho del pulso lo cual hace al circuito
más lento, o
 S y/o R pueden cambiar mientras C = 1
 Supongamos que Q = 0 y S cambia a 1 y luego a 0
con R permaneciendo en 0
 El Latch Master se pone en 1
 Un 1 es transferido al Slave
 Supongamos que Q = 0 y S cambia a 1 y luego a 0 y
R cambia a 1 y luego a 0
 El Master hace un “set” y luego un “reset”
 Un 0 es transferido al Slave
 Este comportamiento se llama “1s catching”
Solución para el Flip-Flop
 Utilizar “edge-triggering” en vez de “master-slave”
 Un Flip-Flop activado por flanco o “edge-triggered”,
ignora el pulso mientras está en un nivel constante
y actúa solamente durante una transición de la
señal de reloj
 Los Flip-Flops activados por flanco pueden ser
construidos directamente a nivel de un circuito
electrónico, o
 Se puede utilizar un Flip-Flop D Master-Slave el
cual presenta también un comportamiento “edge-
triggered”
Flip-Flop D Edge-Triggered
 El Flip-Flop D “edge-triggered” D D Q S Q Q
es lo mismo que un Flip-Flop D C
C C
Master-Slave Q R Q Q
 Se puede formar por:
 El reemplazo del primer Latch S-R
con Reloj por un Latch D con Reloj, o
 El agregar una entrada D y un inversor al Flip-Flop S-R Master-Slave
 El retardo del Flip-Flop S-R Master-Slave se puede evitar ya
que el comportamiento “1s-catching” no se presenta cuando
se reemplazan las entradas S y R con la entrada D
 El cambio de la salida del Flip-Flop D está asociado con el
flanco negativo al final del pulso
 Esto se llama un Flip-Flop activado por flanco negativo
(“negative-edge triggered Flip-Flop”)
Flip-Flop D Activado Con Flanco Positivo
 Formado al agregar D D Q S Q Q
inversores a las C
C C Q R Q
entradas del reloj Q
 Q cambia al valor en D al aplicar el flanco

positivo del reloj dentro de las restricciones
de tiempo a ser especificadas
 Nuestra elección como el Flip-Flop Estándar
para la mayoría de los circuitos secuenciales

Símbolos Estándares para Elementos de
Memoria S S D D
 Master-Slave: R R C C
indicador de salida SR SR D con 1 Control D con 0 Control

Latches
diferida
S S D D
 Edge-Triggered: C C
indicador R R C C
dinámico “Triggered” SR “Triggered” SR “Triggered” D “Triggered” D
Flip-Flops “Master-Slave”
D D
C C
Triggered D Triggered D
Flip Flop “Edge-Triggered”
Entradas Asíncronas
 Al encender o al “resetear”, todo o parte
de un circuito secuencial, normalmente S
es inicializado a un estado conocido D Q
antes de comenzar su operación

 Esta inicialización es a menudo hecha C
R
Q
fuera del comportamiento síncrono

del circuito, es decir, asincrónicamente
 Las entradas directas R y/o S, que controlan el
estado de los Latches dentro de los Flip-Flops, son
utilizadas para esta inicialización
 Para el Flip-Flop de ejemplo mostrado:
 0 aplicado a R “resetea” el Flip-Flop al estado 0
 0 aplicado a S “setea” el Flip-Flop al estado 1

Análisis de Circuitos Secuenciales
 Modelo General
 El Estado Actual en el tiempo
(t) es guardado en un arreglo
de Flip-Flops
 El Estado Siguiente en el
tiempo (t+1) es una función
Booleana del Estado y de las
Entradas
 Las Salidas en el tiempo (t)
son una función Booleana del
Estado (t) y (a veces) de las
Entradas (t).

Análisis Sistema Secuencial: Ejemplo 1
 Entrada: x(t)
 Salida: y(t)
 Estados: (A(t), B(t))
 ¿Cuál es la Función de
Salida?
 ¿Cuál es la Función del
Estado Siguiente?

(cont.)
 Ecuaciones Booleanas
para las funciones:
𝐴 𝑡+1 =𝐴 𝑡 𝑋 𝑡 +
𝐵 𝑡 𝑋(𝑡)
 𝐵 𝑡 + 1 = 𝐴(𝑡) 𝑋(𝑡)
 𝑌 𝑡 = 𝑋 𝑡 (𝐵 𝑡 + 𝐴 𝑡 )
 A(t+1) y B(t+1) son las
llamadas Funciones del
Estado Siguiente o
Funciones de Excitación
(cont.)
 Comportamiento de las entradas, salidas y
estados del sistema
1
0
1
0 0
0 1
0

Características de la Tabla de Estados
 Tabla de Estados – una tabla de múltiples
variables con las siguientes cuatro secciones:
 Estado Actual – los valores de las variables de estado
para cada estado permitido
 Entradas – las combinaciones de entrada permitidas
 Estado Siguiente – el valor del estado en el tiempo
(t+1) en base al estado actual y a las entradas
 Salidas – el valor de las salidas como una función del
estado actual y (a veces) de las entradas
 Del punto de vista de una tabla de verdad:
 las entradas son: Entradas, Estado Actual, y
 las salidas son: Salidas y Estado Siguiente

Ejemplo 1: Tabla de Estado
 La Tabla de Estado se puede llenar utilizando las
ecuaciones de Estado Siguiente y de las Salidas
 𝐴 𝑡 + 1 = 𝐴 𝑡 𝑋 𝑡 + 𝐵 𝑡 𝑋(𝑡)
 𝐵 𝑡 + 1 = 𝐴(𝑡) 𝑋(𝑡)
 𝑌 𝑡 = 𝑋 𝑡 (𝐵 𝑡 + 𝐴 𝑡 )
Estado Actual Entradas Estado Siguiente Salidas
A(t) B(t) x(t) A(t+1) B(t+1) y(t)
0 0 0 0 0 0
0 0 1 0 1 0
0 1 0 0 0 1
0 1 1 1 1 0
1 0 0 0 0 1
1 0 1 1 0 0
1 1 0 0 0 1
1 1 1 1 0 0
Ejemplo 1: Tabla de Estado Alternativa
 Tabla de 2 dimensiones que calza bien con un Mapa de
Karnaugh. Las filas del Estado Actual y las columnas de
las entradas en orden de acuerdo al código Gray
 A(t+1) = A(t)x(t) + B(t)x(t)
 B(t+1) =A (t)x(t)
 y(t) =x (t)(B(t) + A(t))
Estado Estado Siguiente Salidas

Actual x(t)=0 x(t)=1 x(t)=0 x(t)=1
A(t) B(t) A(t+1)B(t+1) A(t+1)B(t+1) y(t) y(t)
0 0 0 0 0 1 0 0
0 1 0 0 1 1 1 0
1 0 0 0 1 0 1 0
1 1 0 0 1 0 1 0

Diagrama de Estados
 La función del circuito secuencial puede ser
representado en forma gráfica como un diagrama
de estados con las siguientes componentes:
 Un círculo con el nombre del estado en él para cada
estado
 Un arco directo desde el Estado Actual al Estado
Siguiente para cada transición de estado
 Un rótulo en cada arco directo con los valores de las
Entradas que producen la transición de estado, y
 Un rótulo:
 En cada círculo con el valor de la salida producida, o
 En cada arco directo con el valor de la salida producida

Diagrama de Estados
 Tipos de Rótulos:
 Un círculo con salidas incluidas:
 estado/salida
 Máquina de Moore; salidas dependen sólo
del estado
 Un arco directo con salidas incluidas:
 entrada/salida
 Máquina de Mealy; salidas dependen del
estado y de las entradas

Ejemplo 1: Diagrama de Estados
Hay una sola variable de entrada, x=1 o x=0
 ¿Qué tipo? x=0/y=0 x=0/y=1 x=1/y=0

 El diagrama se hace
AB
confuso para 00 x=0/y=1
10
grandes circuitos x=1/y=0

 Para circuitos x=1/y=0
x=0/y=1
pequeños,
normalmente es más 01 11
fácil de entender que x=1/y=0
la Tabla de Estados Se hace una asignación para cada estado, es una

codificación, entonces si hay 4 estados requiero 2 bits (AB),
En cada estado deben salir tantos arcos como bits de si hay 5 requiero 3 bits (sobran, pero no es necesario
entradas/salidas hay, en este caso sólo 2.
asignarlos todos)
Estados Equivalentes
 Dos estados son equivalentes si sus respuestas
para cada secuencia de entrada posible son
secuencias de salida idénticas
 Alternativamente, dos estados son equivalentes
si sus salidas producidas por cada símbolo de
entrada son idénticas y sus estados siguientes,
para cada símbolo de entrada, son los mismos o
equivalentes

Ejemplo Estados Equivalentes
0 /0
 Diagrama de Estados: 1/0
 Para los estados S3 y S2, S0/0

xx
0/1
S1
 La salida para entrada

0 es 1 y entrada 1 es 0, 0/1 0/1 1/0
y
 El estado siguiente para 1/0
S2 S3
entrada 0 es S0 y para
1/0
entrada 1 es S2.
 Por la definicición alternativa, los estados S3 y S2
son equivalentes

Ejemplo Estados Equivalentes
 Reemplazando S3 y S2 por un 0/0
1/0
sólo estado, se obtiene el
siguiente diagrama: S0
0/1
S1
 Examinando el nuevo diagrama,

los estados S1 y S2 son 0/1 1/0
equivalentes ya que:
 sus salidas para la entrada 0 es 1 y S2
para la entrada 1 es 0, y
 su estados siguientes para la entrada 1/0
0 es S0 y para le entrada 1 es S2, 0/0
1/0
 Reemplazando S1 y S2 por un S0 S1
sólo estado, se obtiene el 0/1
siguiente diagrama: 1/0
Esta última máquina es equivalente, pero físicamente es

mas rápida.
Modelos de Moore y Mealy
 Los Circuitos Secuenciales o Máquinas
Secuenciales son llamadas también Máquinas de
Estado Finito (“Finite State Machines” (FSMs))
 Existen dos modelos formales:
 Modelo de Moore  Modelo de Mealy
 Debido a E.F. Moore  Debido a G. Mealy
 Las salidas son una  Las salidas son una
función SÓLO de los función de las entradas
estados Y de los estados
 Normalmente  Normalmente
especificado en los especificadas en los
estados arcos de transición de
es la mas usada.
estados
Ejemplo Diagramas de Moore y de Mealy
 Diagrama de Estado Modelo de Mealy, relaciona
entradas y estados a salidas
x=1/y=0
x=0/y=0 0 1
x=0/y=0 x=1/y=1
 Diagrama de Estado Modelo de Moore, relaciona
estados a salidas x=0
0/0
x=0
x=1 x=1
x=0
1/0 2/1
x=1
Ejemplo Tablas de Moore y de Mealy
 Tabla de Estado Modelo de Moore, relaciona estados
a salidas Estado
Estado
Siguiente Salida
Actual x=0 x=1
0 0 1 0
1 0 2 0
2 0 2 1
 Tabla de Estado Modelo de Mealy, relaciona

entradas y estados a salidas
Estado
Estado Salida
Siguiente
Actual x=0 x=1 x=0 x=1
0 0 1 0 0
1 0 1 0 1

Salidas Mezcladas Moore y Mealy
 En diseños reales, algunas salidas pueden ser
del tipo Moore y otras salidas pueden ser del
tipo Mealy
0 1
 Ejemplo:
 Estado 00: Moore 00/0 01
0/1
 Estados 01, 10,
y 11: Mealy 0/1
0/1 1/0
 Simplifica la especificación
1/0
de las salidas 10 11
1/0

Ejemplo 2: Análisis de un Circuito
Secuencial
Funciones de excitación (entradas D a
 Diagrama Lógico: los flip-flops)
D Q
A
Z
CRQ
D
B
Q
C RQ
D
C
Q
Reloj CR Q
Reset
Hay 3 flip-flops, entonces hay a lo más 2^3 (=8) asignaciones de estados.

Ejemplo 2: Ecuación de Entrada de los
Flip-Flops
 Variables
 Entradas: No hay
 Salidas: Z asociada al estado (no hay entrada xD)
 Variables de Estados: A, B, C (cada flip-flop corresponde a una variable de
estado)
 Inicialización: Resetear a (0,0,0)
 Ecuaciones (de las funciones de excitación)
 A(t+1) = B(t) * C(t) = BC Z(t+1)
= A(t) = A
 B(t+1) = B(t)*C'(t) + B'(t)*C(t) = B xor C
 C(t+1) = A'(t)* C'(t) =A'C'

Ejemplo 2: Tabla de Transición de Estado
ABC A(t+1) B(t+1) C(T+1) Z

0 0 0 0 0 1 0
0 0 1 1 0
0 0
0 1 0 0
0 1 1
0 1 1 0 0
0 0
1 0 0 0 0 1
0
1 0 1 0 1 0 1
1 1 0 1 1
1 0
1 1 1 1 0 1
0

Ejemplo 2: Diagrama de Estado
ABC
Reset 000
111 100 001
Son estados
inalcanzables, ya que la 011 010 101
máquina parte de 000
siempre.
110
 ¿Cuáles estados son utilizados?
 ¿Cuál es la función del circuito?

Ejemplo 2: Resultados
 Se utilizan solamente los estados alcanzables

desde el estado “reset” 000: 000, 001, 010, 011
y 100
 El circuito produce un 1 en Z después de 4
ciclos de reloj y luego cada 5 pulsos del reloj:
000 → 001 → 010 → 011→100 → 000 →
001 → 010 → 011 → 100 …

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 Un circuito Secuencial Entradas Salidas

Semestre Primavera 2013 EL-4002 Sistemas Digitales

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 Se supone que A y B han sido 1 por un largo tiempo

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0.2 0.4 0.5

Semestre Primavera 2013 EL-4002 Sistemas Digitales

 El simple circuito combinacional se ha convertido en un

Y es un valor guardado en área celeste

 Y representa el estado del circuito, no sólo una salida

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Q D Q(t+1) Comentario El símbolo gráfico para el

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 Supongamos que inicialmente Y = 0 Reloj C Q

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 Q cambia al valor en D al aplicar el flanco

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indicador de salida SR SR D con 1 Control D con 0 Control

antes de comenzar su operación

fuera del comportamiento síncrono

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Estado Estado Siguiente Salidas

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 ¿Qué tipo? x=0/y=0 x=0/y=1 x=1/y=0

grandes circuitos x=1/y=0

la Tabla de Estados Se hace una asignación para cada estado, es una

Semestre Primavera 2013 EL-4002 Sistemas Digitales

 Para los estados S3 y S2, S0/0

 La salida para entrada

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 Examinando el nuevo diagrama,

Esta última máquina es equivalente, pero físicamente es

 Tabla de Estado Modelo de Mealy, relaciona

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Hay 3 flip-flops, entonces hay a lo más 2^3 (=8) asignaciones de estados.

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ABC A(t+1) B(t+1) C(T+1) Z

Semestre Primavera 2013 EL-4002 Sistemas Digitales

111 100 001

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