Aula 2 - Paralelismo em Nível de Instruções X em Nível de Processador. Arquitetura RISC X CISC PDF

Organização e Arquitetura de Computadores
(Aula 2)
Prof. Rômulo Santos

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Referências:
Organização Estruturada de Computadores. 5ª Edição. –

2007. Autor: Andrew S. Tanenbaum. Editora: Pearson
Education.
Arquitetura e Organização de Computadores. 8ª Edição.

2010. Autor: William Stallings. Editora: Pearson.
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Conteúdo Programático:
1) Paralelismo em nível de instruções:

- Pipeline, Superpipeline e Arquitetura Superescalar.
2) Paralelismo em nível de processador:

- UMA, NUMA e Cluster.
3) Arquitetura RISC x CISC.

Paralelismo
Para que os processadores consigam executar uma sequência de instruções mais

rapidamente, várias abordagens podem ser utilizadas. Algumas abordagens atuam na
implementação física do processador, tais como, utilizar transistores mais rápidos,
aumento de clock interno, adoção de níveis de cache, etc.
Outras abordagens realizam melhoramentos na arquitetura. Uma forma de melhorar a
arquitetura é adicionar paralelismo em nível de instrução. Nesse caso, são distribuídos
os estágios de uma instrução para os diferentes recursos internos a CPU.
Por fim, uma outra forma de melhorar o desempenho
é usar múltiplos processadores para executar cargas
de trabalho em paralelo.

1) Paralelismo em nível de instruções: Pipeline
É uma técnica de implementação de instruções, onde é permitido a “sobreposição

temporal” das diversas fases de execução de uma instrução. Várias tarefas (estágios da
instrução) são executadas simultaneamente pelo processador, usando recursos
diferentes.
Semelhante ao uso de uma linha de montagem, onde a vantagem é obtida pelo fato de
que um produto passa por vários estágios da produção. Produtos em vários estágios
podem ser trabalhados simultaneamente (pipelining).
Explora o paralelismo entre as
instruções em um fluxo de instruções
sequênciais (uma instrução não espera
que a outra termine para começar).
É preciso reconhecer que uma instrução
possui vários estágios.
Vamos utilizar no estudo um pipeline com 6 estágios:

- (BI) Busca de Instrução (Fetch Instruction): o processador lê uma instrução da memória;
- (DI) Decodificação de Instrução (Decode Instruction): a instrução é decodificada para
determinar qual ação é requerida;
- (CO) Cálculo de Operandos (Calculate Operands): calcular o endereço dos operandos;
- (BO) Busca de Operandos (Fetch Operands): obter cada operando da memória;
- (EI) Execução da Instrução (Execute Instruction): efetuar a operação indicada;
- (EO) Escrita de Operando (Write Operand): armazenar o resultado na memória.
Obs: (1) Considerar que qualquer instrução passa por todos os estágios do pipeline (o
que nem sempre é necessário).
(2) Considerar que todos os estágios podem ser executados em paralelo (não ocorre em
todas as situação. Ex: conflito no acesso à memória).
(3) Considerar que as fases de uma instrução são alinhadas no tempo (não reflete a
realidade, pois os estágios mais rápidos acabam esperando pelos mais lentos).
tempo
1 2 3 4 5 6 7 8 9 10 11 12 13 14
instrução
1 BI DI CO BO EI EO
2 BI DI CO BO EI EO
3 BI DI CO BO EI EO
4 BI DI CO BO EI EO
5 BI DI CO BO EI EO
6 BI DI CO BO EI EO
7 BI DI CO BO EI EO
8 BI DI CO BO EI EO
9 BI DI CO BO EI EO

Obs: o pipeline não reduz o tempo gasto para completar cada instrução individualmente
(não melhora a latência de uma única tarefa, ou seja, o tempo de execução de uma única
instrução é o mesmo “com ou sem” pipeline), porém, melhora o throuphput do trabalho
como um todo.
Quanto maior a quantidade de estágios maior o speedup (ganho de desempenho que
pode ser obtido ao melhorar determinada característica do processamento). Porém,
aumenta o custo da implementação.
O tempo gasto no processamento de M instruções em um pipeline com K estágios e
ciclo de máquina igual a t é dado por:
T = [K + (M – 1)] * t

1) Paralelismo em nível de instruções: SuperPipeline
Superpipeline divide os estágios do pipeline em sub-estágios, com o objetivo de reduzir o

tempo de execução do programa.
Ou seja, é uma técnica que tira vantagens do fato de que muitos estágios do pipeline
desempenham tarefas que requerem menos da metade do tempo de um ciclo de clock.
É importante notar que o aumento do desempenho é oriundo de um menor tempo de
processamento de cada instrução, mas elas ainda continuam sendo executadas uma
após a outra.

1) Paralelismo em nível de instruções: SuperPipeline

1) Paralelismo em nível de instruções: Arquitetura SuperEscalar
Explora o paralelismo de instrução e visa otimizar o pipelining (desempenho superior ao

de uma instrução por ciclo).
Apresentam múltiplos e independentes pipelines. Ou seja, expande as unidades em cada
ciclo de clock (execução das instruções em pipelines paralelos).
Abordagem padrão para implementação de microprocessadores de alto desempenho.

1) Paralelismo em nível de instruções: Arquitetura SuperEscalar

Q01) FCC – TRT 19 (2011): Tecnologia da Informação
A técnica que divide a execução da instrução em muitas partes, cada uma manipulada por
uma parte dedicada do hardware, e todas elas podendo ser executadas em paralelo, é
conhecida como
a) prefetch buffer.
b) latência.
c) pipeline.
d) multiprocessing.
e) phased processing.

Q02) CESPE – ANAC (2009): Tecnologia da Informação
Com relação aos componentes de um computador, julgue os itens seguintes.
Pipeline é o nome dado ao recurso do sistema operacional que possibilita reconectar a

placa de rede à Internet no caso de interrupção de acesso.
Certo
Errado

Q03) CESPE – UNIPAMPA (2013): Analista de Tecnologia da Informação
A respeito da arquitetura e da organização de computadores, julgue os itens que se

seguem.
Pipelining é uma técnica de implementação de processadores que permite a

sobreposição temporal de diversas fases de execução de instruções.
Certo
Errado

Q04) CESPE – MS (2013): Engenheiro Eletricista
Julgue os itens que se seguem a respeito de microcomputadores.
No processamento de um conjunto de dados, o uso de pipelining pelo processador visa

reduzir o tempo decorrido entre o início da leitura de uma instrução e o fim da execução
da mesma.
Certo
Errado

Q05) VUNESP – CETESB (2009): Analista de TI

Diversos processadores modernos passaram a incorporar em suas arquiteturas o
conceito de pipeline, que consiste em
a) adicionar um co-processador numérico ao núcleo do processador, o que permite que
instruções, as quais realizam cálculos mais elaborados, sejam mais rápidas.
b) ampliar o conjunto de instruções da arquitetura, visando possibilitar a concepção de
programas mais eficientes e que ocupem pouco espaço em memória.
c) diminuir o tempo de execução de cada instrução por meio da adição de memórias
cache dedicadas às instruções e aos dados.
d) dividir a execução da instrução em várias partes, sendo cada uma delas manipuladas
por unidades dedicadas do hardware que trabalham em paralelo.
e) suprimir a etapa de cálculo de endereço do dado a ser buscado na memória em
decorrência da simplificação dos modos de endereçamento do processador.
Q06) CESPE – Correios (2011): Analista de Sistemas
A técnica de pipeline, criada para acelerar a velocidade de operação dos dispositivos de

E/S, possibilita que um processador execute diversas instruções sobrepostas, de modo
que mais instruções possam ser executadas no mesmo período de tempo.
Certo
Errado

Q07) CESPE – Banco da Amazônia (2012): Engenharia Eletrônica
Acerca dos microcomputadores, julgue os itens que se seguem.
A técnica de pipeline aumenta a capacidade de processamento de um microcomputador,

ao permitir a sobreposição temporal das diversas fases da execução de instruções.
Certo
Errado

Q08) AOCP – BRDE (2012): Analista de Sistemas
Sobre Pipeline, analise as assertivas e assinale a alternativa que aponta as corretas.
I. A técnica de pipelining pode ser empregada em sistemas com um ou mais processadores, em
diversos níveis, e tem sido a técnica de paralelismo mais utilizada para maior desempenho dos
sistemas de computadores.
II. O conceito de processamento pipeline se assemelha muito a uma linha de montagem, onde
uma tarefa é dividida em um sequência de sub tarefas, executadas em diferentes estágios, dentro
da linha de produção.
III. O conceito de processamento pipeline só pode ser implementado dentro da arquitetura de
processadores RISC.
IV. Nos sistemas operacionais antigos, o pipeline era bastante complicado, já que os
programadores deveriam possuir conhecimento de hardware e programar em painéis através de
fios.
a) Apenas I e II.
b) Apenas I, II e III.
c) Apenas I, III e IV.
d) Apenas II, III e IV.
e) I, II, III e IV.
Q09) VUNESP – CETESB (2009): Analista de TI
Nas arquiteturas dos processadores modernos encontra-se implementado, via de regra,

o conceito de pipeline no processo de execução de instruções. Assinale a alternativa que
apresenta três etapas funcionais que costumam fazer parte do pipeline e que são
implementadas por unidades específicas.
a) Busca de instrução, decodificação de instrução e busca do operando.
b) Codificação de instrução, tratamento de instrução e decodificação de instrução.
c) Divisão do clock, acesso direto à memória e verificação de paridade.
d) Operação lógica, operação aritmética e acesso direto à memória.
e) Overclocking, underclocking e "bufferização" de dados a serem processados.

Q10) FCC – TJ/PA (2009): Analista de TI
A tecnologia de hardware denominada pipeline executa, na sequência, o encadeamento

dos processos em
a) 5 estágios: busca de instruções, decodificação, execução, acesso à memória e
gravação em registradores.
b) 5 estágios: acesso à memória, busca de instruções, decodificação, gravação em
registradores e execução.
c) 4 estágios: acesso à memória, busca de instruções, decodificação e execução.
d) 3 estágios: acesso à memória, busca de instruções e execução.
e) 3 estágios: busca de instruções, execução e acesso à memória.

Q11) FCC – TJ/PE (2012): Analista Judiciário
É um item que NÃO integra um pipeline de cinco estágios:
a) Execução de instrução.
b) Decodificação de instrução.
c) Gravação.
d) Busca de operando.
e) Divisão do clock.

Q12) VUNESP – EMPLASA (2014): Engenharia de Computação
Existem diversas etapas que podem ser consideradas durante a execução de uma
instrução de máquina em um processador: busca do código de operação, decodificação
da instrução, busca de operando, execução da instrução e armazenamento do resultado.
Em uma arquitetura que implementa o conceito de pipeline, essas etapas, na execução
das instruções de um programa.
a) podem ser executadas em paralelo pelo processador.
b) podem implicar um maior espaço para o armazenamento dos programas na memória
primária
c) são executadas de forma virtual, em memória primária.
d) são executadas exclusivamente pelo processador numérico.
e) são executadas somente pelo processador gráfico
Q13) CEFET – CEFET/MG (2014): Informática

Associe os termos relativos a CPU às suas respectivas funções.
1 - Clock 2 - Pipeline 3 - Interrupção 4 - Memória Cache 5 - Múltiplos Núcleos
( ) gera para a CPU a sua frequência de trabalho.
( ) solicita à CPU atenção para requisição de uma rotina ou periférico.
( ) permite que o microprocessador seja capaz de executar mais de uma tarefa por vez,
aumentando sua velocidade global.
( ) acelera o processamento, armazenando o conteúdo de dados utilizados com mais frequência
pelo microprocessador.
( ) possibilita a execução em partes das instruções no mesmo instante, proporcionando múltiplos
segmentos de instruções diferentes sendo processadas.
A sequência correta encontrada é

a) 1, 3, 5, 4, 2.
b) 1, 2, 4, 3, 5.
c) 2, 5, 3, 1, 4.
d) 2, 3, 4, 1, 5.
e) 3, 1, 5, 2, 4.
Q14) CESPE – ANAC (2009): Técnico de Informática
A respeito das características dos processadores disponíveis no mercado, julgue

os itens que se seguem.
O princípio básico da tecnologia superescalar está relacionado à capacidade de aceitar

diversos tipos de dispositivos de conexão.
Certo
Errado

2) Paralelismo em nível de processador:

2) Paralelismo em nível de processador: UMA
Acesso Uniforme à Memória (Uniform Memory Access – UMA): os múltiplos
processadores são ligados por meio de um barramento ou arranjo de comutação à
uma memória “global centralizada”. Ou seja, há um espaço de endereçamento único
para todos os processadores.
Troca de dados entre processadores se faz via variáveis compartilhadas na memória.
Logo, cada CPU possui “acesso uniforme” à memória (mesma distância entre as CPUs e
memória).
Tempo de acesso a memória é o
mesmo entre as CPUs (para qualquer
posição da memória).

2) Paralelismo em nível de processador: UMA
A rede de interconexão é implementada por: Barramento, Rede Crossbar ou Rede
MultiEstágio (Ômega).

2) Paralelismo em nível de processador: NUMA
Acesso Não-Uniforme à Memória (Non-Uniform Memory Access – NUMA): os múltiplos
processadores são ligados por meio de um barramento ou arranjo de comutação à
memórias “compartilhadas e distribuídas”.
Um conjunto de processadores é organizado
em uma estrutura conhecida por nó. Logo, o
acesso a uma posição de memória localizada
no mesmo nó (local) é mais rápido do que o
acesso a uma posição de memória remota.
Troca de dados entre processadores se faz
via variáveis compartilhadas nas memórias
distribuídas. Melhora o desempenho quando
as CPUs possuem níveis de cache.
CC-NUMA (cache e coerência) e NC-NUMA (sem cache).

2) Paralelismo em nível de processador: Cluster
Grupo de computadores completos/autônomos (usualmente chamados de nós),
interconectados por meio de uma rede de computadores que podem trabalhar juntos,
como um recurso de computação unificado, criando a ilusão de uma máquina única.
Cada nó possui sua memória privada e não há compartilhamento de memória entre os
nós. A comunicação entre CPUs se dá por meio de troca de mensagens.
Possui como vantagens a capacidade de atingir:
- escalabilidade;
- disponibilidade;
- melhor relação custo/desempenho.
São implementados como:
- Cluster de Alto Desempenho;
- Cluster de Balanceamento de Carga (Load Balancing – LB);
- Cluster de Alta Disponibilidade (High Availability – HA);
- Cluster de Recuperação em Caso de Falhas/Desastres (Failover/Disaster Recovery).
Q15) CESGRANRIO – BNDES (2010): Analista de Sistemas
A arquitetura de processadores UMA (Uniform Memory Access), que utiliza um

único barramento para comunicação entre os processadores e a memória RAM,
tem como principal limitador o(a)
a) endereçamento de, no máximo, 2GB de RAM.

b) aumento de tráfego no barramento, aumentando muito a dissipação de calor.
c) sobrecarga no barramento que limita o número de CPUs, em função de o barramento
de comunicação ser compartilhado.
d) impossibilidade de utilizar cache nessa arquitetura.
e) existência de um limite no tamanho dos blocos de cache de 16 bytes

Q16) CESGRANRIO – Petrobrás (2012): Analista de Sistemas
Um cluster tolerante à falha assegura que todos os recursos de um sistema estão

sempre disponíveis.
A função de trocar aplicações e recursos de armazenamento de dados de um sistema

que falhou para um sistema alternativo do cluster é denominada
a) autorestore
b) autorecover
c) failoff
d) failback
e) failover

Q17) CESPE – SERPRO (2013): Analista de Suporte
A utilização de clusters de servidores proporciona serviços com alta disponibilidade e

balanceamento de carga, porém, implica em perda significativa de desempenho do
sistema.
Certo
Errado

Q18) FUNRIO – MPOG (2013): Analista de TI

Sobre Alta Disponibilidade e Balanceamento de Carga, analise as assertivas e assinale a
alternativa que aponta a(s) correta(s).
I. Alta Disponibilidade é a garantia de que o sistema estará sempre à disposição quando o
cliente o requisitar;
II. Os termos Tolerância a falhas e Alta Disponibilidade podem ser empregados como
sinônimos;
III. Balanceamento de Carga é um software usado para escalar uma tarefa entre dois
processadores;
IV. Em Sistemas com Missão Crítica, é desejável implantar Alta Disponibilidade com
Balanceamento de Carga.
a) Apenas III.
b) Apenas I, II e IV.
c) Apenas I, III e IV.
d) Apenas II e IV.
e) Apenas I e IV.
Q19) CESPE – TJ/SE (2014): Analista Judiciário
Com relação à virtualização, consolidação de servidores e clusters de alta

disponibilidade, julgue os itens que se seguem.
Ao se implantar um cluster de alta disponibilidade, independentemente da solução

utilizada, estarão automaticamente garantidas as funcionalidades de balanceamento de
carga e de computação paralela.
Certo
Errado

Q20) UFBA – CEPS (2011): Analista de TI
Assinale o tipo de cluster utilizado quando se deseja que as tarefas realizadas nos
clusters sejam distribuídas de maneira uniforme.
a) Cluster de integração
b) Cluster de alta rotatividade
c) Cluster fortemente acoplado
d) Cluster de alta disponibilidade
e) Cluster de balanceamento de carga

3) Arquitetura RISC (Reduced Instruction Set Computer)
- Arquitetura onde o processador apresenta um conjunto reduzido instruções. As
instruções são simples e possuem formato regular (utiliza modo de endereçamento
simples).
- O objetivo é que as instruções sejam executadas em um único ciclo de clock.
- Utilizam quantidade excessiva de registradores (uso predominante de operações
registrador para registrador, minimizando o uso da memória). Quando necessita usar a
memória são utilizadas instruções LOAD e STORE.
- Uso intenso do pipeline.
- Como as instruções são simples são executadas diretamente pelo hardware (não utiliza
a microprogramação). Instruções de fácil decodificação.
- Complexidade foi transferida para o compilador.
-Prof.
São mais rápidos (instruções mais simples) e hardware
Rômulo Santos – romulodba@gmail.com 39
mais simples. www.dominandoti.com.br
3) Arquitetura CISC (Complex Instruction Set Computer)
- Arquitetura onde o processador apresenta um conjunto grande de instruções. As
instruções são complexas e possuem formato irregular (utiliza diversos modo de
endereçamento).
- As instruções são executadas na maioria das vezes em vários ciclos de clock.
- Utilizam quantidade reduzida de registradores (uso predominante de operações
registrador para memória utilizando quaisquer instruções).
- Uso reduzido ou não utilização do pipeline.
- Como as instruções mais complexas precisam da microprogramação. Instruções de
decodificação complexa.
- Complexidade está no compilador e no microcódigo (maior complexidade).
- São mais lentos (instruções mais complexas) e hardware mais complexo.
Q21) FUNIVERSA – CEB (2010): Analista de Sistemas
RISC e CISC são dois tipos distintos de arquitetura de computadores desenvolvidos pela indústria
da computação. Apesar de terem aplicações distintas, os computadores com arquitetura RISC
apresentam desempenho superior aos de arquitetura CISC, quando utilizam tecnologia equivalente
de semicondutores e mesma frequência de clock. É correto afirmar, a respeito das arquiteturas
CISC e RISC, que
a) os computadores de arquitetura CISC são mais lentos por executarem instruções menos
complexas que os computadores de arquitetura RISC.
b) o hardware de um processador com arquitetura RISC é muito mais complexo e de fabricação
mais cara que o de um processador que utiliza arquitetura CISC.
c) as instruções executadas por um processador CISC são mais simples e pequenas, se
comparadas com o RISC, o que aumenta o seu desempenho.
d) a conversão de códigos de programas de uma arquitetura CISC para a arquitetura RISC leva a
uma redução de código, por conta de esta última utilizar instruções mais simples.
e) computadores CISC são capazes de executar várias centenas de instruções complexas
diferentes enquanto os RISC executam apenas algumas poucas instruções simples.
Q22) FCC – TCM/PA (2010): Técnico de Informática
Sobre as arquiteturas de computadores CISC e RISC, considere:

I. Os processadores CISC (ou "computadores com um conjunto reduzido de instruções") são
capazes de executar apenas algumas poucas instruções simples e, por isso, custam muito mais
baratos.
II. Os processadores RISC (ou "computadores com um conjunto complexo de instruções") são
capazes de executar várias centenas de instruções complexas diferentes, sendo extremamente
versáteis.
III. Os processadores atuais, que são na verdade uma mistura das duas arquiteturas, incorporam
um núcleo RISC, sendo chamados de híbridos.
Está correto o que consta em
a) III, apenas.
b) II, apenas.
c) I, II e III.
d) I e II, apenas.
e) I, apenas.

Q23) CESPE – Correios (2011): Engenheiro Elétrico
Acerca de arquitetura e hardware de computadores, julgue os itens a seguir.
As instruções CISC são mais simples que as instruções RISC, por isso, os compiladores
para máquinas CISC são mais complexos, visto que precisam compensar a simplificação
presente nas instruções. Entretanto, se for usado pipeline, a complexidade do compilador
CISC é reduzida, pois a arquitetura pipeline evita a necessidade de reordenação
inteligente de instruções.
Certo
Errado

Q24) CESPE – DETRAN (2010): Analista de Sistemas
Acerca de conceitos básicos de informática, julgue os itens a seguir, relativos a

processamentos de dados, arquitetura de computadores, hardware e software.
A principal distinção entre as arquiteturas RISC e CISC reside no fato de que, na

arquitetura RISC, as instruções são guardadas no próprio processador, o que facilita a
programação, visto que ela já dispõe de todas as instruções necessárias para a
execução dos programas, enquanto, na arquitetura CISC, apenas as instruções simples
devem ser combinadas pelo programador para a realização de tarefas mais complexas.
Certo
Errado

Q25) FCC – TRT/MS (2011): Analista Judiciário

Considere:
I. O objetivo da máquina RISC é executar, em média, uma instrução por ciclo.
II. Compiladores para máquinas CISC fazem uso intenso de registradores, o que
incrementa o tráfego de memória.
III. As máquinas CISC possuem substancialmente mais registradores do que as
máquinas RISC.
É correto o que consta em
a) I, apenas.
b) II, apenas.
c) III, apenas.
d) II e III, apenas.
e) I, II e III.
Q26) CESPE – SERPRO (2013): Analista de TI
No que concerne a RISC e CISC, julgue os itens a seguir.
A arquitetura RISC possui um conjunto de instruções menor que o CISC; em

consequência disso, o sistema que utiliza a arquitetura RISC produz resultados com
menor desempenho que um sistema que utilize CISC.
Certo
Errado

Q27) CESPE – TJ/SE (2014): Analista Judiciário
Acerca das arquiteturas de hardware de servidores RISC, CISC e Mainframe, julgue

os itens a seguir.
A abordagem da arquitetura CISC (complex instruction set computer) procura minimizar o

número de ciclos para que uma instrução seja executada, e aumenta, em contrapartida,
o número de instruções por programa.
Certo
Errado

Q28) FCC – TRE/AM (2010): Analista Judiciário
Numa máquina estruturada multinível, é o nível essencial para as máquinas CISC

(Complex Instruction Set Computer), mas que inexiste nas máquinas RISC (Reduced
Instruction Set Computer). Trata-se do nível
a) do sistema operacional.
b) de lógica digital.
c) de microprogramação.
d) convencional de máquina.
e) do montador.

Q29) FCC – TJ/PA (2009): Analista Judiciário
Comparativamente com CISC, são características da arquitetura de computadores RISC

ocupar
a) menos espaço na memória e exigir programação mais fácil.

b) menos espaço na memória e exigir programação mais difícil.
c) mais espaço na memória e exigir programação mais difícil.
d) mais espaço na memória e exigir programação mais fácil.
e) menos espaço na memória e não influir no tipo de programação.

Q30) CESPE – TRE/ES (2011): Analista de Sistemas
A respeito de arquitetura de computadores, julgue os itens a seguir.
RISC e CISC são tecnologias que apresentam soluções semelhantes para problemas de
aproveitamento da memória, um dos recursos de hardware mais escassos.
Certo
Errado

Q31) FCC – TRT/RJ (2011): Analista Judiciário

Em relação às arquiteturas CISC e RISC, é INCORRETO afirmar:
a) Em RISC, a execução dos comandos é mais rápida e isso tem um preço, pois um
processador RISC exige um conjunto de circuitos mais complexos e um número maior de
transistores.
b) Muitas máquinas RISC não possuem instruções para multiplicação ou divisão e, por
isso, uma operação de multiplicação, por exemplo, é executada por meio de sucessivas
somatórias e deslocamentos.
c) CISC possui instruções complexas, o que contrasta com a simplicidade das instruções
RISC.
d) Na CISC, qualquer instrução pode referenciar a memória; na RISC, a referência é
restrita a Load e Store.
e) Processadores híbridos são essencialmente processadores CISC (para cuidar das
instruções mais complexas) com núcleo RISC (para cuidar das instruções mais simples).
A respeito de organização e arquitetura de computadores, julgue os itens

subsecutivos.
Um processador com arquitetura RISC (reduced instruction set computer) possui poucas
instruções de máquina, que são executadas diretamente pelo hardware, para que
ocorram em alta velocidade. Os processadores CISC (complex instruction set computers)
possuem instruções complexas que são executadas por microprogramas
Certo
Errado

Q33) FCC – TCE/GO (2009): Tecnologia da Informação

Em relação às arquiteturas de computadores RISC e CISC, considere:
I. Muitos registros de uso genérico.
II. Instruções de tamanho variável.
III. Modos de endereçamento complexos permitem que muitos endereços possam ser
calculados pelo hardware.
IV. Operações complexas conseguidas à custa de operações simples.
As características contidas em I, II, III e IV referem- se, correta e respectivamente, a
a) CISC, CISC, RISC e RISC.
b) CISC, RISC, CISC e RISC.
c) RISC, CISC, CISC e RISC.
d) RISC, RISC, CISC e CISC.
e) RISC, CISC, RISC e CISC.
Acerca de arquitetura e hardware de computadores, julgue os itens a seguir.
A técnica denominada pipeline é mais facilmente implementada nas arquiteturas CISC,

em razão de essas terem, em comparação com as arquiteturas RISC, instruções com
estrutura mais homogênea. Essa técnica não permite que instruções diferentes sejam
executadas simultaneamente.
Certo
Errado

Q35) FUNCAB – DETRAN (2013): Analista de Sistemas
Das opções a seguir, assinale aquela que NÃO é uma característica do processador
CISC quando comparado ao processador RISC.
a) Utiliza instruções mais complexas.

b) Possui um conjunto de instruções maiores.
c) Permite a criação de programas menores.
d) É mais rápido.
e) Faz uso mais eficiente da memória.

Q36) CIAAR – CIAAR (2013): Engenharia da Computação
RISC, ou seja, Reduced Instruction Set Computer (computador com um conjunto de

instruções reduzido) foi o termo cunhado em 1980 por um grupo, em Berkeley, liderado
por David Patterson e Carlo Séquin. São características da Arquitetura RISC, exceto:
a) arquitetura pipelining.
b) instruções com formato fixo.
c) instruções executadas pelo hardware.
d) arquitetura com poucos registradores.

Q37) ESAF – CGU (2012): Infraestrutura de TI
O código executável de um processador CISC
a) é interpretado por microprogramas durante sua compilação, gerando microinstruções,

que são interpretadas pelo hardware.
b) é armazenado durante sua interpretação, gerando comandos na linguagem fonte, que
são executados pelo hardware.
c) é interpretado por microprogramas anteriormente à sua execução, gerando instruções
compiláveis, que são executadas pelo software de execução.
d) é interpretado por microprogramas durante sua execução, gerando microinstruções,
que são executadas pelo hardware.
e) gera microprogramas após sua execução, decorrentes de peculiaridades operacionais
do hardware
Q38) ESAF – MI (2012): Analista de Sistemas
Em uma arquitetura CISC,
a) as instruções utilizam poucos ciclos de máquina.

b) há muitos registradores.
c) há uso integral da técnica de pipelining.
d) as instruções são executadas por microcódigo.
e) as instruções possuem formato fixo.

Q39) CESPE – MS (2013): Analista Administrativo
No que se refere à arquitetura de computadores, julgue os itens a seguir.
A arquitetura CISC permite utilizar dois operandos em uma única instrução.
Certo
Errado

Q40) CESPE – ANTAQ (2014): Analista Administrativo
Acerca da arquitetura de servidores, julgue o item seguinte.
Atualmente, os fabricantes de computadores têm adotado exclusivamente a arquitetura

RISC para o desenvolvimento de chips para processadores, dado o melhor desempenho
dessa arquitetura em relação à arquitetura CISC.
Certo
Errado

Gabarito
01 C 21 E
02 Errado 22 A
03 Certo 23 Errado
04 Errado 24 Errado
05 D 25 A
06 Errado 26 Errado
07 Certo 27 Errado
08 A 28 C
09 A 29 C
10 A 30 Errado
11 E 31 A
12 A 32 Certo
13 A 33 C
14 Errado 34 Errado
15 C 35 D
16 E 36 D
17 Errado 37 D
18 E 38 D
19 Errado 39 Certo
20 E 40 Errado

Aula 2 - Paralelismo em Nível de Instruções X em Nível de Processador. Arquitetura RISC X CISC PDF

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Organização e Arquitetura de Computadores

Prof. Rômulo Santos

Cursos Turmas em Brasília, na sua cidade, e cursos online

Organização Estruturada de Computadores. 5ª Edição. –

Arquitetura e Organização de Computadores. 8ª Edição.

Prof. Rômulo Santos – romulodba@gmail.com 3 www.dominandoti.com.br

1) Paralelismo em nível de instruções:

2) Paralelismo em nível de processador:

3) Arquitetura RISC x CISC.

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Para que os processadores consigam executar uma sequência de instruções mais

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É uma técnica de implementação de instruções, onde é permitido a “sobreposição

Vamos utilizar no estudo um pipeline com 6 estágios:

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Superpipeline divide os estágios do pipeline em sub-estágios, com o objetivo de reduzir o

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Explora o paralelismo de instrução e visa otimizar o pipelining (desempenho superior ao

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Q01) FCC – TRT 19 (2011): Tecnologia da Informação

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Q02) CESPE – ANAC (2009): Tecnologia da Informação

Com relação aos componentes de um computador, julgue os itens seguintes.

Pipeline é o nome dado ao recurso do sistema operacional que possibilita reconectar a

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Q03) CESPE – UNIPAMPA (2013): Analista de Tecnologia da Informação

A respeito da arquitetura e da organização de computadores, julgue os itens que se

Pipelining é uma técnica de implementação de processadores que permite a

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Q04) CESPE – MS (2013): Engenheiro Eletricista

Julgue os itens que se seguem a respeito de microcomputadores.

No processamento de um conjunto de dados, o uso de pipelining pelo processador visa

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Q05) VUNESP – CETESB (2009): Analista de TI

Q06) CESPE – Correios (2011): Analista de Sistemas

A técnica de pipeline, criada para acelerar a velocidade de operação dos dispositivos de

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Q07) CESPE – Banco da Amazônia (2012): Engenharia Eletrônica

Acerca dos microcomputadores, julgue os itens que se seguem.

A técnica de pipeline aumenta a capacidade de processamento de um microcomputador,

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Q09) VUNESP – CETESB (2009): Analista de TI

Nas arquiteturas dos processadores modernos encontra-se implementado, via de regra,

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Q10) FCC – TJ/PA (2009): Analista de TI

A tecnologia de hardware denominada pipeline executa, na sequência, o encadeamento

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Q11) FCC – TJ/PE (2012): Analista Judiciário

É um item que NÃO integra um pipeline de cinco estágios:

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Q12) VUNESP – EMPLASA (2014): Engenharia de Computação

Q13) CEFET – CEFET/MG (2014): Informática

A sequência correta encontrada é

Q14) CESPE – ANAC (2009): Técnico de Informática

A respeito das características dos processadores disponíveis no mercado, julgue

O princípio básico da tecnologia superescalar está relacionado à capacidade de aceitar

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