“FLIP FLOP”

CURSO: ELECTRONICA DIGITAL

DOCENTE: RUFINO ANDRES RIQUELME CONDORI

ALUMNOS:
 RELY DAVILMAR LIMASCCA GARCIA
 ANTONY JEAN CARLOS FLORES FLORES
 LUCIANO ANTONIO ORTIZ CALLA

CARRERA PROFESIONAL:
“ELECTROTECNIA INDUSTRIAL (C-4)”

AÑO ACADÉMICO:

2017 – IV

AREQUIPA

PERÚ

FECHA DE ENTREGA: 02/11/2017

 ANÁLISIS DEL TRABAJO SEGURO (ATS) 02 11 2017

FECHA
TAREA: FLIP FLOP DÍA MES AÑO

DOCENTE

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1: RELY DAVILMAR LIMASCCA GARCIA
ALUMNOS ANTONY JEAN CARLOS FLORES FLORES
(Apellidos y
LUCIANO ANTONIO ORTIZ CALLA
nombres)
4:

CARACTERÍSTICAS DE EQUIPOS Y
HERRAMIENTAS:
 Implementos de seguridad
 01 Multímetro digital
 Circuito de ensayo
 Fuente de tención DC

x x x x x x
OTROS
PASOS DE LA TAREA MEDIDAS DE CONTROL
RIESGOS

1 Ingresar al laboratorio x x Ingresar en orden

 No llevar en cantidad, llevarlos con
2 Recibir los materiales x x x
cuidado
Tomar nota de las mediciones que Mirar bien las mediciones que nos marca
3 x x
realizamos el instrumento de medición
4 Realizar la medicines del circuito x x Realizarlo con atención y objetividad
No llevar en cantidad y llevarlos con
5 Entrega de los materiales x x x
seguridad
Dejar en orden, para el siguiente
6 x
Orden y limpieza x x laboratorio
7 Retirarse del laboratorio x x Salir en forma ordenada
8
FLIP – FLOPS
Los dispositivos poseen dos estados de estables, denominados SET (activacion) y
RESET (desactivacion), en los cuales se pueden mantener indefinidamente, por lo que
estos dispositivos son muy adecuados como elementos de almacenamiento. La
diferencia básica entre latches y flip-flop es la manera en que cambia de un estado a
otro.
1. LATCHES
El latch (cerrojo) es un dispositivo de almacenamiento de dos estados, que se suelen
agrupar en una categoría diferente a la de los flip-flop. Un latch es un tipo de
multivibrador biestable, debido a que presenta realimentación regenerativa de todo
los multivibradores. Se muestra a continuación dos ejemplos
OBJETIVOS

1. OBJETIVOS GENERALES

Conocer perfectamente el funcionamiento de los flip-flops de tipos s-r, tipo d, y los j-k,
los cuales serán simulados en un simulador (PROTEUS), y demostrados físicamente en
protoboard.

2. OBJETIVOS ESPECIFICOS

Familiarizarse con el funcionamiento, estados y condiciones de cambio de estados de

los diferentes tipos de circuitos biestables y flip – flops realizados con compuertas
lógicas discretas y los correspondientes circuitos integrados comerciales.

Observar y verificar el funcionamiento y constitución del flip flop S, R - flip flop tipo D -
flip flop.

Observar sus entradas prohibidas y además como hacer que sus salidas se pongan
inmediatamente en ceros o unos.
Ademán ver las formas de activar y desactivar las entradas.
Observar las entradas prohibidas, lo que sucede en el circuito cuando introducimos
estos datos y las salidas que nos muestran, los funcionamientos del circuito y como sus
entradas varían de acuerdo a la entrada anterior.

3. RESUMEN.-

El laboratorio se empezó haciendo la simulación en el simulador (Proteus) de los

circuitos biestables y flip – flops se observó el funcionamiento de dichos circuitos;
tuvimos que ser muy cuidadosos en la simulación ya que el programa se colgaba,
teniendo que empezar de nuevo el armado.

Después hicimos el montaje en el protoboard el cual lo realizamos con compuertas

lógicas NAND porque una de sus compuertas estaba dañada.
Después de la ejecución del proyecto analizamos su funcionamiento, verificando lo
aprendido.
Esquema de conexiones

Instrumentos virtuales
Tarea 1
Monte el circuito de acuerdo con el esquema de conexiones 1 utilizando el equipo y los
componentes indicados.
Tarea 2
Introduzca con la ayuda del conmutador la secuencia dada de los distintos niveles
lógicos en las entradas R y S del circuito basculante.
Observe las reacciones en las salidas Q=Q2 y Q =Q3 y complete la tabla de verdad
correspondiente.
Describa en la columna "Observaciones" de la tabla de verdad la respuesta de este
circuito asignando los siguientes términos:
Guardar (retención del último estado).
La salida Q contiene un "1" (estado activo).
La salida Q contiene un "0" (estado de reset).
No hay ningún estado determinado (estado irregular: Q = Q = "0")

Tabla de verdad:
S R Q Qno Observaciones
0 1 0 1 Estado de reset
0 0 0 1 Retención del último estado
1 0 1 0 Estado de activación
0 0 1 0 Retención del último estado
1 1 X X Estado indeterminado y prohibido

Estado de reset
Retención del último estado

Estado de activacion

Retención del último estado

Tarea 3
¿Cuál sería la respuesta de un circuito estructurado exactamente como se indica en el
diagrama 1, pero que contenga puertas lógicas NAND en lugar de NOR? Monte un
circuito de ese tipo. Para ello, cambie las puertas NOR por puertas NAND.
Si mantiene la identificación de las entradas, en el caso de este biestable RS
NAND, deberá cambiar los identificadores de las salidas.

Transfiera los resultados de la prueba a la tabla de verdad:

S R Q Qno
0 1 0 1
0 0 0 0
1 0 1 0
0 0 0 0
1 1 x x
Tarea 4

Principio del formulario

Compare la tabla de verdad de la tarea 3 con el contenido de la tabla correspondiente
a la tarea 2. ¿Mediante qué cambio en el circuito se obtienen los mismos resultados?

Por definición la activación y el reset se realizan con el nivel alto de

señal, puesto que el biestable NAND reacciona con el flanco de subida.
Por tanto se deben conectar negadores antes de las entradas de
control.
Por definición la activación y el reset se realizan con el nivel alto de
señal, puesto que el biestable NAND reacciona con el flanco de bajada.
Por tanto se deben conectar negadores antes de las entradas de
control.
Por definición la activación y el reset se realizan con el nivel alto de
señal, puesto que el biestable NAND reacciona con el flanco de bajada.
Por tanto se deben conectar negadores en las salidas.
Esquema de conexiones
 Instrumentos virtuales
Seleccione la opción de 8 bits para los instrumentos y la representación
decimal (DEC).
Monte el biestable RS con puertas NAND de acuerdo con el esquema
de conexiones 2 y el diagrama de montaje aquí presente, utilizando el
equipo y los componentes indicados.
¿Qué afirmaciones podría formular ahora acerca de este biestable RS
NAND?
Con señales de control negadas para activación y reset, el
biestable RS montado con compuertas NAND reacciona
nuevamente durante el flanco de subida.
Con señales de control negadas para activación y reset, el
biestable RS montado con compuertas NAND reacciona
nuevamente durante el flanco de bajada.
Con señales de salida negadas para activación y reset, el
biestable RS montado con compuertas NAND reacciona
nuevamente durante el flanco de bajada.

Biestable RS controlado por pulsos de reloj

Se dice que el componente es sincrónico si solo tiene lugar un cambio en sus
salidas por la interacción de una señal de reloj. Esto implica un aumento de la
estabilidad del componente a costa de un incremento de esfuerzo en el
montaje del circuito. Un biestable síncrono reacciona ante los flancos de la
señal de reloj, por ejemplo, si aparece un flanco de bajada.
Circuito

Contenidos de aprendizaje
Una vez realizado el ejercicio, los estudiantes estarán en condiciones de:
Montar un biestable RS síncrono mediante tecnología de puertas NAND.
Elaborar la tabla de verdad de un biestable RS síncrono y representarlo de la
forma adecuada.
Describir el efecto de una orden de control en el proceso de almacenamiento
de una señal.
Trazar y analizar un cronograma.
Tarea 1
Monte el circuito de acuerdo con el esquema de conexiones 1 utilizando el
equipo y los componentes indicados.
Tarea 2
Anote en la tabla de verdad las reacciones observables en la salida tras la
aplicación de distintos niveles lógicos. Aquí se supone que Q=Q1 y Q =Q2
Tabla de verdad:
T
Paso Qtn ¬Qtn S R Qtn+1¬Qtn+1 Observaciones
(cp)
1 x x 0 0 0 Qtn "-Qtn" Retención de estado
2 x x 1 0 0 Qtn "-Qtn" Retención de estado
3 x x 0 1 0 Qtn "-Qtn" Retención de estado
4 x x 1 1 0 Qtn "-Qtn" Retención de estado
5 x x 0 0 1 Qtn "-Qtn" Retención de estado
6 x x 1 0 1 1 0 Se registra un '1'
7 1 0 0 1 1 0 1 Se borra el '1'; reset
8 0 1 1 1 1 x x Estado indeterminado
Qtn: Estado antes del cambio de la asignación de entrada.
Qtn+1: Estado tras la variación de la asignación de entrada.
Introduzca en las correspondientes líneas de la tabla de verdad, en el
contenido de las columnas, las observaciones propuestas que sirven para la
descripción de los estados de salida de los circuitos de memoria, por ejemplo:
Se registra un "1" (biestable activo).
Se borra el "1" (biestable en estado de reset).
Retención del estado (guardar).
Estado indeterminado (comportamiento irregular, asignaciones de entrada no
permitidas).
Tarea 3
Elabore una tabla de verdad simplificada para el biestable RS sincrónico a
partir de la tabla de la tarea 2.
Tabla de verdad simplificada:
R S Qn+1
0 0 Qn
0 1 1
1 0 0
1 1 1 (irregular)
tn tn+1
Antes del impulso Tras del impulso
de reloj de reloj
Símbolo gráfico:
Tarea 4
Cronograma:

¿Cuál de los tres pares de curvas de la señal en el tiempo del cronograma

corresponde al circuito del ejercicio? Antes del primer impulso de reloj
se aseguró el estado inicial Q = 0; Q = 1.

Par: Q1 Q1
Par: Q2 Q2 ¡Correcto!
Par: Q3 Q3