Respostas da lista 2

1) O processador de ciclo único estudado no primeiro estágio possuía algumas limitações. Cite, explique e
exemplifique algumas destas limitações que são resolvidas por:
a) Um processador multiciclo
R. A Limitação da complexidade das instruções, e a incapacidade de acessar tanto instruções como dados de
uma única memória.
A limitação na complexidade das instruções pode ser resolvida com a multiciclo pelo fato do mesmo
apresenta uma maior quantidade de registradores (16x16), sendo, as instruções para os registradores de recurso de
armazenamento (0 a 7), as palavras de controle para os registradores temporários (8 a 15), também será necessário
uma nova palavra de controle especifica para a fonte dos endereços do banco de registradores.
As modificações na unidade de controle também auxiliam com o acréscimo do registrador de instruções
possibilita a retenção da instrução no decorrer do processo isso claro com o aumento do PC para que o mesmo agora
com 2 bits possua a função mantar, além da função de acréscimo. Para controlar as microoperações sobre múltiplos
ciclos, um Controle Sequencial substitui o Decodificador de Instruções, além da adição de novas instruções a lógica de
controle, Parte datapath: campos DA, AA e BA substituídos por DX, AX e BX, respectivamente; Parte de
sequenciamento: IL controla o carregamento de IR, PS controla as operações do PC, NS fornece o próximo estado do
registrador de Estado de Controle (NS tem 4 bits, o comprimento do registrador de Estado de controle – 16 estados são
vistos como adequados para este projeto)
Para a memória as modificações são, um novo MUX M que controla o sinal MM que seleciona o endereço da
instrução vindo do PC ou o endereço dos dados e um caminho da saída de dados da memória para o caminho das
instruções na unidade de controle.
Para realizar uma instrução de deslocamento para direita de um bits, de uma variável de 8bits seria necessário
num PME de ciclo único vários estagio, sendo que no multiciclo esses estágios seriam reduzidos.

b) Um processador com pipeline

Um caminho com atraso pode vir a limitar a frequência de clock e taxa com que instruções são efetuadas.
A frequência máxima de execução em um processador com pepeline é maior que a do ciclo único, isso quando
o pipeline está em completa execução, devido as etapas serem realizadas cada uma em um único passo (ciclo de
clock), o que gera uma melhoria na frequência do clock de 3x mais que a do ciclo único.
Como por exemplo sete operações em nove clocks. 9 x 1ns = 9ns (com pipeline) versus 7 x 2.4 = 16.8ns (sem
pipeline) => 1.9 vezes mais rápido
 2) Considere o seguinte exemplo com o processador multiciclo estudado. Na instrução LRI, o conteúdo do
registrador SA endereça uma palavra na memória. Esta palavra, conhecida como endereçamento indireto, é usada para
endereçar a palavra na memória que é carregada em DR. Representamos simbolicamente como
R[DR]  M[M[R[SA]]].
Questão: Encontre o diagrama da máquina de estado (parcial) para implementar uma instrução, com Opcode
0010001. A instrução implementa:
R[DR]  R[SB] + M[R[SA]]
a) Desenhe o diagrama de estados e explique o significado de cada estado.
b) Qual a quantidade mínima de estados? Por quê?
c) É necessário utilizar algum registrador temporário? Por quê?

R. a)
From INF
Opcode = 0000000 R8 R[SA]

Opcode = 0010001 R9  M[R8]

Opcode = 0000000 R10 R[SB]
1
2

Opcode = 0000010 R11  R9 + R10

To INF 4 3
Opcode = 0010001 R[DR]  R11

PC  PC + 1
O estado 0 é o armazenamento da variável de A no registrador temporário 8,
O estado 1 é o conteúdo do registrador SA endereça uma palavra na memória, guardada no registrador temporário 9,
O estado 2 é o armazenamento da variável de B no registrador temporário 10,
O estado 3 é a operação de soma entre os valores guardados em 9 e 10 sendo seu resultado guardado no registrador
temporário 11,
O estado 4 é o estágio final da instrução o qual a saída vai receber o resultado do registrador 11.
R. b) A quantidade mínima de estados seria de 4 visto que segundo a imagem apresentada no início do problema
a etapa 0 pode ser desconsiderada.
R. c) Sim, são necessários os registradores temporários para armazenar os valores das variáveis recebidas tanto
como os valores das operações intermediarias que são realizadas no decorrer do problema.
3) Escreva o mapa de memória que representa o circuito abaixo. A CPU tem 16 pinos de endereço.
 4) Desenhe os diagramas de tempo de leitura e escrita de: a) uma memória RAM estática; b) uma memória RAM
dinâmica assíncrona;
R. a)

R. b)
5) 3 – Projete um sistema utilizando um processador, memórias RAM 32Kx8 e ROMs 8Kx8. O processador possui um
barramento de 20 bits de endereços, um barramento de dados de 16 bits. Os sinais de controle da CPU são ativos
baixo (NBA). Estes são RD (leitura) e WR (escrita). Este sistema tem o seguinte mapa de memória: ROM: 00000 a
0FFFF, RAM: C0000 a FFFFF, com larguras de barramento de dados de 16 bits.