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O valor varia de acordo com o número de estágios do pipeline. Um pipeline com 4 estágios é
capaz de executar até 4 instruções por ciclo de clock.
3- Quais os três tipos principais de processadores com despacho múltiplo e suas diferenças?
Processadores superescalares escalonados estaticamente: despacham várias instruções por
ciclo e executam em ordem.
Processadores superescalares escalonados dinamicamente: despacham várias instruções por
ciclo e executam fora de ordem.
Processadores VLIW (Very Long Instruction Word): despacham um número fixo de instruções
formatadas ou como uma instrução grande ou como um pacote de instrução fixo.
4 - Disserte sobre as desvantagens das arquiteturas VLIW que fizeram com que ela não fosse a
arquitetura largamente adotada nos processadores de despacho múltiplo.
VLIW pode ocasionar aumento do tamanho do código por desdobramento de loops ou
desperdício de bits quando houver unidades funcionais não utilizadas em determinadas
instruções. Em alguns casos, pode acarretar bloqueio para garantir o sincronismo: na ocorrência
de um stall em qualquer pipeline o processador inteiro para até a resolução. Outro problema é a
incompatibilidade de código binário através das diferentes unidades funcionais e suas latências.
6- Disserte sobre as soluções adotadas explorando a técnica EPIC para solucionar muitos dos
problemas encontrados nos projetos VLIW originais.
EPIC (Explicity Parallel Instruction Computer) inclui extensões para uma especulação de
software mais agressiva e métodos para contornar a limitação da dependência do hardware
enquanto preserva a compatibilidade binária.
10- Processadores com taxas de clock mais rápidas sempre serão mais rápidos?
Nem sempre. O desempenho é determinado pelo produto da CPI e a frequência de clock, logo
um processador com alta taxa de clock mas CPI baixo pode ser mais lento.