ESCUELA SUPERIOR POLITÉCNICA DE CHIMBORAZO 2014

ESTUDIO COMPARATIVOS DE LENGUAJES HDL ENTRE

VERILOG VS VHDL CON FPGA

Aldo Alejandro Aparicio O.

socio-aldio@hotmail.com
Neisser Fernando Ponluisa M.
poncho_ferney@hotmail.com

Escuela de Ingeniería en Electrónica Control y Redes Industriales

Facultad de Informática y Electrónica

varios parámetros de comparación en la sintaxis de

Abstrac: The study of art in hardware description programación, ayudando a definir cuál de los lenguajes
languages such as VHDL and Verilog, are languages ESPOCH VHDL o Verilog es el más fácil de aprender en el diseño
that allow us to design our own digital circuits, with digital. Para ellos hemos realizado varios tipos de
programming in both languages our aim will be to find programación, desde diseños digitales básicos a diseños
the easiest language for designing learning digital, digitales complejos con el fin de entender el grado de
making a table comparing each of the languages by the dificultad de cada uno, realizando cada uno de los
programming syntax parameters resulted giving us diseños comprobados mediante simulación en software y
easier language learning Verilog for the hardware en hardware en la tarjeta FPGA de Xilinx Spartan 3e.
level simulation will use the Xilinx FPGA card brand. Específicamente, analizamos la programación en cada
lenguaje para encontrar una solución de cuál de los
Resumen: El estudio del arte en los lenguajes de HDLs es el óptimo en el diseño digital, con el fin de
descripción de hardware como: VHDL y Verilog, son promover a la enseñanza del lenguaje. Desarrollaremos
lenguajes que nos permiten diseñar nuestros propios una tabla de comparación de los lenguajes y de ello
circuitos digitales, con la programaciones en los dos sacaremos una conclusión final de que lenguaje es el
lenguajes nuestra finalidad será de encontrar el mejor.
lenguaje más fácil aprendizaje para el diseño digital,
realizando un cuadro comparativo de cada uno de los 2. MARCO REFERENCIAL
lenguajes mediante los parámetros de sintaxis de
programación dándonos como resultado el lenguaje de 2.1. HDL
mayor facilidad de aprendizaje a Verilog, para la Es una herramienta de diseño digital que nos permite
simulación a nivel de hardware usaremos la tarjeta describir las interconexiones, características,
FPGA de marca Xilinx. comportamientos, usos y las estructuras de los circuitos
de diseño digital, usando un esquema de sintaxis o
PALABRAS CLAVE: HDL, VHDL, Verilog, FPGA. codificación de programación.
En los HDLs se pueden describir el diseño de sintaxis
para las operaciones de diseño digital con diferentes
niveles de abstracción, esto depende del diseñador del
1. INTRODUCCION sistema con su capacidad de programación entres estos
niveles de abstracción se enumeran a continuación:
Los lenguajes de descripción hardware se ha  Nivel de conmutadores (Transistores y Cables).
incrementado en el último año con muchas mejoras en  Nivel de Compuertas (Compuertas lógicas, flip-
cada lenguaje, también lo ha hecho la complejidad de flop) es una descripción textual esquemática.
determinar qué idioma es mejor para el diseño digital.
 Nivel de flujo de datos (Flujos de datos entre
Muchas diseñadores aún no saben que HDL elegir entre
VHDL y Verilog. registros).
Cada uno de los lenguajes tiene sus propias  Nivel algorítmico (programación de alto nivel
características, en esta investigación se tomara en cuenta tales como comandos, lazos y otros).
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2.1.1 TIPOS DE HDL
a) BAJO: Palasm, Cupl, Abel.
b) MEDIO: AHDL
c) ALTO: VDHL y Verilog.
2.2. VHDL (Very High Speed Integrated Circuits)
Es un conjunto de recursos que permite describir el
modelado de circuito digitales con estructuras
jerárquicas, desde puertas lógicas hasta algoritmos de
programación de diseño digital avanzado.
VHDL es un lenguaje derivado del lenguaje de
programación Ada y Pascal, es un lenguaje más
detallado que Verilog. Además es de fuerte tipificación
requiere codificación adicional para convertir
explícitamente un tipo de datos a otro. El creador de
VHDL se enfatizó en la semántica que eran indiscutibles
y de diseño que eran fáciles de transportar de una
herramienta a otra, sin diferenciar mayúsculas de las
minúsculas para VHDL todas las letras son iguales.
Varias normas relacionadas se han desarrollado para
aumentar la utilidad del lenguaje. Cualquier diseño
VHDL hoy depende de al menos la norma IEEE 1164
(tipo std_logic), y muchos de ellos también dependen de
paquetes numéricos y matemáticos estándar.
2.2.1. ELEMENTOS BÁSICOS VDHL
Entre los elementos básicos del lenguaje VHDL está
compuesto por varias entradas, salidas y la relación que
existe entre ellas. En el aspecto exterior, de cuantos
puertos de entrada y salida tenemos, es lo que nos
referimos con el nombre entity, la descripción de
comportamiento del diseño digital es architecture y esta
está asociada a una entity. Los paquetes que vamos a
usar deben ser declarados al igual que el tipo de
operadores, para estas declaraciones tenemos las library.
En la siguiente imagen II.1. vamos a indicar como debe
ir estructurada los elementos para la codificación, en
VHDL.
FIGURA II.1: Estructura del código VHDL
Elaborado por: Los autores
2014
2.2.1.1. Declaración Library
Las bibliotecas son los recursos o paquetes que disponen
en la descripción de sintaxis de programación para
realizar el diseño digital. En la librería de VHDL existen
mínimos tres paquetes de librerías diferentes que se
utilizan en el diseño:
 ieee.std_logic_1164 (Esta librería define la
extensión de los operadores logicos).
 standard (Esta librería está incluida lo que no es
necesario llamarla).
 work (Esta librería es donde se almacenan datos
en ejecución y al ser utilizada de esta manera no
es necesaria llamarla).
2.2.1.1. Declaración Entity
Es la abstracción de un circuito de diseño digital desde
una compuerta hasta un sistema complejo digital. La
entidad únicamente describe la forma externa del
circuito definiendo las entradas y las salidas del diseño.
Posee toda la información necesaria para conectar varios
circuitos. Como se muestra en el siguiente ejemplo:
entity nombre is
port ( port_name : signal_mode signal_tipe;
port_name: signal_mode signal_tipe;
…);
endnombre;
Una entidad puede tiene puertos:
 Entrada on (solo se puede leer y no se puede
modificar su valor).
 Salida out (Solo se puede escribir y nunca
tomar decisiones).
 Entrada-salida inout o buffer (Si es
estrictamente necesario escribir sobre un
puerto a la vez que se tiene que tener en cuenta
su valor).
2.2.1.3 Declaracion Architecture
Una arquitectura describe el funcionamiento de la
entidad a la que hace referencia, es decir, dentro de
architecture tendremos que describir el funcionamiento
de la entidad a la que está asociada utilizando las
sentencias y expresiones propias de VHDL, con la
finalidad de escribir el código de programación del
diseño digital.
 Define internamente el circuito.
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 Señales internas, funciones,
procedimientos, constantes …
 La descripción de la arquitectura puede
ser estructural o por comportamiento.
architecture arch_name of entity_name is
-- declaraciones de la arquitectura:
-- tipos
-- señales
-- componentes
begin
-- código de descripción
-- instrucciones concurrentes
-- ecuaciones booleanes
-- componentes
process (lista de sensibilidad)
begin
-- código de descripción
end process;
end arch_name;
El código VHDL propiamente dicho se escribe dentro de
architecture. Cada architecture va asociada a una entity.
Antes de begin se definenen las variables o señales
internas que vas a necesitar para describir el
comportamiento de nuestro diseño digital que vamos a
programar, definimos los tipos de señales particulares
que utilizaremos y los componentes, otros circuitos ya
definidos y compilados de los cuales conocemos su
interfaz en VHDL (su entity).
Desde begin hasta end escribiremos todas las sentencias
propias de VHDL, pero no todas pueden utilizarse en
cualquier parte del código. Así pues aquellas sentencias
de VHDL que tengan definido un valor para cualquier
valor de la entrada (y que nosotros denominamos
sentencias concurrentes) podrán ir en cualquier parte del
código pero fuera de la estructura process. (5)
2.3. VERILOG
Es un DHL utilizado para diseñar sistemas de diseño
digital, verilog soporta el diseño, prueba e
implementación de circuitos analógicos, digitales a
diferentes niveles de complejidad. Posee una sintaxis
similar a la del lenguaje de programación C, la mayoría
de palabras reservadas de control como while, if entre
otras son similares, posee ya predefinidos los tipos de
datos en representación a nivel de bit, lo que permite ser
compatibles al mezclar libremente los tipos de datos.
Verilog es uno de los HDL más usados que permite
descripciones abstractas y representaciones en bajo
2014
nivel es decir puede describir circuitos de sistemas
digitales en base a compuertas, e incluso en base a
transistores. Verilog permite la descripción estructural
del diseño en base a componentes básicas, y
descripciones más abstractas que se enfocan en la
conducta del sistema. La conducta puede describirse
mediante expresiones lógicas y también empleando
procedimientos. Un diseño basado en descripciones
funcionales o de comportamiento puede resultar lento y
de gran tamaño. Las descripciones en niveles
estructurales permiten un ahorro en los circuitos lógicos
para maximizar la velocidad, minimizar el tamaño y más
bajo costo.
La semántica de simulación en Verilog son más
ambiguos que en VHDL. Esta ambigüedad da a los
diseñadores mayor flexibilidad en la aplicación de las
optimizaciones.
2.3.1. ELEMENTOS BÁSICOS DE VERILOG
Las letras en negrita indican palabras reservadas de
Verilog. El símbolo <> indica parámetros opcionales.
a) Declaración de módulo: Indica el inicio de la
definición de módulos, es estrictamente necesaria.
Sintaxis:
module nombre_de_módulo <(lista_de_puertos)>;
b) Declaración de puerto: Indica la direccion, ancho
y nombre del puerto.
Sintaxis:
in/out/inout <[MSB:LSB]> nombre_de_puerto;
c) Declaración de registros y cables: Indica el ancho
y nombre del registro o cable.
Sintáxis:
reg/wire<[MSB:LSB]>nombre_de_registro/nombre
_de_cable;
d) Instancias de componentes: Instancia de
subbloque o compuerta. El nombre de la instancia
debe ser único.
Sintaxis:
subbloque/nombre_módulo/compuerta
nombre_instancia(lista de puertos conectividad)
e) Assign: Asignación de valores a una conexión
(wire).
Sintaxis:
assign nombre_de_conexion =
<#delay>nombre_del_registro/nombre_de conexión;
f) Cuerpo del módulo: Es el corazón del código
HDL, contiene la descripción comportamental o
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estructural de toda la lógica combinacional y
secuencial. Incluye las declaraciones always e
initial, expresiones lógicas y aritméticas, los
comandos case y muchos otros.
g) Declaración de fin de módulo: Indica el fin de la
definición de un módulo. Esta es estrictamente
necesaria.
Sintaxis:
endmodule.
2.3.2. ESTRUCTURA DE DECLARACION DEL
MODULO
En Verilog un sistema digital es la interconexión de un
conjunto de módulos. La estructura general de estos
módulos es la siguiente:
module <nombre> (<señales>);
<declaración de señales>
<funcionalidad del módulo>
endmodule
Los argumentos del módulo pueden ser de tres tipos,
estos argumentos comunicarán el interior o
funcionalidad del módulo con otros elementos del propio
diseño.
 Input: Entradas del módulo, cuyo tipo son wire.
 Output: Salidas del módulo. Dependiendo del
tipo de asignación que las genere serán wire si
proceden de una asignación continua y reg si
proceden de una asignación procedural.
 Inout: Son a la vez entradas y salidas.
 Únicamente, son de tipo wire.
2.4 FPGA
(FIEL PROGRAMMABLE GATE ARRAY)
Las FPGAs fueron inventadas en el año 1984 por Ross
Freeman y Bernard Vonderschmitt, co-fundadores de
Xilinx.
Este tipo de tarjetas son un conjunto de arreglos
matriciales de bloques lógicos programables en un
espacio físico, se usa para implementar circuitos de
diseño digital, en esta investigación se ha usado con el
fin de simular a nivel de hardware cada una de las
programaciones tanto en VHDL o Verilog.
Es un dispositivo semiconductor que contiene bloques
de lógica cuya interconexión y funcionalidad se puede
programar. La lógica programable puede reproducir
desde funciones tan sencillas como las llevadas a cabo
por una puerta lógica o sistemas complejos.
En la actualidad hay muchas empresas dedicadas a
producirlas entre estas están Xilinx, Altera, Lattice
2014
Semiconductor, Actel, Quicklogic, Atmel, Achronix,
Mathstar.
2.4.1. ESTRUTURA INTERNA DE LA FPGA
El proceso de diseño de un circuito digital utilizando una
matriz lógica programable puede descomponerse en dos
etapas básicas:
 Dividir el circuito en bloques básico,
asignándolos a los bloques configurables del
dispositivo.
 Conectar los bloques de la lógica mediante los
conmutadores necesarios.
FIGURA II.2: ARQUITECTURA INTERNA DE LA FPGA (XILINX)
AUTOR: FPGA: NOCIONES BASICAS DE IMPLEMENTACIÓN –
M. L. LÓPEZ VALLEJO Y J. L. AYALA RODRIO
Para ello el fabricante proporciona las herramientas de
diseño adecuadas.
Los elementos básicos constituyen de una FPGA como
las de Xilinx se pueden ver en la Figura III.10 y son las
siguientes:
1. Bloques Lógicos: La estructura y contenido se
denomina arquitectura. Hay muchos tipos de
arquitecturas, que varian principalmente en
complejidad (desde una simple puerta hasta
módulos más complejos o estructuras tipo PLD).
Suelen incluir biestables para facilitar la
implementación de circuitos secuenciales. Otros
módulos de importancia son los bloques de
entrada/salida.
2. Recursos de interconexión: Cuya estructura y
contenido se denomina arquitectura de rutado.
3. Memoria RAM, que se carga durante el RESET
para configurar bloques y conectarlos.
Por supuesto, no todas las FPGA son iguales.
Dependiendo del fabricante nos podemos encontrar con
diferentes soluciones. Las FPGAs que existen en la
actualidad en el mercado se pueden clasificar como
pertenecientes a cuatro grandes familias, dependiendo de
la estructura que adoptan los bloques lógicos que tengan
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definidos. Las cuatro estructuras se pueden ver en la Tabla 3.1. Programación del ejercicio
Figura III.11, sin que aparezcan en la misma los bloques
de entrada/salida. VHDL VERILOG
1. Matriz simétrica, como son las de XILINX library IEEE; module inicio2 (input
2. Basada en canales, ACTEL use a,b,c, output M,L);
IEEE.STD_LOGIC_1164.ALL; assign M= (a | b)
3. Mar de puertas, ORCA
entity inicio2 is &(~c);
4. PLD jerárquica, ALTERA o CPLDs de Port ( a,b,c: in STD_LOGIC; assign L=c;
XILINX. M,L : out STD_LOGIC); endmodule
En concreto, para explicar el funcionamiento y la end inicio2;
estructura básica de este dispositivo programables sólo architecture Behavioral of
se considerarán las distintas familias de XILINX. inicio2 is
begin
M<= ((a or b)and(not c)) ;
L<= c ;
end Behavioral;

3.2. Se desea diseñar un sumador completo con

multiplexores de 2x1 y el menor número de compuertas.

Tabla 3.2. Programación de un Demultiplexor

VHDL VERILOG

library IEEE; module

use Sucmux(a,b,c,r,s,c0);
IEEE.STD_LOGIC_1164.ALL; input [1:0] r ;
entity inicio2 is input a,b,c;
Port ( C,O: in STD_LOGIC; output s,c0;
SELEC: IN reg s,c0;
FIGURA III.3: ARQUITECTURA INTERNA DE LOS TIPOS DE FPGA STD_LOGIC_VECTOR(1 always@(r or a or b or
AUTOR: FPGA: NOCIONES BASICAS DE IMPLEMENTACIÓN – M. L. DOWNTO 0); c)
LÓPEZ VALLEJO Y J. L. AYALA RODRIO R,CA: out case (r)
Este tipo de tarjetas FPGA está siendo muy utilizados en STD_LOGIC); 2'b00: begin
varios campos de la ingeniería como en: Alarmas, Arcos end inicio2; s= c; c0=0;
architecture Behavioral of inicio2 end
de seguridad de bancos, Climatización de autobuses,
is 2'b01: begin
Comunicaciones por fibra óptica, Conducción begin s=~c; c0=c;
Automática de Trenes, Control industrial, Control de proceso:process (C,O,SELEC) end
instalaciones eléctricas, Electrónica de potencia, BEGIN 2'b10: begin
Electrónica espacial, Electrónica submarina, Electrónica IF O= '1' THEN s=~c; c0=c;
aplicada a hoteles, Enclavadores Eléctricos, Ensayo de if selec ="00" then end
materiales, Equipos de medicina y radiología, etc. R<=C; 2'b11: begin
CA<='0'; s=c; c0=1;
3. EJEMPLOS DE PROGRAMACIÓN VHDL Y elsif selec ="01" then end
VERILOG
R<=NOT C; endcase;
CA<=C; endmodule
Se realizaran ejemplos en VHDL y Verilog para conocer elsif selec ="10" then
su sintaxis y así luego poder determinar cuál de los R<=NOT C;
lenguajes es el más fácil aprendizaje, dichos ejemplos se CA<=C;
muestran en las siguientes tablas: else
R<=C;
3.1. Programar la siguiente operación de compuertas lógicas CA<='1';
en VHDL y Verilog. end if;
M= (a+b) c END IF;
L= c end process proceso;
end Behavioral;
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3.3. Diseñe un contador binario de tres bits de números Se necesita más líneas Se necesita menos
impares, use para el efecto cualquier tipo de flip – flop. de código para la líneas de códigos para
resolución del diseño la resolución del
CODIGO digital a resolver. mismo diseño digital
Tabla 3.3. Programación del Ejercicio
Estudiando su debido a que el
estructura, lenguaje es más
VHDL VERILOG comportamiento y abstracto.
dividiéndolos en Es de fácil
LIBRARY IEEE; module pequeños procesos se aprendizaje debido a
USE IEEE.STD_LOGIC_1164.ALL; conta3bits( input obtendrá la resolución que es una derivación
de este diseño de del lenguaje C.
ENTITY FFIMPAR IS a,b,c,clk,reset, manera fácil y rápida. Ya que vienen
PORT(CLK,A,B,C : IN STD_LOGIC; output reg Está basado en incluido dentro de la
RESET: IN STD_LOGIC; da,db,dc); derivaciones de los misma arquitectura en
DA,DB,DC: OUT STD_LOGIC); always @ lenguajes ADA y este caso llamado
END FFIMPAR; (posedge clk or Pascal. ‘module (modulo)’ en
ARCHITECTURE BEHAVIORAL posedge reset) Es necesita declarar la donde se realiza el
OF FFIMPAR IS if (reset) begin entidad y la desarrollo del diseño.
BEGIN da<= a^b; arquitectura del Presenta dos formas
PROCESS (CLK) db<= ~b; diseño digital a de asignar valores.
desarrollar de manera. Posee 2 formas de
BEGIN dc<= 1; Presenta una sola generar eventos o
IF (CLK'EVENT AND CLK='1') end forma de asignar pulsos de reloj a
THEN else begin valores. travez de la palabra
IF RESET='1' THEN da<= a; Posee una forma de reservada del
DA<=(A AND (NOT B)) OR ((NOT db<= b; generar eventos o programa “Posedge y
A) AND B); dc<= c; pulsos de reloj a Negedge”
DB<=(NOT B); end través de la palabra Se pueden declarar
DC<='1'; endmodule reservada del módulos y
programa “Event”. submodulos.
ELSE
Se pueden declarar
DA<=A;
procesos y funciones.
DB<=B; Se puede observar el Se puede observar el
DC<=C; comportamiento del comportamiento del
END IF; SIMULACIÓN diseño en distintos diseño en distintos
END IF; instantes de tiempo. instantes de tiempo.
END PROCESS; Fácil de manipular los Fácil de manipular
END BEHAVIORAL; datos de entrada y los datos de entrada y
salida del diseño. salida del diseño.
Se utilizó el mismo Se utilizó el mismo
4. RESULTADOS sistema CAD para la sistema CAD para la
4.1. VHDL vs VERILOG simulación en ambos simulación en ambos
lenguajes. lenguajes.
En esta parte de la investigación presentamos la tabla
TIEMPO DE Debido a que lleva Debido a que lleva
entre los dos lenguajes. SIMULACIÓN más código para la menos código para la
Tabla 3.3. VHDL vs Verilog solución de un diseño solución de un mismo
PARAMETRO VHDL VERILOG digital así mismo su diseño digital así
LIBRERÍAS Se necesita declararlas No necesitan tiempo de simulación mismo su tiempo de
de manera obligatoria declararse que ya se va a aumentar pero en simulación va a
para que pueda ser ejecutan pequeños ms. disminuir pero en
ejecutada las líneas de automáticamente sin pequeños ms.
código. necesidad de
declararse.
SOFTWARE Se utilizó el mismo software ISE Design suite 4.2. Resultado
14.7 para la programación y para la simulación Después de analizar parámetros de sintaxis cada de
se usa una herramienta llamada isim que está
incluida en el software.
lenguaje como: Líneas de codificación, simulación,
Fácil instalación, manipulación y aprendizaje. librerías, tipos de datos, tipados, sensibilidad,
HARDWARE Entrenador de Xilinx FPGAs Spartan 3E Starter preferencia, concluidos este cuadro estadístico:
Board compatible con ambos lenguajes.
Fácil de utilizar en ambos lenguajes.
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CUADRO DE RESUMEN DE LOS AUTORES
100 5. CONCLUCIONES
80  El Estudio comparativo de los lenguajes de
descripción de hardware, nos permitió conocer
60
que hay muchas nuevas tecnologías que en
40 varios países están en pleno auge en el diseño
VHDL
20 digital, en nuestra investigación analizamos el
0 VERILOG uso de las tarjetas FPGA y su programación para
Líneas de…

Librerias

Referencia
Simulación

Tipado
Tipo Datos

Sensibilidad
configurarlas son los lenguajes VHDL y
Verilog.
 Esta nueva tecnología se está usando en muchas
aplicaciones en donde se necesita que trabajen a
una mejor velocidad como por ejemplo: en
aeronáutica, biomédica, sistemas de control,
FIGURA V.10: Cuadro Estadístico VHDL vs VERILOG
Autor: Los Autores
etc...
 Con esta investigación y las prácticas de
programación de los lenguajes VHDL y Verilog
permitieron tener un mejor conocimiento en
Media Aritmética
diseño digital con la ayuda de la tarjeta FPGA.
̅ ∑  Las prácticas permitirán tener conocimientos
básicos de esta nueva tecnología de las tarjetas
FPGA, desarrollando sus propios diseños
̅ digitales que les ayudara para aplicar en el
 VHDL ámbito profesional y así generar nuevas
aptitudes en la tendencia tecnológica que apunta
̅ en esos rumbos.
̅  Mediante los fundamentos teóricos de
 VERILOG programación en VHDL y Verilog se pudo
elegir cuál de los dos lenguajes es más fácil de
programar y cual tiene menor código de
̅ programación, como resultado a la investigación
̅ es Verilog que su base de programación es C,
que permiten entender de una mejor manera el
CUADRO DE RESUMEN DE LA MEDIA diseño digital debido a que todo ingeniero
ARITMÉTICA DE LOS AUTORES. electrónico conoce programación en C.

6. RECOMENDACIONES
60  Las tarjetas de FPGA es una nueva tecnología
que debe ser explotada en varios campos
40 VHDL aplicativos de la Ingeniería Electrónica y todo
Ingeniero Electrónico debe estar involucrado en
VERILOG
20 los nuevos avances tecnológicos que se están
dando en el mundo, con el fin de mejorar en el
0 ámbito profesional de las nuevas tecnologías.
AUTORES  Se debe incluir la asignatura de sistemas
digitales avanzado, como materia propia de la
malla de estudio, bebido que todo ingeniero
FIGURA V.11: Cuadro Estadístico VHDL vs VERILOG Electrónico debe conocer por lo menos un
lenguaje de descripción de hardware con la
Autor: Los Autores
finalidad de encaminarse a los nuevos avances
tecnológicos en el uso de las tarjetas FPGA.
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 Se debe tener conocimientos básicos, de http://es.wikibooks.org/wiki/Programaci%C3%
programación en C y sistemas digitales, B3n_en_Verilog/M%C3%B3dulos.
recomendándoles que empiecen programado en
Verilog. 9. AUTORES

7. BIBLIOGRAFÍA Aldo Alejandro Aparicio

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Fundamentos de lógica digital con diseño (socio-aldio@hotmail.com).
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en la ciudad de Esmeraldas.
programacion en VHDL. Madrid, España : s.n. Egresado de la Escuela de
P8, P9, P10. Ingeniería Electrónica en
3. Lozano, Pelegrín Camacho. VHDL orientado a Control y Redes Industriales,
sintesis en FPGAs. Malaga : Departamento de sus estudios primarios los realizó en la Escuela
Tecnologiá Electrónica, 2012. P17 - P31. Fiscal Mixta “Patria Gonzales de Márquez”, la
4. L´O, M. López Vallejo; J. L. Ayala Rodrigo. secundaria en el Colegio Técnico Fiscomisional
FPGA: Nociones básicas e Implementación. “Monserñor Ángel Barbisotti” Bachiller Tecnico
Madrid - españa : Departamento de Ingeniería Industrial en Electricidad.
Electrónica, 2004. P4 - P6.
5. Cristian Sisterna, MSc. FPGAs. Mexico : s.n.
P7 - P11; 35-37. Neisser Fernando Ponluisa
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Estado del Arte de la Tecnología FPGA. Unión (poncho_ferney@hotmail.com).
Europea : s.n., 2005.
Nace el 29 de octubre de 1988
en la ciudad de Santo Domingo
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http://dspace.ups.edu.ec/bitstream/123456789/40 Control y Redes Industriales, sus estudios primarios
/7/Capitulo1.pdf. los realizó en la Escuela Fiscal Mixta “Dr. Alfredo
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http://oretano.iele- Bachiller en Físico Matemático.
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http://www.blogger.com/profile/0980821863917
461511 Mis Blogs. [En línea] 06 de 12 de 2007.
[Citado el: 20 de 12 de 2013.] http://reinaldo-
…………….……. …………………..
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Verilog- Elementos básicos del lenguaje. [En ……………….…. …….…………….
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2013.]