Logique Séquentielle

Plan du cours
• Introduction : création de circuits
• 1. Codage de l’Information
• 2. Algèbre de Boole
• 3. Aspects technologiques des circuits
• 4. Les Circuits combinatoires :
– Transcodeurs , Aiguilleurs, Comparateurs
– Opérateurs arithmétiques
• 5. La Logique séquentielle
– Circuits de base : les bascules RS, JK, D
– Registres, registres à décalage, Compteurs
• 6. Les Circuits programmables

L1 MIPCSPI / EC163 / 2017-2018 1

 Logique Séquentielle
1. Définitions
• Contrairement à la logique combinatoire, le résultat à l’état futur (EF) ne
dépend pas seulement des entrées mais également de l’état de la sortie à l’état
présent (EP)
• On note Etat Présent = EP ou Qn, Qt ou Q
Etat Futur = EF ou Qn+1, Qt+1 ou Q+
Système logique
• On a une équation d’état EF = f(EP,E) E Logique S
et une équation de sortie S= g(EP,E) combinatoire
EP EF
f et g sont 2 fonctions logiques combinatoires mémoires

• On distinguera les circuits séquentiels asynchrones ( la sortie peut changer à

tout moment) des circuits séquentiels synchrones ( la sortie ne peut changer
que lors de la validation d’une horloge et non à tout moment)
=> On cherche donc à concevoir un circuit permettant de mémoriser une
information binaire
L1 MIPCSPI / EC163 / 2017-2018 2
 Logique Séquentielle
a b
2. la bascule RS 0 0 1
• Soit le schéma suivant auquel on applique le chronogramme suivant: 0 1 0
1 0 0
R 0 1 0 01100 Q
≥1
S
t
1 1 0
R
t
1 0 0 1 1 Q’
S 0 1 0 ≥1 phases 1 2 3 4 5

Q
t

Phase S R Q Observations Conclusion

1 0 0 0 État initial stable : Q = 0 , Q’=1 Q’=Q

2 1 0 1 S→1 =>Q’→0 et Q→1 , états stables Mise à 1 de Q, Q’=Q
3 0 0 1 S→0 =>Pas de changement Q’=0 et Q=1 Mémorisation, Q’=Q
4 0 1 0 R→1 => Q→0 et Q’→1 , états stables Mise à 0 de Q, Q’=Q
5 0 0 0 R→0 =>Pas de changement Q’=0 et Q=1 Mémorisation, Q’=Q

L1 MIPCSPI / EC163 / 2017-2018 3

 Logique Séquentielle
a b
2. la bascule RS (suite) 0 0 1
• Même chose avec le chronogramme légèrement modifié: 0 1 0
1 0 0
R 0 1 1 01100 Q
≥1
S
t
1 1 0
R
t
1 0 0 1 0 Q’
S 0 1 01 ≥1 phases 1 2 3 4 5 6

Q
t

Phase S R Q Observations Conclusion

1 0 0 0 État initial stable : Q = 0 , Q’=1 Q’=Q

2 1 0 1 S→1 =>Q’→0 et Q→1 , états stables Mise à 1 de Q, Q’=Q
3 0 0 1 S→0 =>Pas de changement Q’=0 et Q=1 Mémorisation, Q’=Q
4 0 1 0 R→1 => Q→0 et Q’→1 , états stables Mise à 0 de Q, Q’=Q
5 1 1 0 S→1 =>Q’→0 et Q→0 , états stables Interdit, Q’≠Q
6 0 0 Dépend de la rapidité des portes : Aléa
L1 MIPCSPI / EC163 / 2017-2018 4
 Logique Séquentielle
2. la bascule RS
• Table de vérité réduite R Q R Q
S = Set : mise à 1
R = Reset : mise à 0 S Q S
R S Qn+1
Q et Q complémentaires
0 0 Qn
Représentation avec des portes NOR
0 1 1 ou portes NAND
R ≥1 Q (état interdit différent: Q et Q à 1)
1 0 0
1 1 Interdit
S & Q
≥1 Q
Equations : S
Qn+1 = R.(S+Qn) (sans l’état interdit ) & Q
R
ou Qn+1 = R.Qn + S (avec l’état interdit)
RS
Bascule RS : seule bascule asynchrone Qn+1 00 01 11 10
0 0 1 X 0
L1 MIPCSPI / EC163 / 2017-2018
Qn 5
1 1 1 X 0
 Logique Séquentielle
3. la bascule RST
• Bascule RS synchronisée
– conditions R et S ne sont prises en compte que sur le front d’un signal horloge T
– T = 0 mémorisation (R et S inactives)
– T = 1 entrées R et S actives R Q
T
Q
S
Même table de vérité
Réalisation
R S Qn+1
S &
0 0 Qn & Q
0 1 1
T
1 0 0
& Q
1 1 Interdit &
R

L1 MIPCSPI / EC163 / 2017-2018 6

 Logique Séquentielle
4. la bascule JK synchrone
• JK lève l’ambiguïté de l’état interdit Réalisation
– Quand J = K = 1, la sortie bascule
– J = Jump ( mise à 1)
J & &
– K = Kill ( mise à 0) Q
Table de vérité CK

KJ & Q
K J Qn+1 K &
Qn+1 00 01 11 10
0 0 Qn
Qn 0 0 1 1 0
0 1 1 1 1 1 0 0 JK sur front montant JK sur front descendant
1 0 0 J Q J Q
1 1 T T
Q Q
K K

Equation : Qn+1 = J . Qn + K . Qn

L1 MIPCSPI / EC163 / 2017-2018 7
 Logique Séquentielle
5. la bascule D (bistable ou flip-flop)
• Bascule à une seule entrée D ( Donnée) avec signal d’horloge CK
– Bascule RST avec R = S
Réalisation
Table de vérité
D R Q Q
D Qn+1 CK
Q
1 S
0 0
1 1

Equation : Qn+1 = D ( sur front montant de CK)

PR
En général il y a 2 entrées supplémentaires pour initialiser Q D Q
PR = Preset ( mise à 1) et R = Reset ( mise à 0) ou Cl = Clear H
Ces 2 entrées sont asynchrones R

L1 MIPCSPI / EC163 / 2017-2018 8

 Logique Séquentielle
6. Aspects Temporels
• D est recopiée sur Q et Q après un temps de propagation tPLH ou tPHL au
front actif (ici front montant) de l'horloge H.
• La donnée doit être présente sur D un temps tSU (setup time) avant le
front actif et être maintenue un temps tH (hold time) après ce front.
• L’impulsion active de l’horloge (ici positive) doit avoir une durée
minimale tW (width time) pour être prise en compte par la bascule
tSU tH
• Les signaux PR et R sont
asynchrones et pris en D
compte immédiatement
H tW
(au temps de propagation
près). Ils sont actifs sur Q
niveau
tPLH tPHL

L1 MIPCSPI / EC163 / 2017-2018 9

 Logique Séquentielle
Exercice
• Bascule RS asynchrone R Q

S Q
S

R
Set Mem Set Mem Set Set

Q Reset Mem Reset Reset Reset

Table de vérité R S Qn+1

0 0 Qn
0 1 1
1 0 0
1 1 Interdit

L1 MIPCSPI / EC163 / 2017-2018 10

 Logique Séquentielle
Exercice
JK sur front montant
• Bascule JK synchrone sur front montant J Q
T
H Q
K

K
Set Basc Set

Q Reset Mem Qn Mem Qn Reset Basc Reset

Table de vérité K J Qn+1

0 0 Qn
0 1 1
1 0 0
1 1 Qn

L1 MIPCSPI / EC163 / 2017-2018 11

 Logique Séquentielle
Exercice
• Bascule D synchrone sur front montant D Q

H H

Table de vérité D Qn+1

0 0
1 1

L1 MIPCSPI / EC163 / 2017-2018 12

 Logique Séquentielle
Exercice
PR
• Bascule D synchrone sur front montant, initialisable D Q

H H
R
D

PR

Table de vérité D Qn+1

0 0
1 1
L1 MIPCSPI / EC163 / 2017-2018 13
 Logique Séquentielle
Exercice
• 2 Bascules D synchrone sur front montant en cascade

Q0 Q1
D Q D Q

H Attention : ne
pas oublier le
D temps de
propagation
dans la
Q0 bascule!

Q1

L1 MIPCSPI / EC163 / 2017-2018 14

 Logique Séquentielle
6. Aspects Temporels
• Calcul de la fréquence maximale d’une bascule
PR
Soit le montage « toggle » suivant : la sortie D Q
Q change à chaque front montant d’horloge
H
R
H

D= Analyse détaillée:

Q >tH >tH
D= >tSU >tSU t

Il faut: tH < min(tPHL, tPLH). tCK

H
tSU < tH - max(tPHL, tPLH).
Q t
fmax < 1/(tSU+max(tPHL,tPLH))
tPHL tPLH
L1 MIPCSPI / EC163 / 2017-2018 15