Escuela Politécnica nacional

Facultad de Ingeniería Eléctrica y Electrónica

Laboratorio de Sistemas Digitales
http://detri.epn.edu.ec
Quito, Ecuador

LABORATORIO DE SISTEMAS DIGITALES

PRÁCTICA No. 8

Fecha: 02/01/2018-05/01/2018

Tema: FLIP-FLOPS (Multivibradores biestables) VHDL

1. Objetivos:

Familiarizar al estudiante con la utilización y funcionamiento de circuitos de dispositivos

del tipo de arreglos lógicos programables que realizan operaciones aritméticas binarias y
funciones lógicas.

2. Preparatorio

I. Realizar contadores de tipo Ripple-Clock ascendente que se presenta en la

siguiente tabla, armarlos en los simuladores Proteus y Logisim además crear el
código en VHDL y la simulación en gtkwave (utilizar solo flip-flops J-K).

Día Módulo
Lunes 18
Martes 12
Miércoles 14
Jueves 13
Viernes 16

II. Realizar contadores de tipo Ripple-Clock descendente que se presenta en la

siguiente tabla, armarlos en los simuladores Proteus y Logisim además crear el
código en VHDL y la simulación en gtkwave (utilizar solo flip-flops J-K).

Día Módulo
Lunes 17
Martes 11
Miércoles 13
Jueves 12
Viernes 15

III. Realizar el código en VHDL como las pruebas en gtkwave de las siguientes
compuertas lógicas 7490, 7492 y 7496.

IV. Elaborar código en VHDL que permita implementar un flip-flop tipo D y T.

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V. Realizar el código VHDL (con base de flip-flops J-K) necesario para implementar un
contador ascendente del módulo indicado en la siguiente tabla.

Día Módulo
Lunes 492
Martes 419
Miércoles 451
Jueves 427
Viernes 512

VI. Realizar el código VHDL (con base de flip-flops J-K) necesario para implementar un
contador descendente del módulo indicado en la siguiente tabla.

Día Módulo
Lunes 597
Martes 563
Miércoles 573
Jueves 581
Viernes 612

3. Parte Practica

I. Implementar los circuitos correspondientes a los ítems I y II del trabajo preparatorio

y presentar las simulaciones en gtkwave de los literales I, II, II, IV, V y VI.

II. Realizar el código VHDL(Flip-Flop J-K) necesario para implementar un contador

descendente del módulo indicado en la siguiente tabla.

Día Módulo
Lunes 642
Martes 534
Miércoles 567
Jueves 568
Viernes 743

III. Realizar el código VHDL (Flip-Flop J-K) necesario para implementar un contador
ascendente del módulo indicado en la siguiente tabla.

Día Módulo
Lunes 745
Martes 646
Miércoles 543
Jueves 463
Viernes 801
IV. Realizar un programa en VHDL el cual realice un contador con módulo que se
presente en la tabla a partir de compuertas lógicas 7490, 7492 y 7496.
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Día Módulo
Lunes 382
Martes 423
Miércoles 454
Jueves 301
Viernes 543

4. Informe

I. Hacer el análisis de los resultados obtenidos en esta práctica. Comente las

modificaciones hechas a su circuito y las causas que las motivaron.

II. Realizar contadores de tipo Ripple-Clock ascendente y descendente que se

presenta en la siguiente tabla, armarlos en los simuladores Proteus y Logisim
además crear el código en VHDL y la simulación en gtkwave (utilizar solo flip-flops
J-K).

Día Módulo
Lunes 37
Martes 31
Miércoles 30
Jueves 32
Viernes 34

III. Utilizando flip – flops tipo J -K, diseñar un contador asíncrono módulo que se
presenta en la tabla, con control ascendente – descendente y control de arranque y
detención. Presente su diseño simulado en paquete computacional Proteus y
Logisin además crear el código en vhdl como también las pruebas (solo realizarlo
con flip-flops).

Día Modulo
Lunes 234
Martes 123
Miércoles 145
Jueves 156
Viernes 214

5. Conclusiones

6. Recomendaciones

BIBLIOGRAFÍA:

[1] TOCCI/WIDMER/MOSS. “Sistemas Digitales. Principios y Aplicaciones”. Prentice

Hall. 10ma. Edición. 2007.
[2] TECHNISCHE UNIVERSITÄT CHEMNITZ, «VHDL-Online,» Technische
Universität Chemnitz, [En línea]. Available: https://www.vhdl-online.de. [Último
acceso: 7 6 2017].