Professional Documents
Culture Documents
Tiene como propósito que el estudiante domine los conceptos básicos sobre
almacenamiento y procesamiento de información digital; así, el estudiante estará
en capacidad de realizar diseños básicos usando temporizadores, comprenderá las
secuencias y protocolos para el almacenamiento y lectura en memoria, diseñará
contadores y estará en capacidad de seguir un proceso adecuado en el diseño de
circuitos secuenciales.
Algunos aspectos esenciales, que resalta el curso son:
Georffrey Acevedo G.
UN
2
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
CONTENIDO
1. LATCH
-compuerta or
1.1 LATCH set
1.2 LATCH reset
1.3 LATCH set-reset
-diseño
-símbolo
-tabla de verdad
-diagrama de estados
1.4 LATCH sr con línea de control
1.5 LATCH tipo data
vhdl latch tipo data
1.5.1 LATCH d con señal de control
1.6 LATCH tipo jk
1.6.1 LATCH tipo jk con señal de control
1.7 LATCH tipo toggle
1.7.1 LATCH tipo t con señal de control
1.8 circuitos de aplicación de los latch
1.8.1 Circuitos Multi-vibradotes
1.8.1 Circuitos de tiempo
1.8.2 Módulo temporizador de precisión 555
CAPÍTULO 2 FLIP-FLOPS
2.1 Flip-Flop activos por flanco positivo y flanco negativo
2.1.1 Flip-Flop activo por flanco Positivo
2.1.2 Flip-Flop activo por flanco Negativo
2.1.3 Circuitos generadores de Flanco
-Señal de reloj a la salida del circuito detector de flancos de bajada
-Señal de reloj a la salida del circuito detector de flancos de subida
-Circuito detector de Flanco de Subida
-Circuito detector de Flanco de Bajada
VHDL Flip-Flop Data Sícrono
2.2 Aplicaciones de los Flip-Flop
2.2.1 Contadores
VHDL Circuito Contador Ascendente O Descendente
2.2.3 División de frecuencia
2.2.2 Registros y Memorias
3
Anexos
UN
4
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
Unidad 1: MEMORIA
Definición, objetivos
y Clases de: Registros de Flip- Flop Aplicaciones
desplazamiento
Maestro
esclavo
Datos
Latches Flip-Flop Monoestables
Cerrojo tipo JK
5
Unidad 1: CIRCUITOS SECUENCIALES
Secuenciador CIRCUITOS
CONTADORES ETAPAS DEL
MORE Y DISEÑO
MEALEY
Registros Contadores de
cola Jonson Reducción Circuitos
Secuencia de por
almacenamiento inspección Identificación
en memoria Contadores del número de
Asíncronos Reducción estados
por partición
Secuencia de
lectura de Diagramas Asignación
memoria de tiempos Flip-flop tipo de estados
Data
Estructura Contador
Síncrono FPGA Tabla de
básica de VHDL
una transición
Ejercicios Ejercicios
Resueltos y Resueltos y Ecuaciones
Probuestos Probuestos de salida
Circuito de
aplicación
FPGA
VHDL
Ejercicios
Resueltos y
UN
6 Probuestos
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
UNIDAD 1
Capítulo 1:
Almacenamiento en Registros
Sistema Secuencial
Sistema
Combinacional
Sistema de
Retroalimentación
7
OBJETIVO GENERAL
OBJETIVOS ESPECÍFICOS
UN
8
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
FASE DE RECONOCIMIENTO
P = La temperatura es de 250C.
Esta es una variable de la cual podemos afirmar con claridad que sea verdadera o
falsa.
Verdadera = ON = VERDE = 1
Verdadero = Falso
__________
Falso = Verdadero
Aquí la línea horizontal representa la negación del valor que tiene debajo.
9
Si usamos como variable lógica la p, ésta podrá tomar uno sólo de los valores de
verdad del conjunto:
{verdadero, falso}.
Es decir que p puede ser verdadera o falsa pero no tener los dos valores de
verdad al mismo tiempo de acuerdo a la propiedad de ser excluyente.
Tablas de verdad:
Una tabla de verdad esta constituida por los posibles valores de la variable lógica y
las posibles funciones de la variable.
Variables Función
Posibles Posibles
Valores de Valores de
Verdad de la Verdad de la
variable función
{verdadero, falso}.
Pero dicho valor de verdad siempre estará determinada por el valor de verdad de
la variable p. En otras palabras F(p) depende del valor de p.
F(p) = Verdadero.
F(p) = Falso.
UN
10
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
F1(p) = F
__
F2(p) = p
F3(p) = p
F4(p) = V
Las posibles funciones de las variables son en total 16. Este número de
posibilidades podemos calcularlo como 24, en donde el cuatro son el número de
posibles combinaciones verdadero y falso para dos variables es así:
11
En términos de la variable p y de s, estas funciones podemos definirlas como
sigue:
F1(p,s) = F
F2(p,s) = p NOR s
F3(p,s) = (p EXOR s). s
F4(p,s) = No p
F5(p,s) = (p EXOR s). p
F6(p,s) = NO s
F7(p,s) = p EXOR s
F8(p,s) = p NAND s
F9(p,s) = p AND s
F10(p,s) = p EXNOR s
F11(p,s) = s
F12(p,s) = NO[(p EXOR s). p]
F13(p,s) = p
F14(p,s) = NO[(p EXOR s). s]
F15(p,s) = p OR s
F16(p,s) = V
Las funcione subrayadas corresponden a las funciones más utilizadas, las cuales
especificaré a continuación:
P S NO P P AND S P OR S P EXOR S
F F V F F F
F V V F V V
V F F F V V
V V F V V F
UN
12
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
Son las funciones que para establecer su valor de verdad dependen de más de
dos variables lógicas:
Ejemplo:
Representación de una función de tres variables lógicas:
A B C F(A,B,C) = Z
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1
Z, está definida por todos aquellos valores que la afirman. Es decir únicamente por
los valores que observamos resaltados en la tabla de verdad.
Señales de Función
entrada COMPUERTA OUT
13
1-Función Inversora. (Invierte el valor de verdad de las funciones lógicas)
A Ā
2-Función AND.
Es equivalente a decir: A and B = A . B = AB
A A and B
B
3-Función OR.
Es equivalente a decir: A or B = A + B
A A+ B
B
3-Función XOR.
Es equivalente a decir: A or B = A + B
A A B
B
4-Función BUFFER.
Mantiene la señal.
A A
5-Función NAND.
6-Función NOR.
7-Función EXNOR.
UN
14
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
TTL:
Significa tecnología de transistor a transistor y maneja los siguientes umbrales de
voltaje para determinar el 1 o el 0 lógico:
Margen de
seguridad.
CMOS:
Significa tecnología metal oxido semiconductor y maneja los siguientes umbrales
de voltaje para determinar el 1 o el 0 lógico:
Margen de
seguridad.
1 para el VERDADERO
0 para el FALSO
15
B C F(A,B,C) = Z
A
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1
2. Recordemos que Z, está definida por todos aquellos valores que la afirman.
Es decir únicamente por los valores que observamos resaltados en la tabla de
verdad.
UN
16
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
CIRCUITO
LOGICO
Técnicas De Simplificación
A+0 = A
A+1 = 1
A+ A = A
A+A = 1
Teoremas Duales:
A.0 = 0
A.1 = A
A.A = A
A.A = 0
0+0 = 0 0. 0 = 0
0+1 = 1 0.1 = 0
1+1 = 1 1.1 = 1
17
Teoremas para dos variables:
1) A + AB = A
Demostración: A(1 + B) = A(1) = A
2) A + AB = A + B
Demostración: A + AB +AB = A + B(A + A) = A + B
(Aplicando el criterio anterior).
3) AC + AB + BC = AC + AB
4) AC + AB = (A + B)(A + C)
1) A(A + B) = A
2) A(A + B) = AB
4) (A + C)(A + B) = AB + AC
Observemos que el truco para obtener estas funciones consiste en cambiar + por *
y * por +. Esto es gracias al teorema de Morgan.
Teorema de Morgan:
A.B.C = A + B + C
A + B + C = A. B. C
UN
18
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
19
DECODIFICADOR PARA DISPLAY
Display de 7 segmentos:
a a
f b f b
g g
e c e c
d d
Ánodo Cátodo
común común Integrado
a
R R
E E
S S
UN
20
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
MULTIPLEXOR 2 a 1
Canal A
Salida un
único canal
Canal B
Selecciona la salida
( Es la señal de control)
Selecciona el
canal A con 0 y el
Canal B con 1
UN
22
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
Agoritmo en VHDL:
Definiciones:
Librerías y paquetetes a utilizar
ieee. : Librería a utilizar
library ieee; std_logic_1164.all: Paquete a utilizar; más completo que el tipo
use ieee.std_logic_1164.all; bit, al incluir los estados de alta impedancia y de no importa.
Entidad
entity MUX2a1_a is port( Donde se definen las señales de entrada y salida del sistema:
A, B: in std_logic;
A SISTEMA
C: in std_logic;
Y: out std_logic); IN B Y OUT
end MUX2a1_a; f(A, B, C)
Sel
library ieee;
use ieee.std_logic_1164.all;
23
architecture archmux2a1 of mux2a1 is
begin
p1: process (entrada,control)
begin
case control is
when "0" => y<=entrada(0);
when "1" => y<=entrada(1);
when others => y<=entrada(0);
end case;
end process;
end archmux2a1;
UN
24
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
Lección 1. Latch
1.1.1 LATCH
Entrada Salida
IN LATCH OUT
Figura 1
La pregunta ahora es, ¿qué utilidad práctica podría tener dicho circuito digital?,
¿De qué puede servirnos almacenar un dígito?
Circuito
Figura 2
Para dar inicio al proceso de diseño debemos hacer un repaso de algunos de los
conceptos aprendidos en el curso de Sistemas Digitales Básicos y lógica
Matemática. El primer concepto que repasaremos es el de las compuertas OR.
P
PνQ
Q
Figura 3
Compuerta OR
P Q PνQ
TABLA DE 0 0 0
VERDAD 0 1 1
1 0 1
1 1 1
LATCH que tiene una señal de entrada que obliga a la salida a tomar el valor de
uno (1). Esta diseñado con una compuerta OR, aunque también puede ser
diseñado por compuertas AND. Lo que hacemos a continuación es introducir un
laso de retroalimentación de la señal de salida Q a la señal de entrada P en la
compuerta OR, tal y como se muestra en la figura 4:
UN
26
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
0
Q
S 0 Estado Inicial,
0
todo en Cero
Figura 4 LATCH SET
1
Q
S 1 El uno de la salida Q
1 se retroalimenta a la
Figura 5 entrada
LATCH SET
Suponiendo que la señal de entrada S se pone en alto cuando el canario se posa en el nuevo
columpio, logramos que la salida Q correspondiente a la bombilla se ponga también en alto
(encienda), ahora necesitamos que este estado alto de la bombilla se conserve hasta que
nuestro amigo Boole así lo determine.
27
Finalmente llevemos la entrada S a cero observemos lo que pasa:
1
Q
S 1 El uno que
0 permanece en la
entrada, obliga un
LATCH SET
uno en la salida Q,
sin importar el
Figura 6 nuevo estado de S
Etapa de acople
Señal de entrada de potencia con
Optoacoplador
Al posarse el ave la entrada S se y Triac
desconecta de tierra produciendo un 1
lógico en la entrada de la compuerta
TTL
Figura 7
¿Qué deberá hacer Boole para apagar el LED y la Bombilla?.
Una vez que el estado lógico alto queda almacenado en el circuito es imposible
apagar la bombilla por medio de un cambio en nuestra única señal de entrada S,
UN
28
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
Boole ha encontrado que el canario tiene miedo de usar el balancín, para obligar a
usarlo, Boole desea ahora que el sistema funcione al contrario, es decir, que la
bombilla permanezca encendida hasta que el canario se pose en el columpio.
Dado que al canario no le gusta la presencia de la luz, Boole espera que el canario
aprenda a apagarla parándose en el columpio. Igual que en el sistema anterior la
bombilla debe permanecer apagada a pesar de que el canario se retire del
columpio.
Para dar solución a este nuevo reto, procedemos a diseñar el Latch Reset:
Esta vez la
bombilla
inicia
encendida
Circuito
LATCH que tiene una señal de entrada que obliga a la salida a tomar el valor de
cero (0).
P P’ P ~P TABLA DE
VERDAD
0 1
Compuerta NOT 1 0
Figura 8
0 Q ~Q
Q
S 0
0
Figura 10
Ahora convertiremos la señal intermedia ~Q en la nueva señal de salida:
0
Figura 11 Q
R 0 ~Q
1
0
1
Q
R 1 0
~Q
1
Figura 12
LATCH RESET
UN
30
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
Q
R
LATCH RESET
Dibujando nuevamente todo el sistema tendremos que al posarse el ave en el nuevo columpio se
apagará la bombilla y a pesar de que el ave se retire, la bombilla no volverá a encender:
115VAC
Circu
5V
ito de
acopl
e de
poten
cia.
Q
R
Etapa de acople
Señal de entrada de potencia con
Optoacoplador
Al posarse el ave la entrada S se y Triac
desconecta de tierra produciendo un 1
lógico en la entrada de la compuerta
TTL
¿Qué debe hacer Boole ahora para activar nuevamente el sistema, es decir de
apagar la bombilla en el caso de usar un LATCH SET o de encender nuevamente
la bombilla en el caso de usar un LATCH RESET si no desea interrumpir el
suministro de corriente del circuito digital?
31
Como te habrás dado cuenta, el hecho de tener que desenergizar “desconectar” el
circuito para retornarlo a su estado original, puede resultar en un inconveniente.
Para solucionar esto, hagamos un nuevo diseño: El Latch Set-Reset, un circuito
tal que permita el cambio de estado de la salida sin necesidad de interrumpir el
suministro de energía al circuito digital:
Es el LATCH que tiene dos entradas, una entrada que obliga a la salida a tomar el
valor de cero (0) y otra entrada que obliga a la salida a tomar el valor de uno (1).
0
Q ~Q Q
S 0
0
Figura 14
P’
= P
Figura 15
Reemplacemos una inversora por una OR:
0 ~Q
Q Q
S 0
0
Figura 16
UN
32
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
~Q
S
Q
R
Figura 17
A continuación procedemos a analizar las salidas Q y ~Q al variar los estados de
las entradas S y R:
1) Si S = R = 0
1 ~Q
Q
S 0
R 0 0
Figura 18
0 ~Q
Q
S 0
R 1
0
Figura 19
33
Luego, podemos concluir que con S y R en cero se conserva el estado anterior.
NO hay cambios.
2) Si S = 0 y R = 1
2.1) Si Q estaba en 0 y hacemos S = 0 y R = 1, observaremos que el estado de la
salida Q se conserva:
~Q
1 Q
S 0
R 1 0
Figura 20
0 ~Q
Q
S 0
R 10
1
Figura 21
Luego, podemos concluir que con R en uno se resetea el estado de la salida, es
decir, la salida se vuelve cero.
3) Si S =1 y R = 0
3.1) Si Q estaba en 0 y hacemos S = 1 y R = 0, observaremos que Q se vuelve
uno:
10 ~Q
Q
S 1
R 01
0
Figura 22
UN
34
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
~Q
0 Q
S 1
R 11
0
Figura 23
Luego, podemos concluir que con S en uno se pone en estado de SET , es decir,
la salida se vuelve UNO.
4) Si S =1 y R = 1
1
0 ~Q
Q
S 1
R 00
1
0 ~Q
Q
S 1
R 10
1
Observa como en estos dos casos Q y ~Q toman valores iguales, lo que nos
representa un estado no deseado: (Se trata de no dar las ordenes de Reseteo y
de Set al mismo tiempo.
35
Reorganicemos la el diagrama y construyamos con la información anterior una
tabla que comprenda todos los cuatro casos vistos:
S 0 ~Q
Q
R
0 0 0 1 0 1 PERMANECE
0 0 1 0 1 0 (Q no cambia)
0 1 0 1 0 1
RESET
0 1 1 0 0 1
1 0 0 1 1 0
SET
1 0 1 0 1 0
ESTADO
1 1 0 1 X X
PROHIBIDO
1 1 1 0 X X
(No Válido)
S LATCH
~Q
R SR Q
DIAGRAMA DE BLOQUE
DEL LATCH SR
UN
36
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
Circuito de aplicación:
Cómo podemos ver la aplicación útil de este sistema sobre el circuito detector que
venimos diseñando para el canario de nuestro amigo Boole?
Ahora disponemos de un circuito que tiene dos señales de entrada, una entrada S
ó SET que permite encender nuevamente la bombilla si ésta se ha apagado antes
usando la entrada R ó RESET. Es decir, si ingresamos un 1 en SET y la bombilla
está apagada, ésta se encenderá y únicamente podrá apagarse mediante un 1 en
la señal de RESET.
Pero el sistema tiene una falencia, debemos cuidar de no enviar las señales de
SET y RESET al mismo tiempo ya que la respuesta del sistema será impredecible,
es por esto que en la tabla de estados marcamos ésta condición como estado
prohibido.
Con éste circuito Boole tiene los dos LATCH, SET y RESET, en uno sólo y podrá
poner a funcionar el sistema como desee:
5V Circu
5V
ito de
S acopl
e de
poten
cia.
R Q
Señal de entrada
37
Lección No.4 Latch SR con NAND
S 0 ~Q
Q
R
Ahora, vamos a suprimir las compuertas inversoras; En este caso, decimos que las
entradas S y R S son activas en bajo:
LATCH
SR
SÍMBOLO DEL
LATCH SET – RESET
UN
CON ENTRADAS ACTIVAS EN
38
BAJO.
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 X
1 1 1 X 1) Observa como
esta tabla de
estados corresponde a la siguiente tabla de verdad:
*
No. S R Q Q
0 0 0 0 0
1 0 0 1 1 S' R’ Q
2 0 1 0 0
3 0 1 1 0
4 1 0 0 1 S R' Q'
5 1 0 1 1 S R' Q
6 1 1 0 X
7 1 1 1 X
39
3) Simplifiquemos usando Mapas de Karnaugh:
f (S, R, Q) = Q* = S + R’ Q
Ejercicio 1
UN
40
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
Si el estado actual es un
SR CERO en la salida;
Cuando S=1 y R=0
podemos pasar al estado en
que la salida es 1, la flecha
10 ( )indica este cambio de
estado.
0X 0 1 X0
41
Hemos aprendido que el LATCH-SR tiene un estado prohibido, en el cual S y R
toman el valor de 1, produciendo cambios indeseados en las salidas Q y ~Q del
Latch.
Recordemos que con una compuerta AND, sólo se obtendrá un uno (1) a la salida
siempre y cuando ambas entradas estén también en uno (1), luego, si tomamos
una de las entradas como entrada de control. Mientras esta entrada esté en cero,
la salida también será cero.
Entrada
Salida = Entrada
Solo cuando
Control
Control ≠ 0
En otro caso es = 0
Compuerta AND
Aplicando la compuerta NAND, podemos bloquear las ambas entradas (SR); esto
es, habilitar o deshabilitar el LATCH.
LATCH
C SR
UN
42
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
LATCH
C SR con
Control
SÍMBOLO DEL
LATCH SET – RESET
CON SEÑAL DE CONTROL.
Ejercicio 2
43
Lección No.6 Latch Tipo Data
Existe otra forma de evitar que las entradas S y R tomen el valor de 1 al mismo
tiempo, y es usando una compuerta inversora entre las dos señales, así, cuando S
sea Uno (1), R será (0), y cuando S sea Cero(0), R será UNO (1):
D
0 S Q Q
LATCH
SR Q
Un cero en S se R Q
transforma en 1 1
para R LATCH DATA
DATA SALIDA
D Q
0 0
1 1
Tabal de verdad LATCH DATA
Ejercicio 3
library ieee;
use ieee.std_logic_1164.all;
Definición de la entidad:
d: in std_logic;
q: out std_logic);
end entity;
Definición de la arquitectura:
begin
p: process(d)
begin
q<=d;
end process;
end;
45
1.1.1.6.1 LATCH D CON SEÑAL DE CONTROL:
D S Q
LATCH Q
R SR con
C C Control Q Q
CD
11
0X Ó 0 1 0X Ó 11
10
10
UN
46
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
Ejercicio 4
1. Elabora una tabla de verdad y halla la función lógica para el LATH
DATA.
2. Simplifica la función lógica obtenida y verifica los datos que ésta
entrega.
3. Elabora un diagrama de tiempos para le LATH DATA.
47
Lección No.7 Latch Tipo JK
De acuerdo a la tabla de verdad del LATCH DATA, podemos interpretar éste como
un seguidor de la entrada, tengamos esto en cuenta para nuestro diseño:
D Q
Q
Observa también que para el siguiente circuito retroalimentado, si la salida es
inicialmente cero, ésta continuará siendo cero a pesar de los cambios de estado
que se produzcan en la señal de entrada:
0
0
010
1
1
0 1
UN
48
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
Ahora, analicemos el mismo circuito pero con las señales de entrada invertidas:
1 0
1
010
0 1
0
0
Conclusión:
0 1 0
0 1
0
0
K
0
K LATCH
D0
DATA
J Q Q
LATCH JK
Ahora que logramos llegar tan deliciosamente (mediante un proceso analítico) a un
diseño interesante, como lo es el de un LATCH JK, usaremos las herramientas
que aprendimos en lógica matemática y sistemas digitales básicos, tales como
tablas de verdad y simplificación de funciones lógicas, para llegar al mismo diseño,
si bien mecánicamente, no de una manera menos divertida:
J K Q Q*
0 0 0 0 PERMANECE
0 0 1 1 Q no cambia
0 1 0 0
RESET
0 1 1 0
1 0 0 1
SET
1 0 1 1
ESTADO
1 1 0 1
COMPLEME
1 1 1 0
NTARIO
UN TABLA DE ESTADOS LATCH JK
50
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
Q* = JK’ + K’Q
K’Q
K
K’ LATCH
D0 DATA
J JQ’
Q Q
LATCH JK
Llegamos a obtener el mismo circuito, pero, ¿recuerdas que justifica la presencia
del LATCH DATA? ...Busca la respuesta en la siguiente página...
51
1.1.1.7.1 LATCH TIPO JK CON SEÑAL DE CONTROL:
Resumen
K’Q
K
K’ D0
Q Q
J LATCH
JQ’
C DATA Q Q
C
LATCH JK
Línea de Control
UN
52
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
Entrada de excitación
Estado Estado
actual siguiente
TOGGLE SET RESET
Función Nombre de la
deseada Función
T J K Q Q*
0 0 0 0 PERMANECE
0
0 0 1 1 Q no cambia
ESTADO
1 1 0 1
1 COMPLEMENTA
1 1 1 0
RIO
Observemos que de la siguiente tabla de estados para el latch Jk podemos
obtener la función deseada restringiendo el la tabla a la función de estado
complementario y de permanencia únicamente:
Como J y K tienen el mismo valor, éstas pueden unirse en una nueva función que
llamaremos togglie T
T J 0LATCH
JK
K
Q Q
LATCH T
53
1.1.1.8.1 LATCH TIPO T CON SEÑAL DE CONTROL:
T 0
J D
K C Q Q
C
LATCH T
Con señal de control
Línea de Control
UN
54
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
1.8.1 Multi-vibradores
Monoestable o One-shot:
1
One-Shot
IN
0
IN
0
Flanco de bajada
Con uno de los dos flancos se produce un cambio de
estado en la salida.
55
• El One-Shot conservará su salida en el nuevo estado durante el tiempo
especificado por una red RC que se conecta en sus pines.
1. Redisparables:
Si se produce una transición en su entrada, éste vuelve a comenzar
el ciclo de tiempo programado, descartando el tiempo ya contado.
Ej: SN74122 y SN74123.
2. No Redisparables:
Si ya se ha iniciado un ciclo de tiempo, cualquier cambio producido en
las entradas es ignorado hasta que finalice el ciclo de tiempo
programado.
Ej: SN74121.
UN
56
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
8
Vcc Cont
5
7 DISCH
4
RESET
R1
R
6 THRES AO1
R
R Out 3
AO2 Q
2 TRIG
S
R Q1
GND
1
57
Si la salida Q del latch se pone en uno, este pin 7 será
conectado internamente a tierra por medio del transistor de
descarga Q1, ya que un nivel alto en la base del transistor lo
llevará a la región de saturación o estado de ON.
Pin 3 = 0
→ Pin 7 = GND
Por el contrario, si la salida Q del latch se pone en uno, este
pin 7 estará aislado o en estado de alta impedancia, ya que un
nivel bajo bajo en la base del transistor lo llevará a la región de
corte o estado de OFF.
Pin 3 = 1
→ Pin 7 = ↑ Z
Los pines Threshold y Trigger son las entradas que controlan las salidas de los
comparadores analógicos AO1 y AO2. La salida de cualquier comparador es 1
lógico si su entrada superior tiene un voltaje mayor que su entrada inferior.
Los voltajes de referencia para las comparaciones son de 2/3 Vcc para AO1 y 1/3
Vcc para AO2. Estos voltajes se obtienen mediante el divisor de tensión formado
por las tres resistencias iguales R.
2Vcc
Threshold >
→ Pin 3 = 0
3
UN
58
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
Vcc
Trigger <
→ Pin 3 = 1
3
Disparo: Definimos el disparo como una transición de alto a
bajo en el pin 2.
Trigger de 1 a 0
→ Pin 3 = 1
Nota:
Se debe tener cuidado de no producir el estado prohibido del latch: S = R = 1.
RESET Desactivar
Pin 4 = 0
→ Pin 3 = 0
DISCHARGE A tierra o
Pin 3 = 0
→ Pin 7 = GND descarga.
Alta
Pin 3 = 1
→ Pin 7 = ↑ Z impedancia
o Carga.
THRESHOLD
2Vcc Comparador
Threshold >
→ Pin 3 = 0 del nivel
3 superior.
Como
Vcc comparador
TRIGGER Trigger <
→ Pin 3 = 1 de nivel
3 inferior.
Como
Trigger de 1 a 0
→ Pin 3 = 1 disparo.
59
Aprovechando estas propiedades del 555 podemos configurarlo como:
RA 8
Vcc
4 RL
RESET
7
DISCH Señal cuadrada
RB 6 3
THRES Out
2 5
TRIG Cont
C
GND 0.01µf
1
Sensores de nivel
Funcionamiento:
UN
60
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
I) Carga y Descarga:
Td = 0.693 × R B × C
Esto nos permite calcular el tiempo de descarga Td como:
61
Notas:
a) Obsérvese que con esta conexión estamos evitando el estado prohibido del
latch R=1 y S=1.
b) Por los pines 6 de Umbral y 2 de disparo no circula corriente hacia el circuito
integrado, es decir, que no existen para el condensador. Esto se debe a que
las entradas de comparadores son de muy alta impedancia.
c) El pin de RESET permanecerá desactivado para que el latch funcione.
Observaciones:
Aplicando la ley distributiva para la ecuación de Tc obtenemos:
Tc = 0.693 × R A × C + 0.693 × R B × C
Como se ve, en esta ecuación esta presente el tiempo de descarga Td, luego:
Tc = 0.693 × R A × C + Td
Luego el tiempo de carga siempre será mayor que el tiempo de descarga en
una cantidad igual a 0.693RAC gráficamente podemos darle la siguiente
representación:
Vcc
2/3 Vcc
1/3 Vcc
0.693RAC Td Td
TON = Tc TOF
Por esta razón siempre que necesitemos calcular RA y RB dados los tiempos de
carga y descarga, es necesario comenzar por la ecuación que contiene el
tiempo de descarga.
Periodo:
Es el tiempo que emplea la señal para repetirse y esta dado en segundos:
T
Son dos formas de
T
medir el período de la
.
señal
Frecuencia:
Es el número de veces que se repite la señal por unidad de tiempo y está
dada en 1/s es decir en Hertz Hz
1
f =
T
63
Cálculo de la Frecuencia de oscilación:
TON TOFF
Periodo de la señal:
T = TON + TOFF
T = TC + TD
T = (0.693 × R A × C + TD ) + TD
T = 0.693 × R A × C + 2TD
T = 0.693 × R A × C + 2 × 0.693 × RB × C
T = 0.693 × C × (R A + 2 × RB )
T = 0.693C (R A + 2 RB )
Frecuencia de oscilación:
1
f =
TON + TOFF
1
f =
0 .693 C (R A + 2 R B )
1, 44
f =
C (R A + 2 R B )
UN
64
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
Observemos que en la última ecuación hay tres incógnitas, por lo tanto para
obtener una frecuencia en particular es necesario suponer el valor de dos
componentes (parámetros) para calcular luego el faltante.
1,44
RB = − RA
2× f ×C
1,44 − R A × f × C
RB =
2×f × C
1,44
RA = − 2 × RB
f ×C
1,44 − 2 × R B × f × C
RA =
f ×C
65
Lección 14. 555 como monoestable
Vcc
8
RS RC
Vcc
4 RL
RESET
7 Pulso de
DISCH
6 3 duración T
THRES Out
2 5
TRIG Cont
C 0.01µf
GND
RC = Es la resistencia de carga.
Funcionamiento:
Cuando se produzca el disparo la salida saltará a 1 lógico cambiando la
salida, de modo que el estado regresa en forma automática a su valor
predefinido después de cierto tiempo de carga del condensador T calculado
por la red de carga RC como:
T = 1.1× R C × C
UN
66
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
67
Lección 15. Flip-Flops.
Los Flip-Flops no son mas que latch con señal de control. A diferencia de los
Latch sin señal de control, éstos se pueden habilitar o deshabilitar a discreción.
Esta línea de control, recibirá ahora el nombre de señal de Reloj o CLK (Clock).
Recordemos que cuando la señal de reloj tienen una línea superior, ésta hace
referencia al complemento que se estudió en Lógica Matemática. Es decir, la línea
es habilitada en bajo:
CLOCK
Flanco de
Bajada
Nivel alto
Nivel Bajo
Flanco de
Subida
UN
68
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
LATCH
D0 JK
Q Q
Señal de reloj
LATCH
D0 JK
Q Q
Señal de reloj
69
Lección No.16 Circuitos generadores de Flanco.
En un Flip-Flop tipo Data activo por Flanco Positivo, mientras la señal de reloj está
activa, indeseablemente, es decir en 1 lógico, cualquier pequeño cambio que se
halla producido en los niveles de la señal de entrada Data (D) podrá generar
cambios en la salida, éstas señales así generadas reciben el nombre de
transcientes indeseables o ruido. Con el ánimo de evitar este ruido, proponemos a
continuación un circuito detector de flancos, tal que un flanco de subida generado
en la señal de reloj, genera únicamente un pequeño pulso en la nueva señal de
reloj de salida, siempre y cuando se trate del circuito diseñado para detectar
flancos de subida, igualmente debe ocurrir con el circuito diseñado par detectar los
flancos de bajada; se debe generar un pequeño pulso, únicamente cuando en la
señal de reloj se produzca un flanco de bajada.
UN
70
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
Flanco de
Bajada
Nivel alto
Nivel Bajo
Flanco de
Subida
Señal de reloj a la salida del circuito detector de flancos de bajada:
Nivel alto
Nivel Bajo
Nivel alto
Nivel Bajo
71
Diseño de Sistemas síncronos en VHDL:
CLK = 0
¿CLK = 1? NO
Se ha generado un
NO flanco de subida.
¿CLK = 0?
Se ha generado un
flanco de bajada.
En VHDL es más fácil, dado que existe una función que evalúa tanto un cambio en
el estado de la señal de reloj como la espera del tipo de flanco par tomar una
acción:
UN
72
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
end if;
end if;
73
Flip Flop Tipo Data con circuito detector de Flanco:
LATCH
D0 JK
Cto detector Q Q
de Flanco
Nueva señal de
reloj
Flip Flop Tipo Data con circuito detector de Flanco
CLK
Nueva señal de reloj
Ejercicio 5
1. Se propone al estudiante demostrar la operabilidad del diseño, se
recomienda usar diagramas de tiempos y funciones lógicas para
construir la tabla de excitación.
UN
74
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
D Qn Qn+1
0 0 0
0 1 0
1 0 1
1 1 1
Clock D Qn Qn+1
010 0 0 0
010 0 1 0
010 1 0 1
010 1 1 1
library ieee;
use ieee.std_logic_1164.all;
Definición de la entidad:
En la entidad definimos el nombre de la unidad funcional que estamos creando
(entidad), definimos las señales de entrada, que en este caso serán la señal de
reloj clk y la señal data representada en la letra d, y finalmente definimos la señal
de salida q, recordemos que para definir estas variables como entradas y salidas
usamos las palabras clave in y out respectivamente.
entity biestD is port(
clk,d: in std_logic;
q: out std_logic);
end entity;
75
Definición de la arquitectura:
Definidas éstas características el flip-flop data síncrono, activo por flanco de bajada
queda completamente definido así:
q<=d;
end if;
end process;
end;
UN
76
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
Dispositivos de almacenamiento
La unidad más elemental de memoria es el FLIP.FLOP, la cual nos permite
almacenar 1 bit. En esta lección veremos como un arreglo de bits nos permite
diseñar un registro o vector de almacenamiento.
Con un sistema binario se requieren cuatro bits, ya que dos a la cuatro es 16,
luego son 16 combinaciones diferentes para 16 números decimales..
Q Q0
D0 D0
Q Q
Q1
D1 D0 Q
Q Q
Q2
D2 D0 Q
Q Q
Q3
D3 D0 Q
Q Q
CLK
77
CLK
Q0 0 0 1 0 1 0 1 0
1
Q1 0 0 1 1 0 0 1 1 0
Q2 0 0 0 0 1 1 1 1 0
Q3 0 0 0 0 0 0 0 0 1
0 1 2 3 4 5 6 7 8
UN
78
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
RESET
S
Q
R ~Q
PRESET
Actividad:
Consultar el circuito integrado 74LS74, 74LS175
Ejercicio:
79
VHDL F-F tipo D con puesta a cero y a uno asíncronas:
Normalmente estas señales son activas en bajo, luego estas señales deben
mantenerse en alto para que el dispositivo pueda funcionar.
library ieee;
use ieee.std_logic_1164.all;
Definición de la entidad:
Para el proceso de declaración de variables es necesario definir aparte de las
señales clk, d y q, declarar las señales de entrada set y reset:
entity biestD is port(
clk,d: in std_logic;
set,reset: in std_logic;
q: out std_logic);
end entity;
Definición de la arquitectura:
Para lograr que las señales de SET y de RESET no estén afectadas por la señal
de reloj es necesario que en el ciclo
architecture archbiestD of biestD is
begin
p: process(clk,d,set,reset) Donde se
begin verifican los
if reset='1' then q<='0'; estados de
RESET Y SET
elsif set='1' then q<='1';
elsif clk'event and clk='1' then
q<=d;
end if; Flip-flpo Data
síncrono activo
end process; por flanco de
end; subida.
UN
80
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
Divisor de frecuencia:
Vcc
Q1 Q2
J J f/4
f/2
Frecuencia C C
de entrada f
K K
Una forma de deducir la función que permita resolver el problema es partir del
diagramas de tiempos.
81
Lección 18. Contadores:
Contadores Asíncronos
Ejercicio
1. . Siga la secuencia del diagrama de tiempos e identifique a Q0,Q1, Q2 y
Q3 en el esquema del contador.
2. 2. Consulte los siguientes circuitos integrados: 74160, 74163, 74176,
74177, 74191 y 74293.
UN
82
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
VHDL Contadores:
Clk
Datos de Salida
precarga Contador Vector q
Vector d
Up Load Reset
Definición de paquetes:
Antes de iniciar el programa es necesario hacer algunas aclaraciones sobre los
paquetes a usar . En palabras de Medrano C.(2005):
“std_logic_arith
Define el tipo unsigned y la operación suma "+" de unsigned con enteros
std_logic_unsigned
Este paquete puede tratar en ciertas situaciones un std_logic_vector como
un unsigned (y sumarlo a un entero por ejemplo).
buffer
Permite usar variables de salida a la derecha de ecuaciones.
Sobre vectores:
Es importante recordar que en la definición de un vector como 3 downto 0,
el bit 0 es el menos
significativo.
CLK = 0
SI
¿Reset = 1? Q=0
NO
NO
¿ ?
¿ Load= 1? SI
Q=D
¿ up = 1? SI
Q= Q + 1
Q= Q - 1
UN
84
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
begin
p: process(clk,d,q,load,up,reset) Reset
begin asíncrono
if reset='1' then q<=x"00";
elsif clk'event and clk='1' then
if load='1' then q<=d;
Precarga
elsif up='1' then q<=q+1; síncrona
else q<=q-1;
end if;
end if;
end process;
end architecture;
85
Modelo de un circuito Secuencial:
Un circuito secuencial está conformado por dos etapas: una etapa lógica y una
etapa de memoria.
Etapa lógica:
Etapa de memoria:
Es la etapa que está conformada por las unidades de memoria ó flip-flops. Esta
etapa permite al sistema avanzar de un estado denominado estado actual a un
estado futuro (Q0,Q1,…Qn) también denominado estado siguiente está
determinado por las líneas de excitación (Y0,Y1, …,Yp) y el estado actual de las
variables de estado (Q0,Q1,…Qx)
1. Diagrama de estados:
Este diagrama permite mostrar la progresión de los diferentes estados por los que
va avanzando el sistema.
UN
86
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
6 1
7 3
5 2
000
110 001
111 011
010
101
100
87
Tabla de estados:
La tabla de estados consiste en la representación del diagrama de estados
mediante una tabla en la cual cada fila corresponde a un estado:
Secuencia deseada Q2 Q1 Q0
0 0 0 0
1 0 0 1
3 0 1 1
2 0 1 0
4 1 0 0
5 1 0 1
7 1 1 1
6 1 1 0
La tabla del estado futuro muestra cada estado actual del contador con su
correspondiente estado futuro, es decir, con el estado al cual pasa el contador
desde su correspondiente estado actual:
UN
88
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
Como se deben generar tres salidas Q0, Q1 y Q2. Se requiere de tres flip-flop para
generar cada un de ellas.
Lo que debemos lograr ahora es generar las señales de entrada J y K para cada
uno de los flip-flop, tal que se generen las transiciones de estado que se plantean
en la tabla de estados.
89
Como las salidas de los flip-flop Q0, Q1 y Q2 no son sistemas aislados, es decir,
deben interactuar todos juntos, los estados de las variables J y K de cada flip-flop
deberán armonizar con los estados de Q0,Q1 y Q2.
Qn Qn+1
J0 K0
Secuencia deseada Q0 Q0
0 0 1 1 X La
1 1 1 X 0 correspondencia
3 1 0 X 1 con el flip-flop
2 0 0 0 X debe buscarse
horizontalmente
4 0 1 1 X
5 1 1 X 0
7 1 0 X 1
6 0 0 0 X
Secuencia
Q2 Q1 Q0 J0 Q2 Q1 Q0 K0
deseada
0 0 0 0 1 0 0 1 X
1 0 0 1 X 0 1 1 0
3 0 1 1 X 0 1 0 1
2 0 1 0 0 1 0 0 X
4 1 0 0 1 1 0 1 X
5 1 0 1 X 1 1 1 0
7 1 1 1 X 1 1 0 1
6 1 1 0 0 0 0 0 X
Mapas de Karnaugh:
UN
90
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
K0 = Q1 + Q0’
Ahora que hemos aprendido a obtener las funciones podemos diseñar una única
tabla de estados que las contenga a todas:
91
Mapa de Karnaugh para J1:
K2 = Q2’ + Q1Q0’
UN
92
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
J0 = Q1’ + Q0
K0 = Q1 + Q0’
J1 = Q1 + Q0
K1 = Q1’ + Q0’
J2 = Q2 + Q1Q0’
K2 = Q2’ + Q1Q0’
Establecer secuencia
Asignación de estados
Tabla de transición
Ecuaciones excitación
Ecuaciones de la salida
Circuito
93
Lección 19 Circuitos Moor y Meeley
Circuitos Moore:
Circuitos Mealy:
En éstos circuitos, las salidas son función del estado y de las entradas.
Veamos mediante un diagrama la diferencia entre los circuitos Moore y los Mealy:
MOORE MEALY
Z = F (Q0 ...Q1 )
La salida sólo depende La salida Z depende del
del estado Q, es por estado y del valor de la
esto que la salida Z se variable de entrada.
introduce dentro del
estado
UN
94
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
x z
CLK
X 0011 10 0 111 101 0 1 1 1 0
Z (Moore) 0000 01 0 000 110 0 0 0 0 1
Z (Mealy) 0000 10 0 001 100 0 0 0 1 0
Diagrama de tiempos
Señal de reloj
CLK
Señal de
entrada
X
Señal de salida
MOORE
Z
Señal de salida
MELY
Z
Circuito
secuencial
95
Mealy.
1/1
0/0
0/0
0/0
B
1/1 1/0 0/0 D
C
C
1/0
1/0
F 0/0
DE OTRA
FORMA Mealy:
1/1
0/0 0/0
B
1/1 0/0
1/0
C
0/0
1/0
UN
96
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
MOORE:
A/1
A/
0 0 1
B/0
0
1
0
C/0 D/0
1
97
X=0
A/0
X=1
X=0
B/0
X=1
X=0
C/0
X=0 X=1
D/1
Es por esta razón que en los circuitos Mealy en valor de la salida no viene
especificado en la entrada.
Variable de entrada
Salida
Estado
0/0
1/0 = X/Z
X=0
B
1/0
1/1
X=0
C
99
En cualquiera de los estados, cuando X tome el valor de 0, la salida será cero y el
estado siguiente será el estado A.
Estado Salida
actual de cada Estado Siguiente
estado
EA Z X=0 X=1
Si estando
A 1 B A en el estado
B 0 B C A la
C 0 B D entrada X
D 0 B A es 1, el
estado
Tabla de estados equivalente al diagrama de estados siguiente
continúa
siendo A
Estos cuatro estados indican que para el diseño del circuito serán necesarios dos
slip-flop con salidas Q1 y Q2.
UN
100
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
Q1Q0
A=00
B=01
C=10
D=11
Tabla de transición:
Reemplazando la asignación de estados la tabla de transición se transforma en:
101
Lección 19 Memorias
1 0 1 0
Registros 0 0 0 0
0 0 0 0
0 0 0 0
0 0 0 0
1 1 1 1
1 1 1 1
0 0 1 0
Tabla 1: Memoria
En la tabla 1 vemos representada una memoria de ocho registros cada uno de
cuatro bits.
¿Cuantos bits podemos almacenar en esta memoria?
Bus de direcciones:
Para localizar una posición de memoria, es necesario contar con las señales para
ubicar la celda específica, éstas líneas recibirán el nombre de líneas de
direccionamiento, que en su conjunto son denominadas bus de direcciones.
Bus de datos:
La información a extraer de la memoria debe estar presente en el momento de
lectura en pines diferentes a los que indican la dirección. Este conjunto de señales
reciben el nombre de bus de datos.
UN
102
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
Señales de control:
Para indicarle a la memoria que los datos presentes en el bus de datos deben ser
almacenados en la posición indicada por el bus de direcciones, la memoria debe
contar con unos pines especiales:
A2 A1 A0 R/W E/D
Señales de control
Bus de direcciones
Dirección a ingresar: 2 = 0 0 1 0
103
¿Para qué se utiliza la memoria RAM en un computador?
UN
104
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
ANEXO A
105
Proceso de instalación del software Xilinx 7.1i
UN
106
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
BIBLIOGRAFÍA
107
Ejemplo de TALLER PARA LA FASE DE RECONOCIMIENTO período 2007 - 1
Estimados jóvenes!!!
¡Sean ustedes bienvenidos a este curso! Inicia el periodo académico e inicia
también la primera actividad que tenemos programada para nuestro curso de
Sistemas Digitales Secuenciales. La Actividad 01 es, un conjunto de actividades
que solicitamos realicen durante las primeras semanas del curso, y que servirán
como punto de arranque y preparación para poder "sumergirnos" en los
contenidos del curso.
Van con este mensaje nuestros mejores deseos de que lo que aquí aprendamos
sea de provecho para su formación...
1
El portafolio es un cuaderno personal en el que proponemos registres las actividades individuales y
de pequeño grupo. En éste espacio se registran fechas, consultas, trabajos, talleres, objetivos, conclusiones de
su trabajo promedio semanal que se espera sea al menos de seis horas para éste formidable curso.
UN
108
__________________________________________________________________
UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD – www.unad.edu.co
Dudas y sugerencias: e-mail: georffrey@gmail.com
Sistemas Digitales Secuenciales
109