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14 DIV 2 12 QA 10 DIV 2 9 QA
CKA + CKA +
DIV 8 0 9 QB DIV 8 0 5 QB
1 8 11 4
CKB + CT QC CKB + CT QC
11 8
2 QD 2 QD
Le fonctionnement de ces deux compteurs est identique seul le brochage est diffrent
Le Schma interne du compteur 7493 est comme suit
QA QB QC QD
12 9 8 11
J J J J
Q Q Q Q
14 CKA Clock Clock Clock Clock
K K K K
Clear Clear Clear Clear
2 R0(1)
3 R0(2)
CKB
1
N.B Les entres J et K sont ltat logique 1 une fois que le circuit est aliment
R0(1) 6 CTR
R0(2) 7 CT=0
14 DIV 2 12 QA
CKA +
DIV 3 11 QB
0
1
CKB + CT
9
1Z4 QC
DIV 2 8
4 + QD
QA QB QC QD
12 11 9 8
J J J J
Q Q Q Q
14 CKA Clock Clock Clock Clock
K K K Q K
Clear Clear Clear Clear
6 R0(1)
7 R0(2)
CKB
1
N.B Les entres J et K sont ltat logique 1 une fois que le circuit est aliment
Le fonctionnement de ces deux compteurs est identique seul le brochage est diffrent
6 1
R9(1) R9(1)
R9(2) 7 Z3 R9(2) 3 Z3
14 DIV 2 10 DIV 2 9
CKA 12 QA CKA QA
3CT=1 3CT=1
DIV 5 9 QB DIV 5 5 QB
0 0
1 11
CKB CKB
CT 8 CT 4
QC QC
3CT=4 3CT=4
11 8
2 QD 2 QD
QA QB QC QD
12 9 8 11
J Preset J J S Preset
Q Q Q Q
14 CKA Clock Clock Clock Clock
K K K R Q
Clear Clear Clear Clear
6 R9(1)
7 R9(2)
2 R0(1)
3 R0(2)
7 CKB
N.B Les entres J et K sont ltat logique 1 une fois que le circuit est aliment
Compte
Sortie Compte
Sortie Entres Reset Sorties
QD QC QB QA QA QD QC QB R0(1) R0(2) R9(1) R9(2) QD QC QB QA
0 0 0 0 0 0 0 0 0 0 1 1 0 X 0 0 0 0
1 0 0 0 1 1 0 0 0 1 1 1 X 0 0 0 0 0
2 0 0 1 0 2 0 0 1 0 X X 1 1 1 0 0 1
3 0 0 1 1 3 0 0 1 1 X 0 X 0 Compte
4 0 1 0 0 4 0 1 0 0 0 X 0 X Compte
5 0 1 0 1 5 1 0 0 0 0 X X 0 Compte
6 0 1 1 0 6 1 0 0 1 X 0 0 X Compte
7 0 1 1 1 7 1 0 1 0
8 1 0 0 0 8 1 0 1 1 N.B X : Quelque soit le niveau logique 0 ou 1
9 1 0 0 1 9 1 1 0 0
E N T R E E S
B
CTEN (4)
G1 CTR DIV 10
D/U (5) (12) MAX/MIN C
M2 [DOWN] 2(CT=0)Z6
M3 [UP] 3(CT=9)Z6 D
CLK (14)
1,2- / 1,3+ (13) RCO CLK
G4 6,1,4
LOAD (11) D/U
C5
CTEN
A (15) (3) QA
5D [1] +-
B (1) (2) QB QA
[2]
S O R T I E S
C (10) (6) QC
QB
[4]
D (9) (7) QD
[8] QC
QD
MAX/MIN
RCO
7 8 9 0 1 2 2 2 1 0 9 8 7
Compte Bloqu Dcompte
LOAD
Entre de chargement
CP
CE
CTR DIV 10
U/D
4510
MR 9 CT=0
10 TC 7 MR
U/D M1
CE 5 G
2
PL 14 C PL
3
CP 15 C 1,2 +/ C 1,2
P0
P1
P0 4 3D (1) 6 Q0
(2) P2
P1 12 11 Q1
P2 13 (4) 14 Q2 P3
P3 3 (8) 2 Q3
Q0
Q1
Q2
Q3
TC
0 1 2 3 4 5 6 7 8 9 8 7 6 5 4 3 2 1 0 0 9 6 7 0
A (3) (14) QA
1,5D [1]
B (4) (13) QB
[2]
C (5) (12) QC
[4]
D (6) (11) QD
[8]
74LS162A, 74S162
CTRDIV 10
CLR (1)
5CT = 0
LOAD (9) (15) RCO
M1 3CT = 9
M2
ENT (10)
G3
ENP (7)
G4
CLK (2)
C5/2,3,4+
A (3) (14) QA
1,5D [1]
B (4) (13) QB
[2]
C (5) (12) QC
[4]
D (6) (11) QD
[8]
74LS161A
CTRDIV 16
CLR (1)
CT = 0
LOAD (9) (15) RCO
M1 3CT = 15
M2
ENT (10)
G3
ENP (7)
G4
CLK (2)
C5/2,3,4+
A (3) (14) QA
1,5D [1]
B (4) (13) QB
[2]
C (5) (12) QC
[4]
D (6) (11) QD
[8]
74LS163A, 74S163
CTRDIV 16
CLR (1)
5CT = 0
LOAD (9) (15) RCO
M1 3CT = 15
M2
ENT (10)
G3
ENP (7)
G4
CLK (2)
C5/2,3,4+
A (3) (14) QA
1,5D [1]
B (4) (13) QB
[2]
C (5) (12) QC
[4]
(1) Clear outputs to zero D (6) (11) QD
(2) Reset to binary twelve [8]
(3) Count to thirteen, fourteen, fifteen, zero, one and two
(4) Inhibit
06
X : Etat indiffrent
H : 1 logique
L : 0 logique
BIN : Mode de comptage binaire
DEC : Mode de comptage dcimal
Complter les deux schmas de cblage afin de raliser un compteur modulo 12 en indiquant chaque fois le
bit de faible poids par (LSB) et le bit de fort poids par (MSB).
7493
R0(1) 2 CTR
R0(2) 3 CT=0
CKA 14 DIV 2 12
QA
9
QB
DIV 8 0
CKB 1 8 QC
CT
2 11 QD
7493
R0(1) 2 CTR
R0(2) 3 CT=0
CKA 14 DIV 2 12
QA
9
QB
DIV 8 0
CKB 1 8 QC
CT
2 11 QD
7490
R0(1) 2 CTR
R0(2) 3 CT=0
6
R9(1)
R9(2) 7 Z3
14 DIV 2
CKA 12 QA
3CT=1
DIV 5 9 QB
0
CKB 1
CT 8
QC
3CT=4
11
2 QD
7490
R0(1) 2 CTR
R0(2) 3 CT=0
6
R9(1)
R9(2) 7 Z3
14 DIV 2
CKA 12 QA
3CT=1
DIV 5 9 QB
0
CKB 1
CT 8
QC
3CT=4
11
2 QD
7490 t
R0(1) 2 CTR
CT=0
QA
R0(2) 3
R9(1) 6
t
R9(2) 7 Z3 QB
CKA 14 DIV 2 12 QA t
3CT=1 QC
DIV 5 9 QB
0
CKB 1
8 t
CT QC
3CT=4
11
QD
2 QD
t
7490 7490
R0(1) 2 CTR R0(1) 2 CTR
R0(2) 3 CT=0 R0(2) 3 CT=0
6 6
R9(1) R9(1)
R9(2) 7 Z3 R9(2) 7 Z3
H 14 DIV 2 14 DIV 2
CKA 12 QA CKA 12 QA
3CT=1 3CT=1
DIV 5 9 QB DIV 5 9 QB
0 0
CKB 1 CKB 1
CT 8 CT 8
QC QC
3CT=4 3CT=4
11 11
2 QD 2 QD
7490
R0(1) 2 CTR
R0(2) 3 CT=0
6
R9(1)
R9(2) 7 Z3
14 DIV 2
CKA 12 QA
3CT=1
DIV 5 9 QB
0
CKB 1
CT 8
QC
3CT=4
11
2 QD
1- Complter le schma structurel ci-dessous pour avoir un compteur modulo 14, prvoir un bouton Init
Donner lquation de CLR en fonction des sorties des compteurs et le bouton Init
CLR = .
Vers Vers
dcodeur 2 dcodeur 1
74390 74390
CTR CTR
2CLR 14 1CLR 2
CT = 0 CT = 0
2CKA 15
+
DIV2 13 2QA 1CKA 1
+
DIV2 3 1QA
11 5
2CKB 12
DIV5 0
2QB
1CKB 4
DIV5 0
1QB
+ 10 2QC + 6 1QC
1
CT CT
+Vcc 9 2QD 7 1QD
2 2
Init
Dizaine Unit
R
(Horloge)
Exercice N4 :
En utilisant le circuit intgr 4510(voir dossier technique) raliser un compteur modulo 6.Prvoir un bouton
dinitialisation. tat initial 0
CTR DIV
. MR 10
9 CT=0
4510
U/D 10 M1
TC 7
CE 5 G2
PL 1 C3
C 15 C 1,2 +/ C 1,2
P
P0 4 3D (1) 6 Q0
P 12 1 Q1
(2)
1 1
P2 13 (4) 1 Q2
4
P3 3 2 Q3
(8)
Exercice N5 :
En utilisant le circuit intgr 4510(voir dossier technique) raliser un dcompteur modulo 9. Prvoir un
bouton dinitialisation 8
CTR DIV 10
MR 4510
9
CT=0
U/D 10 M1
TC 7
CE 5 G
2
PL 1 C
3
CP 15 C 1,2 +/ C 1,2
P0 4 3D (1) 6 Q0
P1 12 11 Q1
(2)
P2 13 (4) 14 Q2
P3 3 2 Q3
(8)
Exercice N6 :
En utilisant 2 C.I. 4510 raliser un compteur qui compte de 3 78. Prvoir un bouton dinitialisation 3
(cascade synchrone) puis cascade asynchrone.
P0 4 3D (1) 6 Q0 P0 4 3D (1) 6 Q0
P1 12 11 Q1 P1 12 11 Q1
(2) (2)
P2 13 (4) 14 Q2 P2 13 (4) 14 Q2
P3 3 2 Q3 P3 3 2 Q3
(8) (8)
Unit Dizaine
P0 4 3D (1) 6 Q0 P0 4 3D (1) 6 Q0
P1 12 11 Q1 P1 12 11 Q1
(2) (2)
P2 13 (4) 14 Q2 P2 13 (4) 14 Q2
P3 3 2 Q3 P3 3 2 Q3
(8) (8)
a- Raliser un dcompteur modulo 7 avec le CI 74193 (Voir dossier technique). Prvoir une entre
dinitialisation 6.
b- Raliser un compteur qui compte de 2 200 avec les CI 74193 .Prvoir une entre dinitialisation 2
(cascade asynchrone)
Circuit I Circuit II
c- Raliser un dcompteur modulo 60 avec les CI 74193 .Prvoir une entre dinitialisation.(cascade
asynchrone)
Circuit I Circuit II
Exercice N8 :
Complter le schma de cblage dun compteur modulo 42 en utilisant 2 circuits 74190 (voir dossier
technique) monts en cascade asynchrone et des portes NAND. Prvoir un bouton Raz .
CTEN CTEN
G1 CTR DIV 10 MAX/MIN G1 CTR DIV 10 MAX/MIN
D/U D/U
M2 [DOWN] 2(CT=0)Z6 M2 [DOWN] 2(CT=0)Z6
M3 [UP] 3(CT=9)Z6 M3 [UP] 3(CT=9)Z6
CLK CLK
1,2- / 1,3+ RCO 1,2- / 1,3+ RCO
G4 6,1,4 G4 6,1,4
LOAD LOAD
C5 C5
A QA A QA
5D [1] 5D [1]
B QB B QB
[2] [2]
C QC C QC
[4] [4]
D QD D QD
[8] [8]
Circuit I Circuit II
Exercice N9 :
En se basant sur la notice technique du CI 74161 et le circuit 74162, complter le tableau suivant :
1)
74161
74162
2) Raliser un compteur modulo 8 avec le circuit intgr 74161 proposer deux mthodes
1re mthode
74LS161A
CTRDIV 16
CLR (1)
CT = 0
LOAD (9) (15) RCO
M1 3CT = 15
M2
ENT (10)
G3
ENP (7)
G4
CLK (2)
C5/2,3,4+
A (3) (14) QA
1,5D [1]
B (4) (13) QB
[2]
C (5) (12) QC
[4]
D (6) (11) QD
[8]
2me mthode
74LS161A
CTRDIV 16
CLR (1)
CT = 0
LOAD (9) (15) RCO
M1 3CT = 15
M2
ENT (10)
G3
ENP (7)
G4
CLK (2)
C5/2,3,4+
A (3) (14) QA
1,5D [1]
B (4) (13) QB
[2]
C (5) (12) QC
[4]
D (6) (11) QD
[8]
9 7
4029
10
5
1
15
4 6
VCC (1)
12 11
(2)
R 13 14
Init (3)
3 2
(4)
9 7
4029
10
5
1
15
VCC
4 6
(1)
R 12 11
Init (2)
13 14
(3)
3 2
(4)
Exercice N11 :
Le circuit suivant est ralis avec les CI 4510 et le CI 7483 (voir dossier technique). Quel est le comptage
ralis par les circuits U1 et U2 ?
Comptage ralis par U1 ..
Comptage ralis par U2 ..
VCC
U1
U1(CLK) 4 6
A1 Q1
12 11
A2 Q2
13 14
A3 Q3
3 2
A4 Q4
15 U3
CLK
5 7 10 9
CI CO A1 S1
10 8 6
U/D A2 S2
1 3 2
PE A3 S3
9 1 15
MR A4 S4
4510 11
B1
7
B2
4
B3
16
U2 B4
4 6 13 14
A1 Q1 C0 C4
12 11
A2 Q2
13 14 7483
A3 Q3
3 2
A4 Q4
15
CLK
5 7
CI CO
10
U/D
1
PE
9
MR
4510
Exercice N12 :
1
Clk
0
1
CTEN
0
1
D/U
0
1
LOAD
0
1
QA
0
1
QB
0
1
QC
0
1
QD
0
Valeur du compteur
en dcimal N(10)
1
RCO
0