Lab 4 Flip Flop Electronicos Ii

Facultad de Ciencias e Ingenieras Pg.
1/21
Universidad Catlica de Santa
Fsicas y Formales. Escuela
Profesional de Ingeniera
Gua de Laboratorio de
Mara Mecnica, Mecnica Elctrica y Circuitos Electrnicos II FECHA
Mecatrnica. 18/10/2016
DOCENTE Ing. Christiam Collado

AULA R-200
CIRCUITOS SECUENCIALES HORARIO 12pm-2pm
Tema DIA Miercoles
FORMATO NICO DE TRABAJO
Apellidos y
Nombres LAB 04 GP. N. 05
Universidad Catlica Santa Mara

Facultad De Ciencias Fsicas Y Formales
Escuela Profesional De Ing. Mecnica Mecnica Elctrica Y
Mecatrnica
Curso: Circuitos Electrnicos II

Tema: CIRCUITOS SECUENCIALES
Ingeniero: Ing. Christiam Collado Oporto
Alumnos:
-Apaza Chavez, Felipe
-Caceres Nuez, Jhon
-Machacca Tunquipa, Miguel
-Roldan Ramirez, Paulo
Grupo: 05
Arequipa-Per 2016
Facultad de Ciencias e Ingenieras Pg. 2/21

AULA R-200
Tema DIA Miercoles
Apellidos y
OBJETIVOS:
Conocer las caractersticas y funcionamiento de las compuertas
Exclusivas.
Conocer las principales caractersticas de un circuito lgico
combinacional.
Escribir la expresin booleana de salida de cualquier circuito lgico
combinacional y desarrollar la tabla de verdad a partir de la misma.
Disear circuitos lgicos combinacionales e implementarlos mediante
CIs (puertas lgicas) que proporcionan los fabricantes haciendo uso de
la descripcin, tabla de verdad y cronogramas facilitados.
Adquirir destreza en el montaje de aplicaciones con circuitos
combinacionales.
MARCO TERICO:
DISPOSITIVOS DE MEMORIA
Constituyen los elementos principales de un circuito digital secuencial ya que
permite recordar el estado anterior del sistema, que luego determinar el
estado siguiente y la salida. Un circuito de memoria o biestable tiene una o dos
entradas de excitacin, que son las que sirven para llevar al circuito al estado
deseado. Los dos tipos de circuitos de memoria usados son los latches y los
flip flops. Un latch es el dispositivo cuyas seales de entrada de excitacin
controlan su estado. Si la entrada de excitacin puede colocarlo slo en estado
1, este se llamar latch set. Si la entrada de excitacin es capaz de colocarlo
en estado 0, se llamar latch reset. Si tiene entradas de excitacin que pueden
especificar un estado estable 0 1, el latch se llamar latch set reset.

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Apellidos y
Un flip flop difiere del latch porque tiene una entrada de control llamada reloj
o clock, que es la encargada de determinar el instante exacto en que el
dispositivo cambiar de estado, segn lo indicado por las entradas de
excitacin.
En ambos tipos de dispositivo las entradas de excitacin y el estado anterior

determinan el estado siguiente y la salida, la diferencia est en que en el latch
estos se consiguen en el instante en que cambien las entradas de excitacin;
en un flip flop el cambio lo determina la entrada de reloj
LATCH
Son dispositivos capaces de almacenar un bit de informacin, 1 0, segn lo
indicado por sus entradas de excitacin. A continuacin veremos cmo se
implementa un latch usando compuertas lgicas y la realimentacin de sus
seales.

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Su smbolo lgico es el siguiente:
La tabla que permite observar los valores de las entradas y las salidas
originadas se denomina Tabla de Excitacin. Para construir esta tabla se debe
considerar que quienes determinan el valor de la salida son las entradas S y R
adems del valor que en ese instante tenga la salida Q, la Tabla de excitacin
es como la siguiente.

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Siendo su diagrama de tiempo el siguiente:


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FLIP FLOP
Dispositivos de funcionamiento muy similar a los latches, se caracterizan por
tener una entrada de reloj que define el instante exacto en que pueden cambiar
de estado. En circuitos secuenciales sncronos se requiere tener control
absoluto del momento en el que ciertas lneas toman un estado determinado y
no depender de los valores que tomen las entradas. El smbolo esquemtico de
este flip flop es el siguiente:

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FLIP FLOP RS MAESTRO ESCLAVO
Llamado tambin Flip Flop RS Master Slave o FF RS MS. Flip flop

formado a travs de la interconexin de dos latches RS con entrada de
control, como se muestra en la figura siguiente:
Para explicar el funcionamiento de ste flip flop nos remitiremos a la

figura 08, que muestra la estructura de este flip flop. Cuando la seal
CLK es 0, el FF Maestro est habilitado (en modo compuerta) y el FFG
Esclavo, deshabilitado (modo retencin). Esto tiene como consecuencia
que los cambios en las entradas R y/o S sean asumidos por el Maestro
pero no por el Esclavo.
Si CLK cambia a 1, los papeles se invierten, es decir, el FF Maestro
pasa a estar inhabilitado (modo retencin) mientras que el FF Esclavo se
habilita (modo compuerta) teniendo como resultado que tanto la salida
del FF Maestro, Q y Q`, sean quienes determinen el valor de la salida del
FF Esclavo. Se suele decir que este flip flop es activado por pulsos en la
lnea CLK ya que requiere una transicin de 0 a 1 y luego otra de 1 a 0.
En realidad, la activacin se da solamente por un flanco ascendente,
ocurre que para que pueda producirse otra activacin, la seal CLK
deber nuevamente volver a 0 para poder producir un nuevo flanco.

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Para entender mejor el funcionamiento del FF RS MS nos remitiremos al

siguiente diagrama de tiempos:
Cualquier cambio en las entradas R y/o S en un periodo de tiempo en el

que no se da ningn flanco, no tendr ninguna ingerencia en la salida Q
del FF. Incluso se puede notar que en un periodo ambas entradas (R y
S) toman valor 1 a la vez, lo que constituye una entrada prohibida pero
como durante este periodo no se da ningn flanco de subida, esta
situacin no implica ninguna dificultad para el FF RS MS.
FLIP FLOP TIPO D MAESTRO ESCLAVO
Siguiendo el mismo criterio que en el caso del FF RS MS, el flip flop tipo
D se crea a partir de dos latches tipo D con entrada de control,
interconectando estas de modo que las salidas del FF sean posibles de

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cambiar nicamente ante la ocurrencia de un flanco ascendente. La

arquitectura del flip flop tipo D ser la siguiente:
En lneas generales y para no ser redundantes en la explicacin del

principio de funcionamiento podemos decir que este flip flop tiene como
objetivo el almacenamiento del valor ingresado por la entrada D en el
instante en que ocurre un flanco de subida en la entrada de reloj CLK.
En este diagrama de tiempos es necesario hacer una observacin

especial, en el 4 flanco de subida se puede observar que la entrada D
cambia de valor en el mismo instante que se da el flanco y que la salida
asume el valor anterior de la entrada y no el nuevo. Esto tiene una
explicacin sencilla, en lo que se refiere a tipos de activacin, sabemos
que la seal D es activa por nivel mientras que la seal CLK es activa
por flanco, en funcin al tiempo, el flanco ocurre en el instante de la

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transicin de 0 a 1 mientras que una activacin por nivel requiere que la

lnea mantenga el nivel por un tiempo determinado, que por lo general
ocurre despus de que se ha dado el flanco. En conclusin, el flanco
ocurre en este flip flop cuando la seal en D an no ha alcanzado el
tiempo requerido en el nuevo nivel, por lo que se asume su valor
anterior.
FLIP FLOP JK MAESTRO ESCLAVO
Es una versin mejorada del flip flop RS, ya que evita la combinacin de
entradas prohibidas. La relacin entre las lneas es la siguiente: J = S y
K = R. El flip flop JK salva el caso de las entradas no permitidas del flip
flop RS, cuando R = S = 1, incluyendo en este caso una funcin nueva al
flip flop que consiste en invertir el valor de la salida cuando se de esta
combinacin de valores en su entrada. De lo descrito anteriormente
podemos deducir que la tabla de excitacin del flip flop JK puede ser la
siguiente:

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Apellidos y
FLIP FLOP TOGGLE (TIPO T)
Este flip flop es una variacin del flip flop JK y consiste en usar una sola
entrada (T) para seleccionar una de dos funciones que puede cumplir el
flip flop. Si T = 0 el flip flop mantiene el valor existente en la salida Q,
mientras que si T = 1 el valor de Q se invierte. La tabla de excitacin
ser similar a la siguiente:

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Apellidos y

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Tema DIA Miercoles
Apellidos y
MATERIALES UTILIZADOS EN LA PRCTICA:

N MATERIALES UTILIZADOS
FUENTE DE ALIMENTACION
1
2
MULTIMETRO DC
CI-TTL 74LS00, 74LS02,

74LS04, 74LS08, 74LS11,
3
74LS27, 74LS32
DIP SWITCH DE 4 Y 8
4
CONTACTOS
5 RESISTENCIAS DE 220
6 DIODOS LED
7 PROTOBOARD
8 CABLES DE CONEXIN

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Apellidos y
HERRAMIENTAS (ALICATE
PICO DE LORO, ALICATE DE
9
PINZAS, DESTORNILLADOR
ESTRELLA,
DESTORNILLADOR PLANO
PROCEDIMIENTO EXPERIMENTAL:
1.
1.1 Construya el circuito de la figura 15 (Entradas R y S, salida Q y su
correspondiente negada), se le recomienda que inicialice con S=0,
R=1.
1.2 A continuacin llene la tabla 06 de verdad. Como en todas las
prcticas deber de usar interruptores y leds con sus respectivas
resistencias.
S R Q Q*
0 0 Mantiene el valor anterior
0 1 0 1
1 0 1 0
1 1 Indeterminado
Tabla 06

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Apellidos y
1.3 Qu sucede cuando R=S=1. describa las variaciones de la salida en

funcin de la definicin del FLIP-FLOP RS
Ambos leds se encuentran prendidos, lo que indica que no se
encuentra ni en estado SET o RESET (Indeterminado).
1.4 Construya el circuito de la figura 16, inicialice con S=0 y R=1.

Coloque CK en 1 y llene la tabla 07. Explique este funcionamiento.
CLK S R Q Q*
1 0 0 Mantiene el valor anterior
1 0 1 0 1
1 1 0 1 0
1 1 1 Indeterminado
Tabla 07
Empezando en estado RESET, el circuito acta como un latch S-

R convencional, siempre y cuando la entrada CK se encuentre
activa.

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Tema DIA Miercoles
Apellidos y
1.5 Coloque CK en 0 y llene la tabla 08. Explique este funcionamiento.
CLK S R Q Q*
Tabla 08
Cuando la entrada CK se encuentra en 0, sin importar la entrada

que se ponga, no habr cambio en las salidas, debido a que la
entrada CK acta como un enable que permite funcionar al
circuito.
1.6 Fijando primero los valores de R y S, active la seal CK provocando

un cambio de 0 a 1. Explique qu sucede mediante el llenado de la
tabla 09.
S R Q Q* CLK Q Q*
0 1 1 0 De 0 a 1 0 1
0 0 1 0 De 0 a 1 Mantiene el valor
anterior
1 0 1 0 De 0 a 1 1 0
1 1 1 0 De 0 a 1 Indeterminado
Tabla 09
Cuando la entrada CK pasa de 0 a 1, se activa el circuito

produciendo los cambios observados, correspondientes a un
latch S-R.

AULA R-200
Tema DIA Miercoles
Apellidos y
1.7 Repita 1.6 para cuando la seal CK provoca un cambio de 1 a 0.

Explique qu sucede mediante la tabla 10.
S R Q Q* CLK Q Q*
Mantiene el valor anterior
De 1 a 0 Mantiene el valor anterior
0 0
0 1 0 1 De 1 a 0 Mantiene el valor anterior
1 0 1 0 De 1 a 0 Mantiene el valor anterior
1 1 Indeterminado De 1 a 0 Indeterminado
Tabla 10
Cuando se pasa de 1 a 0 en la entrada CK, el circuito deja de
realizar su funcin, y mantiene el valor anterior.
1.8 Finalmente explique cul es la funcin de la seal CK.
La seal CK sirve como una seal de enable o activadora,

cuando se encuentra en 1 el circuito realiza la funcin, en
cambio cuando se encuentra en 0 el circuito no realiza la
funcin, en este caso acta como si ambas entradas S-R
estuvieran en 0 (mantener el dato anterior).
1.9 Construir el circuito de la figura 17 describir su funcionamiento al
realizar mediante el pulsador S1.

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Tema DIA Miercoles
Apellidos y
Sin activar el pulsador, el circuito presenta una salida (Q=0; Q*=1).
Activando el pulsador, las salidas se invierten (Q=1; Q*=0)


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Apellidos y
2. FLIP FLOP
2.1 Revise la hoja de datos del 7476 y arme el circuito de la figura 18.
2.2 Coloque las seales PR (P) y CLR (C) a 1, produciendo luego a

travs del switch un flanco de bajada (CK pasa de 1 a 0). Llene la
tabla 11.
P C J K Q Q* CLK Q Q*
1 1 0 1 Indeterminado De 1 a 0 Indeterminado
1 1 0 0 - De 1 a 0 -
1 1 1 0 - De 1 a 0 -
1 1 1 1 - De 1 a 0 -
Tabla 11
2.3 Active la seal PR con 0. Qu sucede con la salida cuando varan J

y K (mantenga CLR en 1). Llene la tabla 12.
P C J K Q Q* CLK Q Q*
0 1 0 0 - De 1 a 0 -
0 1 0 1 - De 1 a 0 -
0 1 1 0 - De 1 a 0 -
0 1 1 1 - De 1 a 0 -
Tabla 12
2.4 Active la seal CLR con 0. Qu sucede con la salida cuando varan
J y K (mantenga PR en 1). Llene la tabla 13.

AULA R-200
Tema DIA Miercoles
Apellidos y
2.5 Active las seales CLR y PR con 0. Qu sucede con la salida

cuando varan J y K. Llene la tabla 14.
2.6 Active las seales CLR y PR con 1. Adems coloque las entradas J
y K a 1. Seguidamente use el circuito reloj armado en el
cuestionario previo. Qu sucede con las salidas Q y Q negada.
Como se le denomina a este tipo de trabajo.
El circuito no presento el comportamiento deseado,

presentando fallas, por lo que no se pudo realizar las
actividades.

AULA R-200
Tema DIA Miercoles
Apellidos y
3. FLIP FLOP D
3.1 Revise la hoja de datos del 7474 y arme el circuito de la figura 19.
3.2 Coloque las seales CLR y PR a 1, produciendo a travs del switch

un flanco de subida (CK pasa de 0 a 1). Desarrollar la tabla 15.
P C D Q Q* CLK Q Q*
1 1 1 0 0 De 0 a 1 1 0
1 1 0 1 0 De 0 a 1 0 1
Tabla 15
3.3 Cumplen el CLR y el PR la misma funcin que en el anlisis con el

JK? (Anexe una tabla en su informe final)
Si, la entrada CLR, al estar conectada a tierra, pone al circuito

en estado REST (0), y la entrada PR, al conectarla a tierra, pone
al circuito en estado SET (1).

AULA R-200
Tema DIA Miercoles
Apellidos y
P C D CLK Q Q*
1 1 1 De 0 a 1 1 0
1 1 0 De 0 a 1 0 1
0 1 1 De 0 a 1 1 0
1 0 1 De 0 a 1 0 1
Tabla 15
Cuando la entrar PR se activa, conectndola a tierra.
Cuando la entrar CLR se activa, conectndola a tierra.


AULA R-200
Tema DIA Miercoles
Apellidos y
Conclusiones:
Se observ el funcionamiento de los flip flop, su comportamiento y sus
distintos estados para distinta secuencias de activacin.
Se ha identificado la diferencia entre un circuito combinacional y uno
secuencial.
Ha sido posible comprender la manera en que los Flip-Flops permiten
almacenar valores en memoria.
Se ha utilizado el diseo de Flip-Flops con habilitador o entradas
PRESET o CLEAR para permitir un mejor control sobre las salidas que
se desean.
Las tablas de verdad han sido utilizadas como herramientas para
obtener conclusiones respecto al funcionamiento u operacin de los
circuitos realizados.
BIBLIOGRAFA
Tocci Ronald: SISTEMAS DIGITALES PRINCIPIOS Y
APLICACIONES. Prentice Hall 2002 Mxico
M. Morris Mano: DISEO DIGITAL. Pearson Educacin 2003 Mxico
Floyd Tomas L.: FUNDAMENTOS DE ELECTRNICA DIGITAL Edit.
Mac Graw Hill Mxico 2005
WakerlyJhon F. DISEO DIGITAL PRINCIPIOS Y PRACTICAS
Marcombo 2005 Mxico

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DOCENTE Ing. Christiam Collado

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Curso: Circuitos Electrnicos II

Ingeniero: Ing. Christiam Collado Oporto

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En ambos tipos de dispositivo las entradas de excitacin y el estado anterior

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Su smbolo lgico es el siguiente:

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Siendo su diagrama de tiempo el siguiente:

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FLIP FLOP RS MAESTRO ESCLAVO

Llamado tambin Flip Flop RS Master Slave o FF RS MS. Flip flop

Para explicar el funcionamiento de ste flip flop nos remitiremos a la

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Para entender mejor el funcionamiento del FF RS MS nos remitiremos al

Cualquier cambio en las entradas R y/o S en un periodo de tiempo en el

FLIP FLOP TIPO D MAESTRO ESCLAVO

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cambiar nicamente ante la ocurrencia de un flanco ascendente. La

En lneas generales y para no ser redundantes en la explicacin del

En este diagrama de tiempos es necesario hacer una observacin

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transicin de 0 a 1 mientras que una activacin por nivel requiere que la

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FLIP FLOP TOGGLE (TIPO T)

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MATERIALES UTILIZADOS EN LA PRCTICA:

CI-TTL 74LS00, 74LS02,

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1.3 Qu sucede cuando R=S=1. describa las variaciones de la salida en

1.4 Construya el circuito de la figura 16, inicialice con S=0 y R=1.

Empezando en estado RESET, el circuito acta como un latch S-

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1.5 Coloque CK en 0 y llene la tabla 08. Explique este funcionamiento.

Cuando la entrada CK se encuentra en 0, sin importar la entrada

1.6 Fijando primero los valores de R y S, active la seal CK provocando

Cuando la entrada CK pasa de 0 a 1, se activa el circuito

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1.7 Repita 1.6 para cuando la seal CK provoca un cambio de 1 a 0.

1.8 Finalmente explique cul es la funcin de la seal CK.

La seal CK sirve como una seal de enable o activadora,

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Sin activar el pulsador, el circuito presenta una salida (Q=0; Q*=1).

Activando el pulsador, las salidas se invierten (Q=1; Q*=0)

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2.2 Coloque las seales PR (P) y CLR (C) a 1, produciendo luego a

2.3 Active la seal PR con 0. Qu sucede con la salida cuando varan J

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2.5 Active las seales CLR y PR con 0. Qu sucede con la salida

El circuito no presento el comportamiento deseado,

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3.2 Coloque las seales CLR y PR a 1, produciendo a travs del switch

3.3 Cumplen el CLR y el PR la misma funcin que en el anlisis con el

Si, la entrada CLR, al estar conectada a tierra, pone al circuito

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