CARACTERISTICAS

Alta precisin, compatible con IEC 61036 e IEC61268 Integrador digital en chip que permite la
interfaz directa con sensores de corriente con salida di / dt.

El ADE7753 suministra energa activa, reactiva y aparente, forma de onda muestreada, corriente y
voltaje RMS Menos de 0.1% de error en un rango dinmico de 1000 a 1

Positivo solo modo de acumulacin de energa disponible

Un usuario en chip Umbral programable para la sobretensin de lnea y el SAG, y la supervisin de

la PSU Calibracin de potencia digital, fase y compensacin de entrada

Un sensor de temperatura en el chip ( 3 C tpico)

Una interfaz serie compatible con SPI

Una salida de pulso con frecuencia programable

Pin de solicitud de interrupcin (IRQ) y registro de estado

Los ADCs y DSP propietarios proporcionan datos de alta precisin sobre grandes variaciones en las
condiciones ambientales y el tiempo

Referencia 2.4V 8% (20 ppm / C tpico) con capacidad de sobre marcha externa

Suministro nico de 5 V, bajo consumo (25 mW tpico)

DESCRIPCIN GENERAL
El ADE7753 es un CI preciso de mediciones de energa activa y aparente con una interfaz en serie y
una salida de pulso.
El ADE7753 incorpora dos ADC sigma delta de segundo orden, un integrador digital (en H1), circuito
de referencia, sensor de temperatura y todo el procesamiento de seal requerido para realizar el
clculo de RMS en la medicin de voltaje y corriente, activa, reactiva y de energa aparente.
Un integrador digital en chip proporciona una interfaz directa a los sensores de corriente di / dt
como las bobinas de Rogowski. El integrador digital elimina la necesidad de un integrador analgico
externo, y esta solucin proporciona una excelente estabilidad a largo plazo y coincidencia de fase
precisa entre los canales de corriente y voltaje. El integrador se puede encender y apagar segn el
sensor de corriente seleccionado.
El ADE7753 contiene un registro de Energa activa. Es capaz de contener ms de 200 segundos de
energa acumulada a plena carga. Los datos se leen desde el ADE7753 a travs de la interfaz en serie.
El ADE7753 tambin proporciona una salida de pulso (CF) con una frecuencia de salida proporcional
a la potencia activa. Adems del clculo de rms y la informacin de potencia activa y aparente, el
ADE7753 tambin acumula la energa reactiva firmada.
El ADE7753 tambin proporciona varias caractersticas de calibracin del sistema, es decir,
correccin de desplazamiento de canal, calibracin de fase y calibracin de potencia. La pieza
tambin incorpora un circuito de deteccin para variaciones de baja o alta tensin de corta
duracin.

El ADE7753 tiene un modo de acumulacin solo positivo que le da la opcin de acumular energa
solo cuando se detecta potencia positiva. Un umbral interno sin carga asegura que la pieza no
muestre ningn arrastre cuando no hay carga.

Una salida de cruce por cero (ZX) produce una salida que se sincroniza con el punto de cruce por
cero de la tensin de lnea.

Esta informacin se usa en el ADE7753 para medir el perodo de la lnea. La seal tambin se usa
internamente en el chip en el modo de acumulacin de energa activo y aparente del ciclo de lnea.
Esto permite una acumulacin de energa ms rpida y ms precisa y es til durante la calibracin.
Esta seal tambin es til para la sincronizacin de la conmutacin de rel con un cruce de voltaje
cero.
Terminologa
ERROR DE MEDICIN
El error asociado con la medicin de energa realizada por el ADE7753 est definido por la siguiente
frmula:

ERROR DE FASE ENTRE CANALES

El integrador digital y el HPF (filtro de paso alto) en el canal 1 tienen una respuesta de fase no ideal.
Para compensar esta respuesta de fase e igualar la respuesta de fase entre canales, se coloca una
red de correccin de dos fases en el canal 1: una para el integrador digital y otra para el HPF.
Cada red de correccin de fase corrige la respuesta de fase del componente correspondiente y
asegura una coincidencia de fase entre el canal 1 (corriente) y el canal 2 (tensin) dentro de 0.1
en un rango de 45Hz a 65Hz y 0.2 en un rango de 40Hz a 1kHz
.
FUENTE DE ALIMENTACIN RECHAZO
Esto cuantifica el error de medicin del ADE7753 como un porcentaje de la lectura cuando se vara
la fuente de alimentacin. Para la medicin de CA PSR, se toma una lectura de suministros nominales
(5V). Se obtiene una segunda lectura con los mismos niveles de seal de entrada cuando se
introduce una seal de CA (175mV rms / 120Hz) en los suministros. Cualquier error introducido por
esta seal de CA se expresa como un porcentaje de la lectura; consulte la definicin de Error de
medicin anterior.
Para la medicin DC PSR, se toma una lectura con suministros nominales (5V). Se obtiene una
segunda lectura con el mismo

niveles de seal de entrada cuando los suministros son variados 5%. Cualquier error introducido
se expresa nuevamente como un porcentaje de la lectura.

ERROR DE DESPLAZAMIENTO DEL ADC

Esto se refiere al desplazamiento de CC asociado con las entradas analgicas a los ADCs. Significa
que con las entradas analgicas conectadas a AGND, los ADC an ven una seal de entrada analgica
de cd. La magnitud del desplazamiento depende de la ganancia y la seleccin del rango de entrada
- ver curvas caractersticas. Sin embargo, cuando HPF1 est encendido, el desplazamiento se elimina
del Canal 1 (actual) y el clculo de la potencia no se ve afectado por este desplazamiento. Los
desplazamientos se pueden eliminar realizando una calibracin de desplazamiento - ver Entradas
analgicas.
GANAN ERROR
El error de ganancia en los ADC ADE7753 se define como la diferencia entre el cdigo de salida del
ADC medido (menos el desplazamiento) y el cdigo de salida ideal: consulte el ADC del canal 1 y el
ADC del canal 2. Se mide para cada uno de los rangos de entrada en el Canal 1 (0.5V, 0.25V y 0.125V).
La diferencia se expresa como un porcentaje del cdigo ideal.

GAIN ERROR MATCH

La coincidencia de error de ganancia se define como el error de ganancia (menos el desplazamiento)
obtenido al cambiar entre una ganancia de 1 (para cada uno de los rangos de entrada) y una
ganancia de 2, 4, 8 o 16.
s expresado como un porcentaje del cdigo ADC de salida obtenido bajo una ganancia de 1. Esto
proporciona el error de ganancia observado cuando la seleccin de ganancia se cambia de 1 a 2, 4,
8 o 16.

PINOUT:

1 RESET: Restablecer pin para ADE7753. Una lgica baja en este pin mantendr los ADCs y los
circuitos digitales (incluida la interfaz serie) en una condicin de reinicio.

2 DVDD: Fuente de alimentacin digital. Este pin proporciona la tensin de alimentacin para los
circuitos digitales en el ADE7753. El voltaje de suministro debe mantenerse a 5V 5% para la
operacin especificada. Este pin debe estar desacoplado a DGND con un condensador de 10F en
paralelo con un capacitor cermico de 100nF.

3 AVDD: Fuente de alimentacin analgica. Este pin proporciona la tensin de alimentacin para los
circuitos analgicos en el ADE7753. El suministro debe mantenerse a 5V 5% para la operacin
especificada. Se debe hacer todo lo posible para minimizar la ondulacin y el ruido de la fuente de
alimentacin en este pin mediante el desacoplamiento adecuado. Los grficos de rendimiento
tpicos en esta hoja de datos muestran el rendimiento de rechazo de la fuente de alimentacin. Este
pin debe estar desacoplado a AGND con un condensador de 10F en paralelo con un capacitor
cermico de 100nF.

4,5 V1P, V1N: Entradas analgicas para el canal 1. Este canal est diseado para su uso con el
transductor de corriente di / dt como la bobina Rogowski u otro sensor de corriente como el
transformador de derivacin o de corriente (CT). Estas entradas son entradas de tensin totalmente
diferenciales con niveles mximos de seal de entrada diferencial de 0.5V, 0.25V y 0.125V,
dependiendo de la seleccin de escala completa - Ver Entradas analgicas. El canal 1 tambin tiene
un PGA con selecciones de ganancia de 1, 2, 4, 8 o 16. El nivel mximo de seal en estos pines con
respecto a AGND es 0.5V.
Ambas entradas tienen un circuito interno de proteccin contra ESD y, adems, una sobrevoltaje de
6V puede mantenerse en estas entradas sin riesgo de dao permanente.

6,7 V2N, V2P: Entradas analgicas para el canal 2. Este canal est diseado para usarse con el
transductor de voltaje. Estas entradas son entradas de tensin totalmente diferenciales con un nivel
mximo de seal diferencial de 0.5V. El canal 2 tambin tiene un PGA con selecciones de ganancia
de 1, 2, 4, 8 o 16. El nivel mximo de seal en estos pines con respecto a AGND es 0.5V. Ambas
entradas tienen un circuito interno de proteccin contra ESD, y una sobrevoltaje de 6V puede
mantenerse en estas entradas sin riesgo de dao permanente.

8 AGND: Este pin proporciona la referencia de tierra para los circuitos analgicos en el ADE7753, es
decir, ADCs y referencia. Este pin debe estar vinculado al plano de tierra analgico o a la referencia
de tierra ms silenciosa del sistema. Esta referencia de tierra silenciosa se debe usar para todos los
circuitos analgicos, p. filtros anti-aliasing, transductores de corriente y voltaje, etc. Con el fin de
mantener el ruido del suelo alrededor del ADE7753 al mnimo, el plano de tierra silencioso solo debe
conectarse al plano de tierra digital en un punto. Es aceptable colocar todo el dispositivo en el plano
de tierra analgico - ver Informacin de aplicaciones.

9 REFIN/OUT: Este pin proporciona acceso a la referencia de voltaje en el chip. La referencia en el

chip tiene un valor nominal de 2.4V 8% y un coeficiente de temperatura tpico de 20ppm / C.
Tambin se puede conectar una fuente de referencia externa en este pin. En cualquier caso, este
pin debe estar desacoplado a AGND con un condensador cermico de 1F.

10 DGND: Esto proporciona la referencia de tierra para los circuitos digitales en el ADE7753, es
decir, multiplicador, filtros y convertidor de digital a frecuencia. Debido a que las corrientes digitales
de retorno en el ADE7753 son pequeas, es aceptable conectar este pin al plano de tierra analgico
del sistema - ver Informacin de aplicaciones. Sin embargo, la alta capacitancia del bus en el pin
DOUT puede dar como resultado una corriente digital ruidosa que podra afectar el rendimiento.

11 CF: Salida lgica de frecuencia de calibracin. La salida lgica de CF proporciona informacin de

Energa activa. Esta salida est destinada a ser utilizada para propsitos de operacin y calibracin.
La frecuencia de salida de escala completa se puede ajustar escribiendo en CFDEN y CFNUM
Registersee Energy To Frequency Conversion.

12 ZX: Forma de onda de voltaje (Canal 2) salida de cruce por cero. Esta salida alterna la lgica alta
y baja en el cruce por cero de la seal diferencial en el canal 2; consulte Deteccin de cruce por cero.

13 SAG: Esta salida de lgica de drenaje abierta (Open Colector) se activa baja cuando no se detecta
ningn cruce por cero o se cruza un umbral de bajo voltaje (Canal 2) durante un tiempo especificado.
Vea Deteccin de hundimiento de voltaje de lnea.

14 IRQ: Salida de solicitud de interrupcin. Esta es una salida lgica de drenaje abierto (Open
Colector) bajo activo. Las interrupciones enmascarables incluyen: reinicio del registro de energa
activo, registro de energa activa a la mitad y nuevas muestras de forma de onda. Vea las
interrupciones ADE7753.

15 CLKIN: Reloj maestro para ADCs y procesamiento de seal digital. Se puede proporcionar un
reloj externo en esta entrada lgica. Alternativamente, se puede conectar un cristal AT resonante
paralelo a travs de CLKIN y CLKOUT para proporcionar una fuente de reloj para el ADE7753. La
frecuencia de reloj para la operacin especificada es 3.579545MHz. Los condensadores de carga
cermica de entre 22pF y 33pF deben usarse con el circuito oscilador de la compuerta. Consulte la
hoja de datos de los fabricantes de cristales para ver los requisitos de capacidad de carga.
16 CLKOUT: Se puede conectar un cristal a travs de este pin y CLKIN como se describe arriba para
proporcionar una fuente de reloj para el ADE7753. El pin CLKOUT puede manejar una carga CMOS
cuando se proporciona un reloj externo en CLKIN o cuando se usa un cristal.

17 CS: Chip Select. Parte de la interfaz serie SPI de cuatro hilos. Esta entrada lgica baja activa
permite que el ADE7753 comparta el bus serie con varios otros dispositivos. Vea la interfaz en serie
ADE7753.

18 SCLK: Entrada de reloj serie para la interfaz en serie sncrona. Todas las transferencias de datos
en serie estn sincronizadas con este reloj: consulte Interfaz serie ADE7753. El SCLK tiene una
entrada de disparador schmitt para uso con una fuente de reloj que tiene un tiempo de transicin
de borde lento, por ejemplo, salidas de optoaislador.

19 DOUT: Salida de datos para la interfaz serie. Los datos se desplazan en este pin en el borde
ascendente de SCLK. Esta salida lgica normalmente se encuentra en un estado de alta impedancia,
a menos que est impulsando datos en el bus serie de datos; consulte la interfaz serie ADE7753.

20 DIN: Entrada de datos para la interfaz serie. Los datos se desplazan en este pin en el borde
descendente de SCLK-see ADE7753 Serial Interface .
ENTRADAS ANALGICAS
El ADE7753 tiene dos canales de entrada de tensin totalmente diferenciales. El voltaje mximo de
entrada diferencial para los pares de entrada V1P / V1N y V2P / V2N es 0.5V. Adems, el nivel
mximo de seal en las entradas analgicas para V1P / V1N y V2P / V2N es 0.5V con respecto a
AGND.
Cada canal de entrada analgica tiene un PGA (amplificador de ganancia programable) con posibles
selecciones de ganancia de 1, 2, 4, 8 y 16. Las selecciones de ganancia se realizan escribiendo en el
registro de ganancia, consulte la figura 2. Bits 0 a 2 seleccione la ganancia para la PGA en el Canal 1
y la seleccin de ganancia para la PGA en el Canal 2 se realiza a travs de los bits 5 a 7. La Figura 1
muestra cmo se realiza una seleccin de ganancia para el Canal 1 utilizando el registro de Ganancia.

Adems del PGA, el Canal 1 tambin tiene una seleccin de rango de entrada de escala completa
para el ADC. La seleccin del rango de entrada analgica ADC tambin se realiza utilizando el registro
de ganancia; consulte la Figura 2.
Como se mencion anteriormente, el voltaje mximo de entrada diferencial es 1V. Sin embargo, al
usar los bits 3 y 4 en el registro de Ganancia, la tensin mxima de entrada del ADC puede ajustarse
a 0.5V, 0.25V o 0.125V. Esto se logra ajustando la referencia del ADC; consulte el Circuito de
referencia ADE7753. La Tabla I a continuacin resume el nivel mximo de seal de entrada
diferencial en el Canal 1 para las diversas selecciones de rango y ganancia de ADC.

Tambin es posible ajustar los errores de compensacin en los canales 1 y 2 escribiendo en los
registros de correccin de compensacin (CH1OS y CH2OS, respectivamente). Estos registros
permiten eliminar los desplazamientos de los canales en el rango de 20 mV a 50 mV (segn la
configuracin de ganancia). Tenga en cuenta que no es necesario realizar una correccin de
desplazamiento en una aplicacin de medicin de energa si HPF en el canal 1 est encendido. La
Figura 3 muestra el efecto de las compensaciones en el clculo de potencia real. Como se puede ver
en la Figura 3, un desplazamiento en el Canal 1 y el Canal 2 contribuir con un componente de cd
despus de la multiplicacin. Dado que este componente de CC es extrado por LPF2 para generar
la informacin de Energa Activa (Real), los desplazamientos habrn contribuido un error al clculo
de la Potencia Activa.
Este problema se evita fcilmente al habilitar HPF en el canal 1. Al eliminar el desplazamiento de al
menos un canal, no se genera ningn componente de error en dc por la multiplicacin. Los trminos
de error en Cos (w.t) son eliminados por LPF2 y por la integracin de la seal de Energa Activa en el
registro de Energa Activa (AENERGY [23: 0]) - ver Clculo de Energa.
El contenido de los registros de correccin de compensacin es de 6 bits, cdigo de signo y
magnitud. La ponderacin del tamao de LSB depende de la configuracin de ganancia, es decir, 1,
2, 4, 8 o 16. La Tabla II a continuacin muestra el margen de compensacin corregible para cada una
de las configuraciones de ganancia y el peso de LSB (mV) para los registros de correccin de
compensacin . El valor mximo que puede escribirse en los registros de correccin de
desplazamiento es 31 decimal -ver Figura 4. La Figura 4 muestra la relacin entre el contenido del
registro de correccin de compensacin y el desplazamiento (mV) en las entradas analgicas para
un ajuste de ganancia de uno. Para realizar un ajuste de compensacin, las entradas analgicas se
deben conectar primero a AGND, y no debe haber seal en el Canal 1 o el Canal 2. Una lectura del
Canal 1 o del Canal 2 utilizando el

El registro de forma de onda dar una indicacin del desplazamiento en el canal. Este
desplazamiento se puede cancelar escribiendo un valor de desplazamiento igual y opuesto al
registro de desplazamiento correspondiente. La correccin de compensacin se puede confirmar
realizando otra lectura. Tenga en cuenta que al ajustar el desplazamiento del canal 1, debe
desactivar el integrador digital y el HPF.

di / dt SENSOR DE CORRIENTE Y INTEGRADOR DIGITAL

El sensor di / dt detecta los cambios en el campo magntico causados por la corriente alterna. La
figura 5 muestra el principio de un sensor de corriente di / dt.
La densidad de flujo de un campo magntico inducido por una corriente es directamente
proporcional a la magnitud de la corriente. Los cambios en la densidad de flujo magntico que pasan
a travs de un circuito conductor generan una fuerza electromotriz (EMF) entre los dos extremos
del circuito. El EMF es una seal de voltaje que es proporcional al di / dt de la corriente. La salida de
tensin del sensor de corriente di / dt est determinada por la inductancia mutua entre el conductor
portador de corriente y el sensor di / dt.

La seal actual necesita recuperarse de la seal di / dt antes de poder usarse. Por lo tanto, es
necesario un integrador para restaurar la seal a su forma original. El ADE7753 tiene un integrador
digital incorporado para recuperar la seal actual del sensor di / dt. El integrador digital en el Canal
1 se apaga por defecto cuando el ADE7753 se enciende. Configurar el MSB del registro CH1OS
activar el integrador. Las Figuras 6 a 9 muestran la magnitud y la respuesta de fase del integrador
digital.

Tenga en cuenta que el integrador tiene una atenuacin de -20dB / dec y un cambio de fase de
aproximadamente -90 . Cuando se combina con un sensor di / dt, la respuesta de magnitud y fase
resultante debe ser una ganancia plana sobre la banda de frecuencia de inters. Sin embargo, el
sensor di / dt tiene una ganancia de 20dB / dec asociada, y genera un ruido de alta frecuencia
significativo, se necesita un filtro anti-aliasing ms efectivo para evitar el ruido debido al aliasing,
vea Filtro Antialias. Cuando el integrador digital se apaga, el ADE7753 se puede usar directamente
con un sensor de corriente convencional, como un transformador de corriente (CT) o un derivador
de corriente de baja resistencia.

DETECCIN DE CRUCE CERO

El ADE7753 tiene un circuito de deteccin de cruce por cero en el Canal 2. Este cruce por cero se
usa para producir una seal cruzada cero externa (ZX) y tambin se usa en el modo de calibracin -
ver Calibracin de energa. La seal de cruce por cero tambin se usa para iniciar una medicin de
temperatura en el ADE7753; consulte Medicin de temperatura.
La Figura 10 muestra cmo se genera la seal cruzada cero a partir de la salida de LPF1.
Figura 10- Deteccin cruzada cero en el canal 2 La seal ZX ir lgica arriba en un cruce cero positivo
y lgico bajo en un cruce negativo cruce cero en el canal 2. La seal ZX de cruce por cero se genera
a partir de la salida de LPF1. LPF1 tiene un solo polo a 156Hz (en CLKIN = 3.579545MHz). Como
resultado, habr un desfase entre la seal de entrada analgica V2 y la salida de LPF1.

La respuesta de fase de este filtro se muestra en la seccin de Muestreo de Canal 2 de esta hoja de
datos. La respuesta de retardo de fase de LPF1 da como resultado un retraso de aproximadamente
0.97ms (@ 60Hz) entre el cruce por cero en las entradas analgicas del Canal 2 y el flanco
ascendente o descendente de ZX.
La deteccin de cruce por cero tambin impulsa un bit de indicador en el registro de estado de
interrupcin. Tambin aparecer un valor bajo activo en la salida de IRQ si el bit correspondiente en
el registro de habilitacin de interrupcin se establece en uno lgico.

El indicador en el registro de estado de interrupcin, as como la salida de IRQ, se restablecen a su

valor predeterminado cuando se lee el registro de estado de interrupcin con reinicio (RSTSTATUS).
Tiempo de espera de cruce de cero La deteccin de cruce de cero tambin tiene un registro de
tiempo de espera asociado ZXTOUT.

Este registro sin firmar de 12 bits se disminuye (1 LSB) cada 128 / CLKIN segundos. El registro se
restablece a su valor de escala completa programado por el usuario cada vez que se detecta un
cruce por cero en el Canal 2. El valor de encendido predeterminado en este registro es FFFh. Si el
registro decrementa a cero antes de que se detecte un cruce por cero y el bit DISSAG en el registro
de modo es lgico cero, el pin SAG se activar bajo. La ausencia de un cruce por cero tambin se
indica en el pin IRQ si el bit de habilitacin ZXTO en el registro de habilitacin de interrupcin est
configurado en uno lgico. Independientemente de la configuracin del bit de activacin, el
indicador ZXTO en el registro Estado de interrupcin siempre se establece cuando el registro
ZXTOUT se reduce a cero; consulte Interrupciones ADE7753.
El registro de tiempo muerto Zerocross puede ser escrito / ledo por el usuario y tiene una direccin
de 1Dh; consulte la seccin Interfaz serie. La resolucin del registro es de 128 / CLKIN segundos por
LSB. Por lo tanto, la demora mxima para una interrupcin es de 0.15 segundos (128 / CLKIN 212).

La Figura 11 muestra el mecanismo de la deteccin de tiempo de cruce de cero cuando la tensin

de lnea permanece en un nivel de CC fijo durante ms de CLKIN / 128 x ZXTOUT segundos.

MEDICIN DEL PERODO

El ADE7753 tambin proporciona la medicin del perodo de la lnea. El registro de perodo es un
registro de 15 bits sin firmar y se actualiza cada perodo. La resolucin de este registro es de 2.2ms
/ LSB cuando CLKIN = 3.579545MHz, que representa 0.013% cuando la frecuencia de lnea es 60Hz.
Cuando la frecuencia de lnea es 60Hz, el valor del registro de Perodo es aproximadamente 7576d.
La longitud del registro permite la medicin de frecuencias de lnea tan bajas como 13.9Hz.

MONITOR DE SUMINISTRO DE ENERGA

El ADE7753 tambin contiene un monitor de fuente de alimentacin en chip. El Analog Supply
(AVDD) es monitoreado continuamente por el ADE7753. Si el suministro es inferior a 4V 5%,
entonces el ADE7753 pasar a un estado inactivo, es decir, no se acumular energa cuando el
voltaje de suministro sea inferior a 4V. Esto es til para asegurar el correcto funcionamiento del
dispositivo durante el encendido y durante el apagado. El monitor de la fuente de alimentacin tiene
histresis y filtrado incorporados. Esto proporciona un alto grado de inmunidad a los disparos falsos
debido a suministros ruidosos.
Como se puede ver en la Figura 12, el nivel de disparo se establece nominalmente en 4V. La
tolerancia en este nivel de disparo es de aproximadamente 5%. El pin SAG tambin se puede
utilizar como una entrada de monitor de fuente de alimentacin a la MCU. El pin SAG ir
lgicamente bajo cuando el ADE7753 se encuentre en su estado inactivo. La fuente de alimentacin
y el desacoplamiento de la pieza deben ser tales que la ondulacin en AVDD no exceda 5V 5%
como se especifica para la operacin normal.

DETECCIN DE SAG DE VOLTAJE DE LNEA

Adems de la deteccin de la prdida de la seal de voltaje de lnea (cruce por cero), el ADE7753
tambin se puede programar para detectar cuando el valor absoluto de la tensin de lnea cae por
debajo de un cierto valor pico, durante un nmero de ciclos de lnea. Esta condicin est ilustrada
en la Figura 13 a continuacin.

La Figura 13 muestra la cada de la tensin de lnea por debajo de un umbral que se establece en el
registro de nivel de salto (SAGLVL [7: 0]) durante cinco ciclos de lnea. Dado que el registro del ciclo
de compresin (SAGCYC [7: 0]) contiene 03h, el pin SAG pasar a nivel bajo al final del ciclo de la
quinta lnea, para el cual el voltaje de lnea cae por debajo del umbral, si el bit DISSAG en el registro
de modo es lgico cero. Como es el caso cuando los cruces por cero ya no se detectan, el evento de
desplazamiento tambin se registra configurando el indicador SAG en el registro de estado de
interrupcin. Si el bit de habilitacin SAG est configurado en uno lgico, la salida lgica de IRQ se
activar a un nivel bajo: consulte Interrupciones ADE7753.
El pin SAG volver a ser lgico alto cuando el valor absoluto de la seal en el Canal 2 exceda el nivel
de desplazamiento establecido en el registro de Nivel de Sag. Esto se muestra en la Figura 13 cuando
el pin SAG sube durante el ciclo de la dcima lnea desde el momento en que la seal en el Canal 2
cay por primera vez por debajo del nivel del umbral. Conjunto de nivel de salto El contenido del
registro de nivel de salto (1 byte) se compara con el valor absoluto de la salida de byte ms
significativa de LPF1, despus de que se desplaza un bit a la izquierda. As, por ejemplo, el cdigo
mximo nominal de LPF1 con una seal de escala completa en el Canal 2 es 2518h, ver el muestreo
del Canal 2. Cambiando un bit a la izquierda obtendrs 4A30h. Por lo tanto, escribir 4Ah en el registro
de nivel SAG colocar el nivel de deteccin de desplazamiento en escala completa. Escribir 00h
pondr el nivel de deteccin de desplazamiento en cero. El registro de Sag Level se compara con el
byte ms significativo de una muestra de forma de onda despus del desplazamiento hacia la
izquierda y la deteccin se realiza cuando el contenido del registro de nivel de desplazamiento es
mayor.
DETECCIN DE PICO
El ADE7753 tambin se puede programar para detectar cundo el valor absoluto de la tensin o el
canal de corriente de una fase excede un cierto valor mximo. La Figura 14 ilustra el
comportamiento de la deteccin de pico para el canal de voltaje.

Tanto el canal 1 como el canal 2 se monitorean al mismo tiempo. La figura 14 muestra un voltaje de
lnea que excede un umbral que se establece en el registro de pico de tensin (VPKLVL [7: 0]). El
evento Voltage Peak se registra configurando el indicador PKV en el registro de estado de
interrupcin. Si el bit de habilitacin de PKV est configurado en uno lgico en el registro de Mscara
de interrupcin, la salida de la lgica de IRQ estar activa baja. De manera similar, el evento Current
Peak se registra configurando el indicador PKI en el registro Ineterrupt Status (estado inacabado);
consulte ADE7753 Interrupts (Interrupciones de ADE7753).

Conjunto de nivel mximo

El contenido de los registros VPKLVL e IPKLVL se compara respectivamente con el valor absoluto del
canal 1 y el canal 2, despus de que se multipliquen por 2. Por lo tanto, por ejemplo, el cdigo
mximo nominal del ADC del canal 1 con una seal de escala completa es 2851ECh -ver Muestreo
del Canal 1. Multiplicar por 2 dar 50A3D8h. Por lo tanto, escribiendo 50h en el registro IPKLVL
pondr el nivel de deteccin de picos del canal 1 en escala completa y establecer la deteccin de
picos actual en su valor menos sensible. Escribir 00h lo har poner el nivel de deteccin del canal 1
en cero. La deteccin se realiza cuando el contenido del registro IPKLVL es ms pequeo que la
muestra del canal 1 entrante.

Registro de nivel mximo

El ADE7753 registra el valor absoluto mximo alcanzado por el canal 1 y el canal 2 en dos registros
diferentes: IPEAK y VPEAK, respectivamente. VPEAK y IPEAK son registros sin firmar de 24 bits. Estos
registros se actualizan cada vez que el valor absoluto de la muestra de forma de onda del canal
correspondiente est por encima del valor almacenado en el registro VPEAK o IPEAK. El contenido
del registro VPEAK corresponde a 2 veces el valor absoluto mximo observado en la entrada del
canal 2. El contenido de IPEAK representa el valor absoluto mximo observado en la entrada del
canal 1. La lectura de los registros RSTVPEAK y RSTIPEAK borrar sus respectivos contenidos despus
de la operacin de lectura.

ADE7753 INTERRUPCIONES
En el ADE7753 Las interrupciones se gestionan a travs del registro de estado de interrupcin
(ESTADO [15: 0]) y el registro de habilitacin de interrupcin (IRQEN [15: 0]). Cuando se produce un
evento de interrupcin en el ADE7753, el indicador correspondiente en el registro de estado se
establece en uno lgico; consulte Registro de estado de interrupcin. Si el bit de habilitacin para
esta interrupcin en el registro de habilitacin de interrupcin es uno lgico, entonces la salida
lgica IRQ se activar a bajo nivel. Los bits de bandera en el registro de estado se establecen
independientemente del estado de los bits de habilitacin.

Para determinar la fuente de la interrupcin, el administrador del sistema (MCU) debe realizar una
lectura desde el registro de estado con reinicio (RSTSTATUS [15: 0]). Esto se logra llevando a cabo
una lectura desde la direccin 0Ch. La salida de IRQ ir a la lgica alta cuando se complete el
comando de lectura del registro de estado de interrupcin (consulte Tiempos de interrupcin). Al
realizar una lectura con reinicio, el ADE7753 est diseado para garantizar que no se pierdan los
eventos de interrupcin. Si ocurre un evento de interrupcin justo cuando se lee el registro de
estado, el evento no se perder y se garantiza que la salida lgica de IRQ pasar a alta durante la
transferencia de datos del registro de estado de interrupcin antes de volver a la lgica baja para
indicar la interrupcin pendiente . Consulte la siguiente seccin para obtener una descripcin ms
detallada.

Tiempo de interrupcin

La seccin de la interfaz serial ADE7753 debe revisarse primero antes de revisar el tiempo de
interrupcin. Como se describi anteriormente, cuando la salida de IRQ baja, el ISR de MCU debe
leer el registro de estado de interrupcin para determinar la fuente de la interrupcin. Al leer el
contenido del registro de estado, la salida de IRQ se establece en el ltimo flanco descendente de
SCLK de la primera transferencia de bytes (leer el comando de registro del estado de interrupcin).
La salida de IRQ se mantiene alta hasta que el ltimo bit de la siguiente transferencia de 15 bits se
desplace (contenido del registro de estado de interrupcin) - vea la Figura 16. Si hay una
interrupcin pendiente en este momento, la salida de IRQ volver a disminuir. Si no hay interrupcin
pendiente, la salida de IRQ permanecer alta.
MEDICIN DE TEMPERATURA
ADE7753 tambin incluye un sensor de temperatura en el chip. La medicin de la temperatura
puede realizarse configurando el bit 5 en el registro de modo. Cuando el bit 5 se establece como
lgico alto en el registro de modo, el ADE7753 iniciar una medicin de temperatura en el siguiente
cruce por cero. Cuando se detecta el cruce por cero en el Canal 2, la salida de voltaje del circuito de
deteccin de temperatura se conecta a ADC1 (Canal 1) para la digitalizacin. El cdigo resultante se
procesa y se coloca en el registro de temperatura (TEMP [7: 0]) aproximadamente 26 s ms tarde
(24 ciclos de CLKIN). Si est habilitado en el registro de habilitacin de interrupcin (bit 5), la salida
IRQ se activar cuando la conversin de temperatura haya finalizado. Tenga en cuenta que la
conversin de temperatura introducir una pequea cantidad de ruido en el clculo de la energa.
Si la conversin de temperatura se realiza con frecuencia (por ejemplo, varias veces por segundo),
se acumular un error notable en el clculo de la energa resultante a lo largo del tiempo. El
contenido del registro de temperatura est firmado (complemento de 2) con una resolucin de
aproximadamente 1 LSB / C. El registro de temperatura producir un cdigo de 00h cuando la
temperatura ambiente sea de aproximadamente 70 C. La medicin de temperatura no est
calibrada en el ADE7753 y tiene una tolerancia de compensacin que podra ser de hasta 20 C.

ADE7753 ANALOGO A LA CONVERSIN DIGITAL

La conversin de analgico a digital en el ADE7753 se lleva a cabo utilizando dos ADC sigma-delta
de segundo orden. Por razones de simplicidad, el diagrama de bloques en la Figura 17 muestra un
primer orden sigma-delta ADC. El convertidor se compone de dos partes: el modulador sigma-delta
y el filtro digital de paso bajo.
Un modulador sigma-delta convierte la seal de entrada en una secuencia en serie continua de 1 y
0 a una velocidad determinada por el reloj de muestreo. En el ADE7753, el reloj de muestreo es igual
a CLKIN / 4. El DAC de 1 bit en el circuito de retroalimentacin es impulsado por el flujo de datos en
serie. La salida DAC se resta de la seal de entrada. Si la ganancia del lazo es lo suficientemente alta,
el valor promedio de la salida del DAC (y por lo tanto del flujo de bits) se aproximar al del nivel de
la seal de entrada. Para cualquier valor de entrada dado en un solo intervalo de muestreo, los datos
del ADC de 1 bit son prcticamente insignificantes. Solo cuando se promedia una gran cantidad de
muestras se obtendr un resultado significativo. Este promedio se lleva a cabo en la segunda parte
del ADC, el filtro digital de paso bajo. Al promediar una gran cantidad de bits del modulador, el filtro
de paso bajo puede producir palabras de datos de 24 bits que son proporcionales al nivel de la seal
de entrada.

El convertidor sigma-delta utiliza dos tcnicas para lograr una alta resolucin a partir de una tcnica
de conversin de 1 bit. El primero es el exceso de muestreo. Por sobre muestreo, queremos decir
que la seal se muestrea a una velocidad (frecuencia) que es muchas veces mayor que el ancho de
banda de inters. Por ejemplo, la velocidad de muestreo en el ADE7753 es CLKIN / 4 (894 kHz) y la
banda de inters es de 40Hz a 2kHz. El sobre muestreo tiene el efecto de propagar el ruido de
cuantificacin (ruido debido al muestreo) en un ancho de banda ms amplio. Con el ruido extendido
ms fino en un ancho de banda ms amplio, el ruido de cuantificacin en la banda de inters se
reduce; consulte la Figura 18. Sin embargo, el sobre muestreo solo no es un mtodo suficientemente
eficiente para mejorar la relacin seal / ruido en la banda de interesar. Por ejemplo, se requiere
una relacin de sobre muestreo de 4 solo para aumentar la SNR en solo 6dB (1- it). Para mantener
la relacin de sobre muestreo a un nivel razonable, es posible configurar el ruido de cuantificacin
de modo que la mayora del ruido se encuentre en las frecuencias ms altas. Esto es lo que sucede
en el modulador sigma-delta, el ruido est conformado por el integrador que tiene una respuesta
de tipo de paso alto para el ruido de cuantificacin. El resultado es que la mayor parte del ruido se
produce en las frecuencias ms altas, donde se puede eliminar mediante el filtro digital de paso
bajo. Esta configuracin del ruido tambin se muestra en la Figura 18.
Filtro Antialiasing
La Figura 17 tambin muestra un filtro de paso bajo analgico (RC) en el entrada al modulador. Este
filtro est presente para prevenir aliasing. Aliasing es un artefacto de todos los sistemas
muestreados. Bsicamente significa que los componentes de frecuencia en la entrada seal al ADC
que son ms altos que la mitad del muestreo de la velocidad del ADC aparecern en la seal
muestreada a una frecuencia inferior a la mitad de la frecuencia de muestreo. La Figura 19 ilustra el
efecto. Componentes de frecuencia (flechas que se muestran en negro) ms de la mitad de la
frecuencia de muestreo (tambin conocido como Nyquist) frecuencia, es decir, 447 kHz) obtener
imgenes o doblar hacia abajo debajo de 447kHz (las flechas se muestran en gris). Esto suceder
con todos los ADC independientemente de la arquitectura. En el ejemplo se muestran, solo
frecuencias cercanas a la frecuencia de muestreo, es decir, 894kHz, se mover a la banda de inters
para la medicin, es decir, 40Hz - 2kHz. Esto permite el uso de LPF muy simple (bajo Pass Filter) para
atenuar el ruido de alta frecuencia (cerca de 900 kHz) y previene la distorsin en la banda de inters.
Para un convencional sensor de corriente, un filtro RC simple (LPF de un solo polo) con una
frecuencia de esquina de 10 kHz producir una atenuacin de aproximadamente 40dB a 894 kHz;
consulte la Figura 18. La 20 dB por dcada de atenuacin suele ser suficiente para eliminar los
efectos del aliasing para el sensor de corriente convencional. Para el sensor di / dt como la bobina
Rogowski, sin embargo, el sensor tiene 20dB por ganancia de la dcada. Esto neutralizar los -20dB
por atenuacin de la dcada producida por el LPF simple. Por lo tanto, cuando se utiliza un sensor
di / dt, se debe tener cuidado para compensar el 20dB por ganancia de dcada proveniente del
sensor di / dt. Uno enfoque simple es conectar en cascada dos filtros RC para producir el -40dB por
dcada de atenuacin necesaria.

Funcin de transferencia ADC

A continuacin se muestra una expresin que relaciona la salida de LPF en el ADC sigma-delta con
el nivel de la seal de entrada analgica. Ambos ADC en el ADE7753 estn diseados para producir
el mismo cdigo de salida para el mismo nivel de seal de entrada.

Por lo tanto, con una seal de escala completa en la entrada de 0.5V y una referencia interna de
2.42V, el cdigo de salida del ADC es nominalmente 165,151 o 2851Fh. El cdigo mximo del ADC
es 262.144, esto es equivalente a un nivel de seal de entrada de 0.794V. Sin embargo, para un
rendimiento especfico, no se recomienda que se exceda el nivel de seal de entrada de escala de
0.5V.

ADE7753 Circuito de referencia

A continuacin se muestra en la figura 20 una versin simplificada del circuito de salida de
referencia. El voltaje nominal de referencia en el pin REFIN / OUT es 2.42V. Este es el voltaje de
referencia utilizado para los ADC en el ADE7753. Sin embargo, el canal 1 tiene tres selecciones de
rango de entrada que se seleccionan dividiendo el valor de referencia utilizado para el ADC en el
canal 1. El valor de referencia utilizado para el canal 1 se divide a y del valor nominal utilizando
un divisor de resistencia interno como se muestra en la Figura 20.
El pin REFIN / OUT puede ser sobre impulsado por una fuente externa, por ejemplo, una referencia
externa de 2.5V. Tenga en cuenta que el valor de referencia nominal suministrado a los ADC ahora
es de 2.5V y no de 2.42V. Esto tiene el efecto de aumentar el rango de la seal de entrada analgica
nominal en 2.5 / 2.42 100% = 3% o de 0.5V a 0.5165V.

El voltaje de la referencia ADE7753 se desplaza ligeramente con la temperatura; consulte las

especificaciones ADE7753 para la especificacin del coeficiente de temperatura (en ppm / C). El
valor de la deriva de temperatura vara de una parte a otra. Como la referencia se usa para los ADC
en los canales 1 y 2, cualquier deriva de x% en la referencia dar como resultado una desviacin del
2x% de la precisin del medidor. La deriva de referencia que resulta de los cambios de temperatura
suele ser muy pequea y, por lo general, es mucho ms pequea que la deriva de otros
componentes en un medidor. Sin embargo, si se requiere un rendimiento de temperatura
garantizado, se necesita usar una referencia de voltaje externo. Alternativamente, el medidor puede
calibrarse a mltiples temperaturas. La compensacin en tiempo real se puede lograr fcilmente
usando el sensor de temperatura en el chip.

CANAL 1 ADC
La Figura 21 muestra el ADC y la cadena de procesamiento de seal para el Canal 1. En el modo de
muestreo de forma de onda, el ADC genera una palabra de datos de Complemento de 24 bits con el
signo 2 a un mximo de 27.9kSPS (CLKIN / 128). Con la seal de entrada analgica de escala completa
especificada de 0.5V (o 0.25V o 0.125V vea la seccin de Entradas Analgicas) el ADC producir un
cdigo de salida que est aproximadamente entre 2851ECh (+2,642,412 Decimal) y D7AE14h (-
2,642,412 Decimal). Esto se ilustra en la Figura 21.

Muestreo de canal 1
Las muestras de forma de onda tambin pueden enrutarse al registro WAVEFORM (MODE [14:13]
= 1,0) para que las lea el maestro del sistema (MCU). En el modo de muestreo de forma de onda, el
bit WSMP (bit 3) en el registro de habilitacin de interrupcin tambin debe configurarse en uno
lgico. El clculo de Energa y Energa Aparente permanecern ininterrumpidos durante el muestreo
de forma de onda. En el modo de muestra de forma de onda, se puede elegir una de las cuatro
velocidades de muestreo de salida utilizando los bits 11 y 12 del registro de modo (WAVSEL1,0). La
frecuencia de muestreo de salida puede ser de 27.9kSPS, 14kSPS, 7kSPS o 3.5kSPS, consulte el modo
Registro. La salida de peticin de interrupcin IRQ seala una nueva disponibilidad de muestra al ir
a activo bajo. La sincronizacin se muestra en la Figura 22. Las muestras de forma de onda de 24
bits se transfieren del byte ADE7753 de un byte (8 bits) a la vez, con el byte ms significativo
desplazado primero. La palabra de datos de 24 bits est justificada a la derecha; consulte ADE7753
Interfaz serie.

La IRQ de salida de solicitud de interrupcin permanece baja hasta que la rutina de interrupcin lea
el registro de restablecimiento de estado - ver ADE7753 Interrupcin.

Clculo RMS canal 1

El valor de Root Mean Square (RMS) de una seal continua V (t) se define como:

Para las seales de muestreo de tiempo, el clculo de rms implica cuadrar la seal, tomar el
promedio y obtener la raz cuadrada:

ADE7753 calcula simultneamente los valores RMS para el Canal 1 y el Canal 2 en registros
diferentes. La Figura 23 muestra los detalles de la cadena de procesamiento de seales para el
clculo de RMS en el canal 1.
 El valor RMS del canal 1 se procesa a partir de las muestras utilizadas en el modo de muestreo de
forma de onda del canal 1. El valor RMS del canal 1 se almacena en un registro de 24 bits sin firmar
(IRMS). Un LSB del registro RMS del canal 1 es equivalente a un LSB de una muestra de forma de
onda del canal 1. La velocidad de actualizacin de la medicin RMS del canal 1 es CLKIN / 4.

Con la seal de entrada analgica de escala completa especificada de 0.5V, el ADC producir un
cdigo de salida que es aproximadamente 2,642,412d; vea el Canal 1 ADC. Los valores RMS
equivalentes de una seal de CA a escala completa son 1,868,467d (1C82B3h).

Compensacin de compensacin RMS canal 1

El ADE7753 incorpora un registro de compensacin de desplazamiento RMS de canal 1 (IRMSOS).
esto es registros firmados de 12 bits que se pueden usar para eliminar el desplazamiento en el
clculo de RMS del canal 1. Puede existir un desplazamiento en el clculo de RMS debido a los ruidos
de entrada que estn integrados en la componente de CC de V2 (t). La calibracin de compensacin
permitir que el contenido del registro IRMS se mantenga en cero cuando no haya entrada en el
canal 1. 1 LSB del desplazamiento RMS del canal 1 equivalen a 32.768 LSB del cuadrado del registro
RMS del canal 1. Suponiendo que el valor mximo del clculo RMS del canal 1 es 1,868,467d con
entradas de CA a escala completa, entonces 1 LSB del canal 1 RMS offset representa el 0,46% del
error de medicin a -60dB por debajo de la escala completa.

CANAL 2 ADC

Muestreo de canal 2

En modo de muestreo de forma de onda canal 2 (MODE [14:13] = 1,1 y WSMP = 1) la escala de
cdigo de salida de ADC para canal 2 no es lo mismo que canal 1. Muestra de forma de onda de
canal 2 es una palabra de 16 bits y signo extendido a 24 bits. Para una operacin normal, la seal de
voltaje diferencial entre V2P y V2N no debe exceder 0.5V. Con una entrada de voltaje mxima (
0.5V en ganancia PGA de 1), las salidas del ADC oscilan entre 2852h y D7AEh ( 10,322 decimales).
Sin embargo, antes de pasar al registro de forma de onda, la salida de ADC se pasa a travs de un
solo polo, filtro de paso bajo con una frecuencia de corte de 140Hz. Las grficas en la Figura 24
muestran la magnitud y la respuesta de fase de este filtro.

El LPF1 tiene el efecto de atenuar la seal. Por ejemplo, si la frecuencia de lnea es 60 Hz, entonces
la seal en la salida de LPF1 se atenuar en aproximadamente un 8%.

Nota: LPF1 no afecta el clculo de potencia. La cadena de procesamiento de seal en el Canal 2 se

ilustra en la Figura 25.
A diferencia del canal 1, el canal 2 tiene solo un rango de entrada analgica (diferencial de 1V). Sin
embargo, al igual que el Canal 1, el Canal 2 tiene un PGA con selecciones de ganancia de 1, 2, 4, 8 y
16. Para la medicin de energa, la salida del ADC se pasa directamente al multiplicador y no se filtra.
No se requiere un HPF para eliminar cualquier compensacin de CC, ya que solo es necesario para
eliminar el desplazamiento de un canal para eliminar errores debido a compensaciones en el clculo
de potencia. En el modo de muestra de forma de onda, se puede elegir una de las cuatro velocidades
de muestreo de salida utilizando los bits 11 y 12 del registro de modo. Las frecuencias de muestreo
de salida disponibles son 27.9kSPS, 14kSPS, 7kSPS o 3.5kSPS, consulte el modo Registro. La salida de
solicitud de interrupcin IRQ indica la disponibilidad de la muestra al pasar a nivel bajo activo. El
tiempo es el mismo que el del Canal 1 y se muestra en la Figura 22.

Clculo RMS canal 2

La figura 26 muestra los detalles de la cadena de procesamiento de seal para el clculo de RMS en
el canal 2. El valor RMS del canal 2 se procesa a partir de las muestras utilizadas en el modo de
muestreo de forma de onda del canal. El valor RMS se atenuar levemente debido a LPF1. el valor
RMS del canal 2 se almacena en el registro VRMS de 24 bits sin signo. La velocidad de actualizacin
de la medicin RMS del canal 2 es CLKIN / 4. Con la seal de entrada analgica de CA a escala
completa de 0.5V, las salidas de LPF1 oscilan entre 2518h y DAE8h a 60 z- ver Canal 2 ADC. El valor
RMS equivalente de esta seal de CA a escala completa es de aproximadamente 1,561,400
(17D338h) en el registro VRMS.

Compensacin de compensacin del canal 2 RMS

El ADE7753 incorpora un registro de compensacin de desplazamiento RMS de canal 2 (VRMSOS).
Este es un registro firmado de 12 bits que se puede utilizar para eliminar el desplazamiento en el
clculo del RMS del canal 2. Puede existir un desplazamiento en el clculo de RMS debido a ruidos
de entrada y desplazamiento de cd en las muestras de entrada. La calibracin de compensacin
permite que el contenido del registro VRMS se mantenga en cero cuando no se aplica voltaje. 1 LSB
del canal 2 RMS offset son equivalentes a 1 LSB del registro RMS. Suponiendo que el valor mximo
del clculo RMS del canal 2 es 1.561,400d con entradas de CA a escala completa, entonces 1 LSB del
canal RMS 2 representa 0,064% de error de medicin a -60dB de escala completa.

Donde Vrmso es la medicin RMS sin correccin de compensacin.

COMPENSACIN DE FASE
Cuando el HPF est desactivado, el error de fase entre el Canal 1 y el Canal 2 es cero desde CC a 3.5
kHz. Cuando HPF est habilitado, el Canal 1 tiene una respuesta de fase ilustrada en las Figuras 28 y
29. Tambin se muestra en la Figura 30 la respuesta de magnitud del filtro. Como se puede ver en
los grficos, la respuesta de fase es casi nula desde 45 Hz a 1 kHz. Esto es todo lo que se requiere en
aplicaciones tpicas de medicin de energa.

Sin embargo, a pesar de estar internamente compensado de fase, el ADE7753 debe funcionar con
transductores que pueden tener errores de fase inherentes. Por ejemplo, un error de fase de 0.1
a 0.3 no es raro para un CT (Transformador de Corriente). Estos errores de fase pueden variar de
una parte a otra y deben corregirse para realizar clculos de potencia precisos. Los errores asociados
con la falta de coincidencia de fase son particularmente notables en factores de bajo consumo. El
ADE7753 proporciona un medio para calibrar digitalmente estos pequeos errores de fase. El
ADE7753 permite introducir un pequeo retraso de tiempo o un avance de tiempo en la cadena de
procesamiento de la seal para compensar los pequeos errores de fase. Debido a que la
compensacin es a tiempo, esta tcnica solo debe usarse para errores de fase pequeos en el rango
de 0.1 a 0.5 . Corregir errores de fase grandes utilizando una tcnica de cambio de tiempo puede
introducir errores de fase significativos en armnicos superiores. El registro de Calibracin de Fase
(PHCAL [5: 0]) es un registro de un solo byte firmado por el complemento a 2 que tiene valores que
varan de 21h (-31 en Decimal) a 1Fh (31 en Decimal). El registro se centra en 0Dh, por lo que escribir
0Dh en el registro da cero retrasos.
Al cambiar el registro PHCAL, el tiempo de retardo en la ruta de la seal del Canal 2 puede cambiar
de -100.8s a + 33.6s (CLKIN = 3.579545MHz). Un LSB es equivalente a 2.22 s de retraso de tiempo
o avance. Con una frecuencia de lnea de 60Hz, esto proporciona una resolucin de fase de 0.048
en la fundamental (es decir, 360 2.22s 60Hz). La Figura 27 ilustra cmo se usa la compensacin
de fase para eliminar un conductor de fase de 0.1 en el Canal 1 debido al transductor externo. Para
cancelar el cable (0.1 ) en el Canal 1, tambin debe introducirse un conductor de fase en el Canal
2. La resolucin del ajuste de fase permite la introduccin de un cable de fase en incrementos de
0.048 . El avance de fase se logra introduciendo un avance de tiempo en el Canal 2. Se realiza un
avance de tiempo de 4,48 s escribiendo -2 (0Bh) en el bloque de retardo de tiempo, reduciendo
as la cantidad de retardo de tiempo en 4,48 s, o lo que es lo mismo, un fase de aproximadamente
0.1 a una frecuencia de lnea de 60Hz. 0Bh representa -2 porque el registro est centrado con cero
en 0Dh.
CLCULO DE POTENCIA ACTIVA
La potencia se define como la tasa de flujo de energa desde la fuente hasta la carga. Se define como
el producto de las formas de onda de tensin y corriente. La forma de onda resultante se denomina
seal de potencia instantnea y es igual a la velocidad del flujo de energa en cada instante. La
unidad de poder es el vatio o joules / seg. La ecuacin 3 da una expresin para la seal de potencia
instantnea en un sistema de CA.

La potencia promedio sobre un nmero integral de ciclos de lnea (n) est dada por la expresin en
la Ecuacin 4.

Donde T es el perodo de ciclo de lnea.

P se conoce como Potencia Activa o Real. Tenga en cuenta que la potencia activa es igual a la
componente de cd de la seal de potencia instantnea p (t) en la ecuacin 3, es decir, VI. Esta es la
relacin utilizada para calcular la potencia activa en el ADE7753. La seal de potencia instantnea p
(t) se genera multiplicando las seales de corriente y tensin. La componente de CC de la seal de
potencia instantnea es luego extrada por LPF2 (filtro de paso bajo) para obtener la informacin de
potencia activa. Este proceso se ilustra grficamente en la Figura 31.
Como LPF2 no tiene una respuesta de frecuencia ideal de "pared de ladrillos", consulte la Figura 32,
la seal de Energa Activa tendr algunas ondulaciones debido a la seal de potencia instantnea.
Esta ondulacin es sinusoidal y tiene una frecuencia igual al doble de la frecuencia de lnea. Dado
que la ondulacin es de naturaleza sinusoidal, se eliminar cuando la seal de Energa Activa se
integre para calcular la Energa ver Clculo de Energa.

La Figura 33 muestra la cadena de procesamiento de seales para el clculo de Potencia Activa en

el ADE7753. Como se explic, la potencia activa se calcula mediante el paso bajo que filtra la seal
de potencia instantnea. Tenga en cuenta que para leer las muestras de forma de onda de la salida
de LPF2, la ganancia de la Energa activa puede ajustarse usando el multiplicador y el registro de
ganancia de watts (WGAIN [11: 0]). La ganancia se ajusta escribiendo una palabra de 2 bits de
complemento de 12 bits en el registro de Watt Gain. A continuacin se muestra la expresin que
muestra cmo el ajuste de ganancia se relaciona con los contenidos del registro de Watt Gain.
Por ejemplo, cuando 7FFh se escribe en el registro Watt Gain, la salida de potencia aumenta en un
50%. 7FFh = 2047d, 2047/212 = 0.5. De manera similar, 800h = -2048 Dec (Complemento 2 firmado)
y la produccin de potencia se escala en -50%. En la Figura 34 se muestra el rango de salida de
cdigo mximo (en hex) para la seal de Energa activa (LPF2). Tenga en cuenta que el rango de
salida cambia segn el contenido del registro Watt Gain. El rango de salida mnimo se da cuando los
contenidos del registro de Watt Gain son iguales a 800h, y el rango mximo se obtiene escribiendo
7FFh en el registro de Watt Gain. Esto se puede usar para calibrar el clculo de potencia activa (o
energa) en el ADE7753.
CLKIN FRECUENCIA
En esta hoja de datos, las caractersticas del ADE7753 se muestran con una frecuencia CLKIN igual a
3.579545 MHz. Sin embargo, el ADE7753 est diseado para tener la misma precisin en cualquier
frecuencia CLKIN dentro del rango especificado. Si la frecuencia CLKIN no es 3.579545MHz, varias
caractersticas de temporizacin y filtro debern redefinirse con la nueva frecuencia CLKIN. Por
ejemplo, las frecuencias de corte de todos los filtros digitales (LPF1, LPF2, HPF1, etc.) se desplazarn
en proporcin al cambio en la frecuencia de CLKIN de acuerdo con la siguiente ecuacin:

El cambio de la frecuencia CLKIN no afecta las caractersticas de temporizacin de la interfaz en serie

porque la transferencia de datos se sincroniza con la seal de reloj en serie (SCLK). Pero es necesario
observar el tiempo de lectura / escritura de la transferencia de datos en serie; consulte ADE7753
Caractersticas de sincronizacin. La Tabla III enumera varios cambios de tiempo que se ven
afectados por la frecuencia de

SUSPENDIENDO LA FUNCIONALIDAD DE ADE7753

El circuito analgico y el digital se pueden suspender por separado. La parte analgica del ADE7753
puede suspenderse configurando el bit ASUSPEND (bit 4) del registro de modo en lgica alta. Ver
modo de registro. En el modo de suspensin, todas las muestras de forma de onda de los ADCs se
establecern en ceros. Los circuitos digitales se pueden detener al detener la entrada CLKIN y
manteniendo una lgica alta o baja en el pin CLKIN. El ADE7753 se puede reactivar restaurando la
entrada CLKIN y configurando el bit ASUSPEND a bajo nivel lgico.
ADE7753 INTERFAZ DE SERIE
Se puede acceder a todas las funciones del ADE7753 a travs de varios registros integrados en el
chip; consulte la Figura 49. El contenido de estos registros se puede actualizar o leer utilizando la
interfaz en serie del chip. Despus de encender o alternar el pin RESET bajo o un borde descendente
en CS, el ADE7753 se coloca en modo de comunicaciones. En modo de comunicacin, el ADE7753
espera una escritura en su registro de Comunicaciones. Los datos escritos en el registro de
comunicaciones determinan si se leer o no la prxima operacin de transferencia de datos, y
tambin a qu registro se accede. Por lo tanto, todas las operaciones de transferencia de datos
con el ADE7753, ya sea de lectura o de escritura, deben comenzar con una escritura en el registro
de Comunicaciones.

El registro de comunicaciones es un registro de ocho bits de ancho. El MSB determina si la siguiente

operacin de transferencia de datos es una lectura o una escritura. Los 5 LSB contienen la direccin
del registro al que se acceder. Consulte ADE7753 Communications Register para obtener una
descripcin ms detallada.
Las Figuras 50 y 51 muestran las secuencias de transferencia de datos para una operacin de lectura
y escritura, respectivamente. Al completar una transferencia de datos (lectura o escritura), el
ADE7753 vuelve a ingresar al modo de comunicaciones.
La transferencia de datos se completa cuando el LSB del registro ADE7753 que se est tratando (para
una escritura o lectura) se transfiere desde o hacia el ADE7753.

La interfaz serie del ADE7753 est compuesta por cuatro seales SCLK, DIN, DOUT y CS. El reloj serie
para una transferencia de datos se aplica a la entrada lgica SCLK. Esta entrada lgica tiene una
estructura de entrada schmitt-trigger, que permite usar bordes de reloj de subida lenta (y cada).
Todas las operaciones de transferencia de datos estn sincronizadas con el reloj serie. Los datos se
transfieren al ADE7753 en la entrada lgica DIN en el flanco descendente de SCLK. Los datos se
transfieren del ADE7753 en la salida lgica DOUT en un flanco ascendente de SCLK. La entrada lgica
CS es la entrada de seleccin de chip. Esta entrada se usa cuando varios dispositivos comparten el
bus serie. Un borde descendente en CS tambin restablece la interfaz en serie y coloca el ADE7753
en modo de comunicaciones. La entrada CS debe reducirse para toda la operacin de transferencia
de datos. Al aumentar la CS durante una operacin de transferencia de datos se cancelar la
transferencia y se colocar el bus serie en un estado de alta impedancia. La entrada lgica CS puede
estar ligada baja si el ADE7753 es el nico dispositivo en el bus serie. Sin embargo, con CS ligado
bajo, todas las operaciones de transferencia de datos iniciadas deben completarse, es decir, el LSB
de cada registro debe transferirse ya que no hay otra manera de volver a conectar el ADE7753 al
modo de comunicaciones sin reiniciar todo el dispositivo, es decir, utilizando RESET .

ADE7753 Operacin de escritura en serie

La secuencia de escritura en serie se lleva a cabo de la siguiente manera. Con el ADE7753 en modo
de comunicaciones (es decir, la lgica de entrada CS baja), tiene lugar primero una escritura en el
registro de comunicaciones. El MSB de esta transferencia de bytes es un 1, lo que indica que la
operacin de transferencia de datos es una escritura. Los LSB de este byte contienen la direccin
del registro en el que se escribir. El ADE7753 comienza a cambiar en los datos de registro en el
siguiente flanco descendente de SCLK. Todos los bits restantes de los datos de registro se desplazan
en el borde descendente de los pulsos SCLK subsiguientes, consulte la Figura 51.

Como se explic anteriormente, la escritura de datos se inicia mediante una escritura en el registro
de comunicaciones seguido de los datos. Durante una operacin de escritura de datos en el
ADE7753, los datos se transfieren a todos los registros onchip de un byte a la vez. Despus de que
un byte se transfiere al puerto serie, hay un tiempo finito antes de que se transfiera a uno de los
registros ADE7753 en el chip. Aunque se puede iniciar otra transferencia de bytes al puerto en serie
mientras el byte anterior se transfiere a un registro en el chip, esta segunda transferencia de bytes
no debe finalizar hasta al menos 4 s despus del final de la transferencia de bytes anterior. Esta
funcionalidad se expresa en la especificacin de temporizacin t6; consulte la Figura 51. Si se cancela
una operacin de escritura durante una transferencia de bytes (CS elevado), ese byte no se escribir
en el registro de destino. Los registros de destino pueden tener hasta 3 bytes de ancho, consulte
ADE7753 Descripciones de registro. Por lo tanto, el primer byte desplazado en el puerto serie en
DIN se transfiere al MSB (Byte ms significativo) del registro de destino. Si el registro direccionado
tiene 12 bits de ancho, por ejemplo, debe tener lugar una transferencia de datos de dos bytes.
Siempre se supone que los datos estn justificados a la derecha, por lo tanto, en este caso, los cuatro
MSB del primer byte se ignoraran y los 4 LSB del primer byte escritos en el ADE7753 seran los 4MSB
de la palabra de 12 bits. La Figura 52 ilustra este ejemplo.
ADE7753 Operacin de lectura en serie
Durante una operacin de lectura de datos del ADE7753, los datos se desplazan en la salida lgica
DOUT en el flanco ascendente de SCLK. Como en el caso de la operacin de escritura de datos, una
lectura de datos debe ir precedida de una escritura en el registro de Comunicaciones. Con el
ADE7753 en modo de comunicaciones (es decir, lgica de CS baja) tiene lugar en primer lugar una
escritura de ocho bits en el registro de Comunicaciones. El MSB de esta transferencia de bytes es un
0, lo que indica que la siguiente operacin de transferencia de datos es una lectura. Los LSB de este
byte contienen la direccin del registro que se debe leer. El ADE7753 comienza a desplazarse fuera
de los datos de registro en el siguiente flanco ascendente de SCLK; consulte la Figura 54.

En este punto, la salida lgica DOUT deja su estado de alta impedancia y comienza a conducir el bus
de datos. Todos los bits restantes de los datos de registro se desplazan en los flancos ascendentes
SCLK subsiguientes. La interfaz en serie tambin ingresa al modo de comunicaciones nuevamente
tan pronto como se completa la lectura. En este punto, la salida lgica DOUT ingresa en un estado
de alta impedancia en el borde descendente del ltimo pulso SCLK.

La operacin de lectura puede abortarse al hacer que la entrada de lgica CS sea alta antes de que
se complete la transferencia de datos. La salida DOUT ingresa en un estado de alta impedancia en
el borde ascendente de CS. Cuando se dirige un registro ADE7753 para una operacin de lectura,
todo el contenido de ese registro se transfiere al puerto serie. Esto permite que el ADE7753
modifique sus registros en el chip sin el riesgo de corromper datos durante una transferencia de
mltiples bytes. Tenga en cuenta que cuando una operacin de lectura sigue a una operacin de
escritura, el comando de lectura (es decir, escribir en el registro de comunicaciones) no debera
ocurrir durante al menos 4 s despus del final de la operacin de escritura. Si el comando de lectura
se enva dentro de 4s de la operacin de escritura, puede perderse el ltimo byte de la operacin
de escritura. El se da como la especificacin de temporizacin t9.
ADE7753 DESCRIPCIONES DE REGISTRO
Se puede acceder a todas las funciones de ADE7753 a travs de los registros integrados en el chip.
Se accede a cada registro escribiendo primero en el registro de comunicaciones y luego transfiriendo
los datos del registro. Se proporciona una descripcin completa del protocolo de interfaz serie en la
seccin Interfaz serie de esta hoja de datos.

Registro de comunicaciones
El registro de comunicaciones es un registro de solo escritura de 8 bits que controla la transferencia
de datos en serie entre el ADE7753 y el procesador host. Todas las operaciones de transferencia de
datos deben comenzar con una escritura en el registro de comunicaciones. Los datos escritos en el
registro de comunicaciones determinan si la siguiente operacin es de lectura o de escritura y qu
registro se est accediendo.
La Tabla IV a continuacin describe las designaciones de bit para el registro de Comunicaciones.

A0 A5: Los seis LSB del registro de Comunicaciones especifican el registro para la operacin de
transferencia de datos. La Tabla III enumera la direccin de cada registro en el chip ADE7753.
A7: Cuando este bit es 1 lgico, la operacin de transferencia de datos inmediatamente posterior a
la escritura en el registro de Comunicaciones se interpretar como una escritura en el ADE7753.
Cuando este bit es un cero lgico, la operacin de transferencia de datos inmediatamente posterior
a la escritura en el registro de Comunicaciones se interpretar como una operacin de lectura.

Registro de modo (09H)

La funcionalidad ADE7753 se configura escribiendo en el registro MODE. La Tabla VI a continuacin
resume la funcionalidad de cada bit en el registro MODE.

Registro de estado de interrupcin (0BH) / Reiniciar registro de estado de

interrupcin (0CH) / Registro de habilitacin de interrupcin (0Ah)
El registro de estado es utilizado por la MCU para determinar el origen de una solicitud de
interrupcin (IRQ). Cuando se produce un evento de interrupcin en el ADE7753, el indicador
correspondiente en el registro de estado de interrupcin se establece en lgica alta. Si el bit de
habilitacin para este indicador es lgico uno en el registro de habilitacin de interrupcin, la salida
lgica de IRQ se activar a bajo nivel. Cuando la MCU da servicio a la interrupcin, primero debe
realizar una lectura desde el Registro de estado de interrupcin para determinar la fuente de la
interrupcin.