1.

Disee e implemente en el laboratorio los siguientes circuitos , que sern controlados segn la
tabla:

S S0 FUNCION DE SALIDA
1
0 0 Complemento a 2 de numero
de 4 bits
0 1 Detector de paridad impar
de numero 4 bits
1 0 Conversor de cdigo GRAY a
BINARIO de 4bit
1 1 Conversor de cdigo
BINARIO a GRAY de 4 bits

El circuito debe tener 4 entradas y 4 salidas , las cuales deben visualizarse en LEDs.utilice compuertas
tri-state para manejar datos de 4 bits

Se diseara el circuito pedido por partes:

Complemento a 2

Se realiza su tabla de verdad

A B C D W X Y Z
0 0 0 0 0 0 0 0
0 0 0 1 1 1 1 1
0 0 1 0 1 1 1 0
0 0 1 1 1 1 0 1
0 1 0 0 1 1 0 0
0 1 0 1 1 0 1 1
0 1 1 0 1 0 1 0
0 1 1 1 1 0 0 1
1 0 0 0 1 0 0 0
1 0 0 1 0 1 1 1
1 0 1 0 0 1 1 0
1 0 1 1 0 1 0 1
1 1 0 0 0 1 0 0
1 1 0 1 0 0 1 1
1 1 1 0 0 0 1 0
1 1 1 1 0 0 0 1

Desarrollando el Mapa de Karnaugh

Para W:

W= A B+ A
D+ A
C + A B C D

Para X:

X= B C D+
B D+ BC=
B ( C+ D )+ B C D

Para Y:

Y=
D+ D
C C=C XOR D

Para Z:

De la tabla de verdad se puede notar por inspeccin que Z=D

Detector de paridad

A B C D W X Y Z
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 0 1
0 0 1 1 0 0 0 0
0 1 0 0 0 0 0 1
0 1 0 1 0 0 0 0
0 1 1 0 0 0 0 0
0 1 1 1 0 0 0 1
1 0 0 0 0 0 0 1
1 0 0 1 0 0 0 0
1 0 1 0 0 0 0 0
1 0 1 1 0 0 0 1
1 1 0 0 0 0 0 0
1 1 0 1 0 0 0 1
1 1 1 0 0 0 0 1
1 1 1 1 0 0 0 0

W=X=Y=0

Para Z:
Z= A B C D+ A
B
C D+
A B C D+
A BCD+ AB C
D+ ABC D+
AB
C D+
A B CD
Z=A XOR B XOR C XOR D

Conversin de cdigo Gray a binario de 4 bits

A B C D W X Y Z
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 1 0 0 1 0
0 0 1 0 0 0 1 1
0 1 1 0 0 1 0 0
0 1 1 1 0 1 0 1
0 1 0 1 0 1 1 0
0 1 0 0 0 1 1 1
1 1 0 0 1 0 0 0
1 1 0 1 1 0 0 1
1 1 1 1 1 0 1 0
1 1 1 0 1 0 1 1
1 0 1 0 1 1 0 0
1 0 1 1 1 1 0 1
1 0 0 1 1 1 1 0
1 0 0 0 1 1 1 1

Para W:

W=A

Para X:

Desarrollando su tabla de Karnaugh

X= A B+ A B =A XOR B

Para Y:
Y= A B C + A B C+
ABC + A B
C
Y= A XOR B XOR C

Para Z:

Z= A XOR B XOR C XOR D

Conversin de cdigo binario a Gray de 4 bits

A B C D W X Y Z
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 1
0 0 1 1 0 0 1 0
0 1 0 0 0 1 1 0
0 1 0 1 0 1 1 1
0 1 1 0 0 1 0 1
0 1 1 1 0 1 0 0
1 0 0 0 1 1 0 0
1 0 0 1 1 0 0 1
1 0 1 0 1 1 0 1
1 0 1 1 1 1 1 0
1 1 0 0 1 0 1 0
1 1 0 1 1 0 1 1
1 1 1 0 1 0 0 1
1 1 1 1 1 0 0 0

Para W:

W=A

Para X:
X= A XOR B
Para Y:

Y= B C + B C=B XOR C

Para Z:

Z=
D+ D
C C=C XOR D

Con lo obtenido se procede a armar el circuito deseado

La parte que involucra al circuito selector se disea de la siguiente forma

S1 S0 C3 C2 C1 C0
0 0 0 1 1 1
0 1 1 0 1 1
1 0 1 1 0 1
1 1 1 1 1 0

Esto har que cuando S0 y S1 tomen un determinado valor ,solo una de las cuatro salidas activar 4
Buffer tri-state que a su vez harn pasar 4 bits de salida correspondientes a uno de los 4 circuitos
solicictados

Para C3:

Por simple inspeccin

C3= S0 + S1
Para C2:

C 2= S0+ S 1
Para C1:

C 2= S1+ S 0

Para C0:

Por simple inspeccin

1)
(S 0)(S
C0=

El circuito seleccionador quedara de la siguiente forma

RESULTADOS EXPERIMENTALES

Complemento a 2
A B C D W X Y Z
0 0 0 0 0 0 0 0
0 0 0 1 1 1 1 1
0 0 1 0 1 1 1 0
0 0 1 1 1 1 0 1
0 1 0 0 1 1 0 0
0 1 0 1 1 0 1 1
0 1 1 0 1 0 1 0
0 1 1 1 1 0 0 1
1 0 0 0 1 0 0 0
1 0 0 1 0 1 1 1
1 0 1 0 0 1 1 0
1 0 1 1 0 1 0 1
1 1 0 0 0 1 0 0
1 1 0 1 0 0 1 1
1 1 1 0 0 0 1 0
1 1 1 1 0 0 0 1
Detector de paridad impar
A B C D W X Y Z
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 0 1
0 0 1 1 0 0 0 0
0 1 0 0 0 0 0 1
0 1 0 1 0 0 0 0
0 1 1 0 0 0 0 0
0 1 1 1 0 0 0 1
1 0 0 0 0 0 0 1
1 0 0 1 0 0 0 0
1 0 1 0 0 0 0 0
1 0 1 1 0 0 0 1
1 1 0 0 0 0 0 0
1 1 0 1 0 0 0 1
1 1 1 0 0 0 0 1
1 1 1 1 0 0 0 0

Conversor de cdigo Gray a binario

A B C D W X Y Z
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 1 0 0 1 0
0 0 1 0 0 0 1 1
0 1 1 0 0 1 0 0
0 1 1 1 0 1 0 1
0 1 0 1 0 1 1 0
0 1 0 0 0 1 1 1
1 1 0 0 1 0 0 0
1 1 0 1 1 0 0 1
1 1 1 1 1 0 1 0
1 1 1 0 1 0 1 1
1 0 1 0 1 1 0 0
1 0 1 1 1 1 0 1
1 0 0 1 1 1 1 0
1 0 0 0 1 1 1 1

Conversor de cdigo binario a Gray

A B C D W X Y Z
0 0 0 0 0 0 0 0
0 0 0 1 0 0 0 1
0 0 1 0 0 0 1 1
0 0 1 1 0 0 1 0
0 1 0 0 0 1 1 0
0 1 0 1 0 1 1 1
0 1 1 0 0 1 0 1
0 1 1 1 0 1 0 0
1 0 0 0 1 1 0 0
1 0 0 1 1 0 0 1
1 0 1 0 1 1 0 1
1 0 1 1 1 1 1 0
1 1 0 0 1 0 1 0
1 1 0 1 1 0 1 1
1 1 1 0 1 0 0 1
1 1 1 1 1 0 0 0