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PARTE I
Se quiere implementar una mquina de estado finito (FSM) que reconozca dos
secuencias especficas de ceros y unos, especficamente cuatro 1s
consecutivos y cuatro 0s consecutivos, hay una entrada W y una salida Z, la
entrada W puede valer 1 o 0 durante cuatro pulsos consecutivos de reloj
entonces salida Z ser 1, de otra manera ser 0. El traslape de la secuencia es
permitido.
La figura 1. Ilustra la relacin entre W y Z.
El diagrama para esta FSM es mostrado en la figura 2. Para esta parte se debe
de crear el circuito de la FSM que es representado por este diagrama, se debe
incluir las expresiones lgicas que alimentan a cada estado de los Flip Flop con
los que se va a implementar. La mquina de estado usa nueve Flip Flop de
estados llamados ys..y0 y las asignaciones de estos estados son dados en la
tabla 1.
Figura. 2 Diagrama de estado para FSM parte I
Cdigo parte 1.
Parte II
Para esta parte se realizara otro estilo de cdigo VHDL para la mquina de
estado de la Figura 2. En esta versin del cdigo no se derivara manualmente
la expresin lgica necesaria para cada estado de los flip Flop, en lugar de
esto se describe la tabla de estados de la FSM mediante las instrucciones CASE
de VHDL en un bloque de proceso y usando otro bloque de proceso se
inicializan los estados de los Flip Flop. Se puede usar un tercer bloque de
Procesos o una asignacin simple para especificar la salida Z. para
implementar la FSM, usar 4 estados Flip Flop y3y0 y cdigos binarios como se
muestra en la tabla 3.
Parte III
Un detector de secuencia puede ser implementado de una forma sencilla usando Shift
Registers, en lugar de usar el enfoque descrito antes. Crear un cdigo VHDL que
inicialice 2 shift registers de 4 bit de ancho, uno es para reconocer la secuencia de 0s y
el otro para la secuencia de 1s.
Incluir la lgica apropiada en el diseo para producir la salida Z. crear un proyecto de
Quartus ii para el diseo VHDL e implementar el circuito en la DE0. Usar los switch y
leds de manera similar como se hizo en las partes 1 Y 2 y observe el comportamiento
de los registros y la salida Z.