Oficina de Microfabricao:

Projeto e Construo de CIs MOS

Livro Texto e Laboratrio

CCS e FEEC
UNICAMP

Janeiro de 2002

Coordenador: Prof. Jacobus W. Swart

 Sumrio

1. Evoluo de Microeletrnica a Microssistemas

2. Conceitos Bsicos para Semicondutores
3. Semicondutores
4. Junes em Semicondutores
5. Capacitor MOS
6. Transistor MOSFET
7. Escalamento e Limites dos Dispositivos MOS
8. Integrao de Processos: CMOS em Si
9. Estruturas de Dispositivos Semicondutores
10. Plasma Etching
11. Deposio de Filmes Finos
12. Conceitos de Vcuo.
13. Projeto de Processos e Dispositivos
14. Microssistemas: Fabricao e Aplicaes
15. Introduo Tecnologia LIGA
16. Projeto de CIs MOS.
17. Descrio do Processo MOS do CCS
18. Descrio do Chip Didtico CCS2
19. Descrio das Medidas dos Dispositivos
20. Elaborao de Relatrio.
21. Enqute de Opinio.
 PREFCIO

O curso Oficina de Microfabricao: Projeto e Construo de CIs MOS foi

oferecido pela primeira vez em janeiro de 1999, como uma disciplina do Curso de
Extenso da UNICAMP, por um esforo conjunto do Centro de Componentes
Semicondutores, CCS, e da Faculdade de Engenharia Eltrica e de Computao.
Desde ento, o curso vem sendo repetido periodicamente em nvel de disciplina de
extenso (FEE107), bem como, em nvel de disciplina de graduao (EE941) e de ps-
graduao (IE326). Trata-se de disciplina com 2/3 de atividades prticas em laboratrio
e 1/3 de atividades em sala de aula. Ao todo, o curso oferecido de 4 a 5 vezes ao
ano, atendendo assim de 50 a 60 alunos ao ano.
Gostaramos de expor em primeiro lugar os motivos que nos levaram a realizar
este trabalho, e/ou os resultados que dele esperamos.
A eletrnica tornou-se a rea econmica mundial mais volumosa, com um
mercado global acima de US$ 1 trilho. Boa parte deste mercado de componentes
semicondutores, com um mercado da ordem de US$ 300 milhes (no ano 2000). A rea
tem crescido a taxas anuais mdias de 16% ao longo das ltimas 4 dcadas, fenmeno
este inigualvel em qualquer outra rea. Toda esta evoluo e crescimento econmico
so baseados na tecnologia de fabricao de circuitos integrados, ou seja, dos chips.
Um relatrio da associao americana de indstrias de semicondutores, SIA, apresenta
os seguintes dados marcantes em seu relatrio de 1997:
O valor agregado de produtos semicondutores de 59%, versus 21% para a
indstria automobilstica.
Indstria de semicondutores emprega 1,5 milhes de pessoas no USA, com
soma de salrios de US$ 50 bilhes e pagamento de impostos de US$ 18
bilhes.
A taxa de crescimento de emprego na indstria de semicondutores cresceu
em mdia 4,3 % no perodo entre 1992 a 1996, versus 0,5 % na mdia das
outras indstrias de manufatura.
Atualmente temos chips incorporados em um enorme nmero de produtos,
incluindo todos os sistemas eletrnicos de telecomunicaes e de informtica, satlites,
impressoras, controle de processos industriais, robtica, automveis, avies e outros
meios de transporte, utenslios domsticos, entretenimento, educao, agricultura,
medicina, etc. Produtos com inovao e competitivos devem incorporar uma certa
inteligncia, ou seja, circuitos integrados. Desta forma, um pas moderno e competitivo
no sculo 21, no pode prescindir de fabricar bens de eletrnica e de microeletrnica
em particular.
A tecnologia de fabricao de circuitos integrados baseada em tcnicas de
microfabricao, que foram desenvolvidas para este fim. Atualmente estas mesmas
tcnicas vm sendo usadas para um nmero grande de outras aplicaes, tais como
dispositivos e circuitos tipo:
a) optoeletrnicos,
b) fotnicos,
c) microssensores,
d) microatuadores,
e) micromecnicos,
f) estruturas para biologia e medicina,
g) montagem de placas de circuitos impressos modernos.
 Vrios destes tipos de dispositivos e circuitos, constituem os microssistemas ou
MEMS/MOEMS (Micro-Opto-Electro-Mechanical-Systems) e so responsveis pela
nova revoluo emergente, chamada de revoluo da automatizao total (produo
automatizada, casas inteligentes, carros inteligentes, etc....).
Dada a importncia econmica dos circuitos integrados e as novas aplicaes
para as mesmas tcnicas de microfabricao, fundamental o ensino das mesmas em
grande escala. Quanto mais pessoas conhecerem o tema, resultaro os seguintes
benefcios:
a) Aumento da probabilidade de iniciativas industriais de produtos especiais ou novos
produtos em nichos de mercados. Estes nichos podem ser ocupados por empresas
menores, inclusive de origem local.
b) Complemento ao nvel de projetistas de circuitos integrados, o que fundamental
para o desenvolvimento de novos produtos, com maior valor agregado. O
conhecimento profundo dos processos construtivos de CIs no uma condio
necessria para um projetista, porm ajuda. O entendimento do processo de
fabricao, das origens das regras de projeto, da fsica e dos modelos dos
dispositivos, permitir o projetista criar mais.
c) Constitui uma das condies e incentivos para a vinda de empresas multinacionais
de produo de chips em larga escala.
d) Permite ocupar oportunidades no atendidas pelos pases do primeiro mundo, por
falta de mo de obra em nvel de engenharia eletrnica e de computao. Segundo
estimativa da SEMI, existe uma demanda mundial anual de 200 mil novos
engenheiros em microeletrnica, enquanto que as universidades formam da ordem
de 100 mil engenheiros anualmente. Contatos pessoais na Europa e USA
confirmam a grande falta de engenheiros e pesquisadores para atender a demanda
de desenvolvimento nestes pases.
Todo desenvolvimento de tecnologia de ponta s possvel com a disponibilidade
de recursos humanos de qualidade e em grande quantidade. Muitos pases,
conscientes deste fato, tm organizado programas de ensino para suprir esta demanda
para reas especficas e prioritrias. S para mencionar um pas, citamos o programa
da Frana. A Frana possui um programa de ensino de microeletrnica, financiado
pelos ministrios de educao e de indstria, com a participao aberta a todas as
universidades do pas. Por meio deste programa, as instalaes dos laboratrios mais
avanados, disponveis em algumas poucas universidades ficam disponibilizadas para
serem usadas no oferecimento de disciplinas de microeletrnica para alunos das outras
universidades. Este programa treina mais de 1000 alunos anualmente, durante a
dcada de 90.
Baseado na importncia do ensino de microeletrnica, no modelo acima da Frana
e no fato que poucas universidades no pas possuem instalaes completas para
oferecimento de disciplinas prticas de microfabricao, o CCS, junto com a FEEC da
UNICAMP vem oferecendo o curso Oficina de Microfabricao: Projeto e Construo
de CIs MOS, em nvel de extenso (aberto a alunos de outras universidades), bem
como em nvel de graduao e ps-graduao (aberto a alunos da UNICAMP).

A Quem se Destina:
Alunos de graduao de 3o a 5o ano de cursos de engenharia, fsica, qumica e
tecnologia.
Alunos de ps-graduao de cursos de engenharia, fsica, qumica e biologia
Professores universitrios, de ensino tcnico e at de 2o grau.
Carga Horria:
FEE107- de extenso: duas semanas em perodo integral, com total de 80h aula,
oferecido nos perodos de frias escolares de janeiro e de julho, ou de acordo com
solicitaes.
EE941 de graduao, 75 h, com 5 h semanais ao longo do 2o semestre do ano
letivo.
IE316 de ps-graduao, 60 h, com 4 h semanais ao longo do 1o semestre do ano
letivo.

Ementa Resumida:
Reviso de teoria de semicondutores e de dispositivos MOS; descrio dos
processos de fabricao, projeto de dispositivos e blocos bsicos de CIs MOS,
fabricao de um chip teste contendo dispositivos isolados e um circuito bsico,
medidas de caracterizao de materiais, processos, dispositivos e do circuito fabricado.
Adaptaes ementa do curso podem ser feitas para grupos especficos de alunos,
dependendo da sua formao e interesse. Durante as aulas de laboratrio de
microfabricao, os alunos participam efetivamente da fabricao de lminas de Si
contendo um chip com estruturas, dispositivos e blocos de circuitos de teste. As aulas
so divididas da seguinte forma nas seguintes atividades, como pode ser observado no
calendrio de horrios:
Atividade Tempo total
Seminrios 26 h
Laboratrio de microfabricao 20 h
Laboratrio de medidas de dispositivos 20 h
Laboratrio de simulaes e CAD 8h
Visitas a laboratrios: (LPD/IFGW e ITI) 6h

Nmero de alunos por turma e freqncia dos cursos:

Mximo 12 alunos por turma (limitao dos equipamentos de laboratrio)
Freqncia de cursos: at 4 a 5 vezes ao ano.

Agradecimentos:
Agradecemos em primeiro lugar a todos os colegas, pesquisadores e funcionrios
do CCS, que tornaram o oferecimento do curso possvel. Agradecemos aos
palestrantes convidados, Dr. Luiz Carlos Moreira e Dr. Luiz Otvio S. Ferreira e aos
colaboradores do ITI e do LPD, pela disponibilidade das visitas aos seus laboratrios.
Somos gratos a todos que contriburam para a realizao do curso, em especial, aos
alunos participantes, pelo interesse e entusiasmo. So estes que nos motivam e nos
fazem acreditar nas perspectivas de uso deste conhecimento, em benefcio da
sociedade, que nos financia. Somos gratos CAPES/PADCT e FAPESP, pelos
auxlios financeiros recebidos.

Jacobus W. Swart
Coordenador
Campinas, 15 de janeiro de 2002.
 Evoluo de Microeletrnica a Micro-Sistemas
Jacobus W. Swart
CCS e FEEC - UNICAMP
1 Introduo:
A microeletrnica apresenta uma histria longa num perodo muito curto. Como fatos histricos mais
marcantes temos o descobrimento do efeito transistor em 1947 na Bell Labs e o desenvolvimento do
processo planar para a fabricao de CIs (circuitos integrados) em 1959 na Fairchild, resultando nos
primeiros CIs comerciais em 1962. Assim, a idade do CIs de apenas aproximadamente 40 anos
(2000). Podemos afirmar que nenhum outro tipo de produto assistiu a evolues a nveis similares ao do
CI. Uma lmpada de hoje ainda similar ao de 100 anos atrs. Um automvel de hoje razoavelmente
evoludo se comparado ao de 100 anos atrs, porm esta evoluo totalmente desprezvel ao da
evoluo do CI. Na verdade, os carros e as lmpadas mais modernos tem suas caractersticas mais
atraentes graas incorporao de microeletrnica. Alm desta rpida evoluo da tecnologia, a histria
da microeletrnica apresenta outros fatores incomparveis em outras reas:
Apresentou um crescimento de mercado de aproximadamente 16% anuais em mdia durante as
suas 4 dcadas de vida. Este alto crescimento, inigualvel em qualquer outra rea econmica, fez
com que a eletrnica se tronasse hoje o maior mercado mundial, de valor total anual de
aproximadamente 1 trilho de dlares (maior que o da automobilstica e de petrleo por exemplo).
Ela produziu uma nova revoluo na histria humana, alterando profundamente todas as atividades
humanas. A importncia da rea tamanha, que podemos chamar a nossa era como a idade do
silcio, dado ser o silcio o material bsico para a fabricao dos chips e outros dispositivos. Isto
em aluso prtica comum histrica de classificar as sociedades pela sua habilidade em manipular
e usar predominantemente um dado material (idade da pedra, do bronze, etc.)
A tecnologia de microfabricao foi desenvolvida inicialmente visando aplicaes de microeletrnica
(dispositivos discretos e circuitos integrados). Alm da imensa evoluo havida na tecnologia de
microfabricao, chegando-se mesmo tecnologia de nanofabricao, hoje ela extrapola sua rea de
aplicaes, incluindo a seguinte lista:
Dispositivos e circuitos integrados eletrnicos
Dispositivos e circuitos integrados optoeletrnicos
Estruturas e circuitos fotnicos
Dispositivos tipo microssensores e microatuadores
Estruturas e dispositivos de micromecnica
Estruturas para biologia.
Fabricao e montagem de placas de circuitos impressos
Neste trabalho apresentaremos inicialmente, item 2, uma reviso da evoluo da microeletrnica e
das tcnicas de microfabricao. Uma reviso da histria da microeletrnica no pas ser apresentada
em seqncia, no item 3. No item 4 ser apresentada uma introduo aos microssensores, que fazem
uso das mesmas tcnicas de microeletrnica.
1-5
2. Evoluo da Microeletrnica

No sculo 19, pouco se sabia a respeito de semicondutores e muito menos de dispositivos feito com
estes materiais. Houve, no entanto, alguns trabalhos empricos. o caso da inveno do retificador a
estado slido, apresentado por F. Braun, em 1874. Este retificador foi feito com cristal de PbS, soldado
com um fio metlico (diodo de ponta de contato). Este diodo apresentava caracterstica muito instvel e
foi abandonado temporariamente, at uma poca em que os diodos a vlvula no atendiam demanda
de uso de freqncias mais altas.
O incio do sculo 20 por sua vez foi fundamental para o desenvolvimento da microeletrnica, pois
houve um enorme progresso na teoria fsica, com o desenvolvimento da mecnica quntica, por Bohr,
de Broglie, Heisenberg, Schrdinger e outros, notadamente durante os anos 20. Em paralelo a este fato,
foi proposto um primeiro conceito de desenvolvimento de um transistor de efeito de campo em estado
slido. Em 1928, Lilienfeld, um homem muito frente do seu tempo, patenteou a idia de modular a
condutividade de um semicondutor por meio de um campo eltrico, chamado como dispositivo de efeito
de campo. Lilienfeld, no entanto, no teve sucesso na realizao prtica da sua proposta. Na dcada
seguinte, dos anos 30, houve um forte crescimento no desenvolvimento de teorias qunticas em slidos,
ou seja, a aplicao da mecnica quntica em slidos, com os conceitos de bandas de energias, banda
proibida, mecnica estatstica, portadores, etc, pelos trabalhos apresentados por Peieris, Wilson, Mott,
Franck e vrios outros (a maioria da Inglaterra). Estes conceitos tericos permitiram entender os
semicondutores e motivar a pesquisa por dispositivos semicondutores.
1
 No ano de 1936 a Bell Labs decide criar um grupo de pesquisa especfico para estudar e
desenvolver dispositivos semicondutores, com o objetivo de fabricar o transistor de efeito de campo. Um
outro grupo bastante ativo nesta rea e que contribuiu significativamente com o trabalho na Bell Labs era
o grupo da universidade de Purdue. Em 1940, R. Ohi identifica pela primeira vez semicondutores de Si
tipo p e tipo n. No mesmo ano, J. Scaff e H. Theuerer mostram que o nvel e o tipo de condutividade do
Si devido presena de traos de impurezas. Durante os anos seguintes da II Guerra mundial, as
pesquisas nesta rea so suspensas na Bell Labs, devido a outras prioridades.
Em meados dos anos 40, ao final da II Guerra mundial, o status da eletrnica era baseado nos
seguintes dispositivos bsicos:
Vlvulas terminicas, que apresentavam as seguintes caractersticas: muito frgeis, caras e alto
consumo de potncia.
Rels eltro-mecnicos, que por sua vez eram de comutao muito lenta.
Estas limitaes destes dispositivos motivaram o reincio da pesquisa e desenvolvimento de novos
dispositivos a estado slido. Assim, em 1946, a Bell Labs recria seu grupo de pesquisa em estado slido,
agora sob liderana de William Shockley, concentrando esforos na pesquisa dos semicondutores Ge e
Si e de transistores de efeito de campo. Nesta poca, um dos pesquisadores do grupo, Bardeen, sugere
uma explicao pelo insucesso na obteno do transistor FET baseado na alta densidade de estados de
superfcie dos semicondutores (dentro da banda proibida). Mas persistindo na pesquisa da inveno do
FET, Bardeen e Brattain descobrem por acaso o efeito de transistor bipolar, em final de 1947, mais
precisamente em 16 de dezembro. Este transistor e esquema eltrico so mostrados na Fig. 1. O
transistor era constitudo por uma base de Ge tipo n (contato de base pelas costas da amostra) e duas
junes de contato tipo p na superfcie, sendo um de emissor e outro o coletor, feitos um prximo ao
outro. Aps os cuidados necessrios para patentear o invento e convencer o exrcito americano, que
queria mant-lo como segredo, a Bell Labs o anuncia publicamente em junho de 1948. O descobrimento
do efeito transistor bipolar sem dvida atribudo aos pesquisadores Bardeen e Brattain, mas quem
desenvolveu a teoria e explicao sobre o funcionamento do transistor bipolar foi o chefe deles, W.
Shockley, em janeiro de 1948. A teoria de Shockley, de injeo de portadores minoritrios pela juno
emissor-base, foi comprovada por meio de um transistor vertical fabricado em fevereiro de 1948, por J.
Shive. Esta teoria torna-se amplamente acessvel com o lanamento do livro Electrons and Holes in
Semiconductors por W. Shockley em 1950. Mais tarde, em 1956, Shockley, Brattain e Bardeen so
condecorados com o prmio Nobel de fsica pelas contribuies referentes ao transistor bipolar. A
pesquisa pela obteno do transistor de efeito de campo foi mantida, apesar do descobrimento do
transistor bipolar, sendo que em 1952, I. Ross e G. Dacey demonstram o primeiro transistor tipo JFET.
Neste caso, a porta constituda por uma juno pn, que controla a passagem de corrente pelo canal.
Desta forma, contornou-se o problema de estados de superfcie, que ainda no tinha sido resolvido at
ento.
Um fato histrico que contribuiu muito com o desenvolvimento da microeletrnica foi o fato da Bell
Labs licenciar seu invento a outras empresas. Por um preo de US$ 25.000,00, empresas como Texas
Instruments e Sony (na poca com outro nome), compraram a licena para aprender e usar a tecnologia
de fabricao de transistores. A tecnologia foi transferida atravs de um workshop realizado na Bell Labs
em abril de 1952. Sony foi a primeira empresa a fabricar um radio totalmente transistorizado e
comercializ-lo em escala, criando assim o mercado de consumo para transistores.
Em 1955, Shockley deixa a Bell Labs e funda sua prpria empresa, Shockley Semiconductors, que
marca a origem do Vale do Silcio, no estado de Califrnia. A sua empresa em si no foi marcante,
porm ela comeou com pesquisadores e empreendedores de alto nvel, que depois criaram a Fairchild
(1957) e Intel (1968), entre muitos outros. Entre estes pesquisadores destacam-se Gordon Moore,
Robert Noyce e Andrew Grove.
Uma vez dominados alguns processos de fabricao de transistores, nasceu a idia de se fazer um
circuito integrado. Este conceito foi proposto e patenteado por J. Kilby, da Texas Instruments, no ano de
1958. Kilby demonstrou sua idia com um circuito fabricado sobre um nico bloco de Si, contendo um
transistor (em estrutura tipo mesa), um capacitor e um resistor. Estes dispositivos eram, no entanto,
interconectados por meio de fios soldados nos contatos dos mesmos. Uma fotografia deste circuito
integrado rudimentar mostrado na Fig. 2. Em paralelo, um grupo da Fairchild desenvolve um processo
superior para fabricar transistores (J. Hoerni) e chamado de processo planar. Este mesmo processo
adaptado logo em seguida, no mesmo ano, por R. Noyce do mesmo grupo, para a fabricao de circuitos
integrados. Este processo foi fundamental para o progresso da microeletrnica, j que seu princpio
bsico, acrescida de vrias inovaes e evolues, vem sendo usado at hoje na fabricao dos
modernos CIs. O incio da comercializao de CIs inicia-se a partir do ano de 1962, no parando mais
de crescer em termos de volume e de densidade de transistores por chip. A Fig. 3 mostra a fotografia do
primeiro CI fabricado pelo processo planar. Marcos precursores e fundamentais para a inveno do
processo planar foram: a) em 1952, C. Fuller da Bell Labs, publica seu estudo sobre difuso de dopantes
2
doadoras e aceitadoras em Si; b) em 1955, Frosch e Derick usam camadas de SiO2 para delimitar as
reas de difuso; c) em 1955, Andrus e Bond desenvolvem materiais tipo fotorresiste para a litografia e
gravao de padres em filmes de SiO2.
O estudo e desenvolvimento de processos de oxidao de Si permitiram finalmente o
desenvolvimento do to sonhado transistor de efeito de campo com porta isolada, ou seja, o transistor
MOSFET ou simplesmente MOS. Em 1960, um grupo da Bell Labs, D. Kahng e M. Atalla, demonstram o
transistor MOS. A interface SiO2/Si uma interface de muito boa qualidade, com baixa densidade de
estados de superfcie. Mas apesar disto, os dispositivos MOS apresentavam uma estabilidade pobre,
causando um atraso de mais 10 anos para seu uso em grande escala. O motivo deste problema era a
falta de controle de contaminao de impurezas. Mais especificamente,

Fig. 1 a) Fotografia do primeiro transistor bipolar de contato descoberto em dezembro de 1947, por
pesquisadores da Bell Labs, b) esquema eltrico correspondente.

Fig. 2 Fotografia do primeiro circuito integrado desenvolvido por J. Kilby, em 1958.

3
Fig. 3 Fotografia do primeiro circuito integrado fabricado por processo planar na Fairchild em 1961.

impurezas de Na, que so responsveis por cargas positivas dentro do isolante de porta e que causa um
desvio na tenso de limiar dos transistores (altera a densidade de portadores induzidos no canal). A
combinao de transistores MOS de canal n e de canal p num mesmo substrato, levou F. Wanlass a
propor a tecnologia CMOS em 1963. Outros marcos histricos que contriburam enormemente para o
avano das tecnologias MOS foram, a) o uso de filme de silcio policristalino dopado como material de
porta de transistores, a partir de 1966, e b) o uso da tcnica de implantao de ons para o ajuste da
tenso de limiar do transistores, pela dopagem da regio de canal com muita preciso.
Alm dos dispositivos descritos acima, muitos outros foram inventados, ao longo do meio sculo de
vida da era dos dispositivos semicondutores. K. K. Ng apresenta uma reviso ampla destes dispositivos
(A Survei of Semiconductor Devices, IEEE Trans. Electr. Dev., vol.43, no. 10, p.1760, Oct. 1996). Ele
classifica como sendo 67 dispositivos distintos, com mais aproximadamente 110 outros dispositivos
relacionados, com pequenas variaes em relao aos primeiros, como parcialmente ilustrado na Fig. 4.
Uma relao resumida destes dispositivos apresentada na tabela 1, com os mesmos organizados em
grupos, baseado em suas funes e/ou estruturas.
O estudo e entendimento destes diversos dispositivos requerem basicamente os seguintes
conhecimentos:
a) Conhecimento dos blocos construtivos de dispositivos. Existem apenas 5 blocos construtivos para os
dispositivos, como representados na Fig. 5:
Interface metal-semicondutor
Interface de dopagem de homojuno, ou seja, juno p-n
Heterojuno
Interface semicondutor-isolante
Interface isolante-metal
b) Conhecimento dos mecanismos de transporte. A seguir relacionamos estes mecanismos juntamente
com exemplos de dispositivos onde os mesmos se aplicam:
Deriva resistores, transistores FET
Difuso junes p-n, transistores bipolares
Emisso terminica / barreiras Schottky, diodos PDB
Tunelamento diodo tnel, contato hmico
Recombinao LED, Laser, diodo p-i-n
Gerao clula solar, fotodetetor
Avalanche diodo IMPATT, diodo Zener, diodo APD.

4
 Tabela 1 Grupos de dispositivos semicondutores, organizados por funo e/ou estrutura.
Grupo Sub-grupo Dispositivos
Diodos Retificadores Diodo p-n
Diodo p-i-n
Diodo Schottky
Diodo de barreira dopada panar - PDB
Diodo de heterojuno
Resistncia negativa Diodo tnel
Diodo de transferncia de eltrons
Diodo tnel ressonante
Diodo RST
Diodo IMPATT
Diodo BARITT
Resistivos Resistor
Contato hmico
Capacitivos Capacitor MOS
CCDs (Charge-coupled devices)
Chaves de 2 MISS (Metal-Insulator-Semicond. Switch)
terminais PDB (Planar-Doped-Barrier Switch
Transistores Efeito de Campo MOSFET
JFET
MESFET
MODFET
PBT
Efeito de Potencial BJT Bipolar Junction Transistor
HBT Heterojunction Bipolar Trans.
MBT Metal Base Transistor
RTBT Resonant-Tunneling Bipolar
Memrias no FAMOS
volteis MNOS
Tiristores SCR Silicon-Controlled Rectifier
IGBT Insulated-Gate Bipolar Trans.
Transistor unijuno
SIThy Static-Induction Thyristor
Fontes de Luz LED
Laser
VCSEL Vertical-cavity surface emitting laser
Fotodetetores Fotocondutor
Fotodiodo p-i-n
Fotodiodo de barreira Schottky
CCIS Charge-coupled image sensor
APD Avalanche Photodiode
Fototransistor
MSM metal-semicondutor-metal
Dispositivos pticos Biestveis SEED Self-eloctrooptic-effect device
Etalon bi-estvel
Outros Dispositivos Fotnicos Clula solar
Modulador eletro-ptico
Sensores Termistor
Sensor Hall
Strain Gauge (piezoeltrico)
Transdutor Interdigital, tipo SAW
ISFET Ion-sensitive FET

5
Fig. 4 Parte da rvore de dispositivos semicondutores

Fig. 5 Diagrama de bandas de energia, mostrando as interfaces dos 5 blocos construtivos bsicos de
dispositivos.

Este nmero grande de tipos dispositivos justifica-se pelas necessidades especficas nas diversas
aplicaes. Dentro dos circuitos integrados, no entanto, os dispositivos e tecnologias predominantes so
as tecnologias MOSFET e BJT, como mostram os dados da Fig. 6. Estes dados so restritos ao perodo
de 1974 a 1986. Desde aquela poca, a mesma tendncia de reduo relativa da participao da
tecnologia BJT e do aumento do uso da tecnologia MOSFET, em particular a CMOS, continuou.
Atualmente, na virada do sculo 20 ao 21, mais de 85% do mercado de semicondutores corresponde
tecnologia CMOS.
A evoluo da microeletrnica no se restringe ao desenvolvimento de novos dispositivos,
apresentados acima, mas apresenta tambm outros aspectos to importantes quanto. Estes outros
aspectos incluem os seguintes:
Uma reduo contnua das dimenses mnimas, como indicado na Fig. 7. Esta evoluo
corresponde a uma reduo com fator 2 a cada 6 anos. Esta evoluo foi possvel graas a avanos
tecnolgicos nos processos de fabricao em geral e em especial, nos processos de fotolitografia.
Uma evoluo na rea mxima dos chips, como mostra a Fig. 8. Esta evoluo corresponde a um
aumento de fator 2 na rea do chip a cada 4 anos. A rea mxima dos chips est relacionada com a
densidade de defeitos por unidade de rea, que garanta um rendimento aceitvel de produo. A
evoluo na qualidade dos processos de fabricao resulta numa reduo gradual da densidade de
defeitos e como conseqncia permite este aumento gradual da rea dos chips.
Uma evoluo na eficincia de empacotamento, ou seja, do nmero de dispositivos por rea de
dimenso mnima da tecnologia. Esta evoluo est quantificada na Fig. 9 e est relacionada a
otimizao do layout empregado e do uso de novas estruturas fsicas dos dispositivos, isolao e
interconexes. No incio, havia muito espao de melhoria, resultando numa mdia de aumento de 21
6
 vezes por dcada. Aps os anos 70, houve uma reduo na taxa de aumento da eficincia de
empacotamento para 2.1 vezes por dcada.
A combinao das 3 evolues citadas acima, de reduo nas dimenses mnimas, aumento da rea
dos chips e aumento na eficincia de empacotamento, levou a um aumento assombroso no nmero
de dispositivos por chip, como mostra a Fig. 10. Associado a cada faixa de nmero de dispositivos
por chip convencionou-se chamar o nvel de integrao pelas siglas: SSI (Small Scale Integration),
MSI (Medium Scale Integration), LSI (Large Scale Integration), VLSI (Very Large Scale Integration),
ULSI (Ultra-Large Scale Integration) e GSI (Giga Scale Integration). Atualmente, na virada do sculo,
estamos entrando na era do GSI. O crescimento contnuo do nmero de dispositivos por chip de
aproximadamente um fator 2 a cada 18 meses, ao longo das ltimas 3 a 4 dcadas. Este
crescimento conhecido como a lei de Moore.
Uma evoluo contnua na reduo do custo por transistor ou por bit de informao mostrada na
Fig. 11a. Esta reduo de custo tem levado a um enorme crescimento do uso de eletrnica, com um
crescimento mdio anual de 16% no mercado de semicondutores ao longo das ltimas dcadas.
Ressaltamos que nenhum outro setor econmico teve tal crescimento na histria da humanidade. A
Fig. 11b mostra o aumento contnuo do nmero de bits de DRAM produzidos.

Fig. 6 Evoluo da participao das diversas tecnologias do mercado de semicondutores, no perodo de

1974 a 1986.

7
Fig. 7 Evoluo nas dimenses mnimas empregadas nas estruturas em CIs.

8
Fig. 8 Evoluo da rea mxima de chips.

Fig. 9 Evoluo na eficincia de empacotamento

9
Fig. 10 Evoluo do nmero de dispositivos por chip (nvel de integrao).

Fig. 11 a) Evoluo na reduo do custo de bit de memria (DRAM) e b) evoluo da quantidade de bits
de memria (DRAM) produzidos por ano.

relativamente difcil imaginar o significado das dimenses mnimas e nmeros apresentados

acima. Para melhor compreend-los, considere as seguintes comparaes:
a) Na Fig. 12 mostramos uma fotografia de microscpio eletrnico de um fio de cabelo sobre uma
estrutura de memria DRAM de 4 Mbit, correspondente a uma tecnologia (j ultrapassada) de 1986,
com dimenses mnimas de aproximadamente 1 m.
b) Ao invs de fabricar estruturas de dispositivos, poderamos usar a mesma tecnologia para desenhar
um mapa. Logicamente ningum consegue fazer um negcio rentvel com tal produto, j que no
nada prtico usar tal mapa, seria necessrio o uso de microscpio, e atualmente, microscpio
eletrnico. Na Fig. 13 apresentamos uma seqncia de mapas que poderiam ser desenhados em
chips com as diversas fases tecnolgicas. Ou seja, atualmente (~2000) poderamos desenhar um
mapa da Amrica do Sul num chip, contendo todas a ruas, rios e estradas, em escala.

10
 17
c) Atualmente (~2000), o nmero de transistores produzidos anualmente no mundo da ordem de 10 .
Este nmero corresponde a aproximadamente o nmero de formigas existente no mundo e a 10
vezes o nmero de gros de cereais produzidos no mundo por ano.

Fig. 12 Fotografia tirada por microscpio eletrnico de um fio de cabelo sobre um chip de memria
DRAM inacabada e de tecnologia do ano de 1986, ilustrando estruturas gravadas de largura de 2 m.

Fig. 13 Ilustrao de mapas desenhados, contendo detalhes de todas as ruas, em reas de chips
nas diversas fases tecnolgicas.

Os nmeros e analogias apresentados mostram que a microeletrnica cresceu

desproporcionalmente em relao a outras reas tecnolgicas, representando uma rea fascinante de
engenharia. Mais e mais caminhamos para sistemas completos em um nico chip. Isto significa que o
projeto em eletrnica resumir-se- ao projeto do chip. Uma pergunta natural seria, quais so as foras
propulsoras para to rpido avano tecnolgico, ou ainda, para que complicar tanto? A fora propulsora
fundamental o capital, ou seja, o mercado. Mas o desenvolvimento no agrada apenas o dono do
capital, mas tambm os engenheiros e cientistas que trabalham nos desafios de conseguir sempre um
produto melhor ou uma nova inveno. Portanto, a evoluo tem procurado solues que resultem em
produtos melhores e mais baratos ou mais rentveis. No caso, a evoluo da microeletrnica como
apresentada inclui os seguintes aspectos:
Maior densidade de integrao. Considerando uma mesma funo, isto resulta em maior nmero de
chips por lmina e aumento do rendimento (supondo uma densidade fixa de defeitos). Portanto, isto
resulta em ganho econmico.
Maior velocidade de operao. Com dimenses menores tm-se menores capacitncias, o que
resulta em menores tempos de chaveamento das portas, melhorando, portanto, o desempenho do
CI. Os dados de tempos de atrasos por porta e por linha de interconexo esto mostrados na Fig.
14, simulados para interconexes de linhas de Al e linhas de Cu, envoltos por filmes dieltricos de
SiO2 e de material de baixa constante dieltrica, respectivamente.

11
 Menor consumo de potncia. Novamente, devido s menores dimenses e menores capacitncias,
bem como devido menor tenso de alimentao, a energia associada na mudana da tenso em
cada n do circuito ser menor, e como conseqncia, teremos um menor consumo de potncia.
Menor nmero de chips por sistema. Considerando agora chips mais complexos, com mais funes
integradas, poderemos fabricar sistemas com menor nmero de chips, e no limite, com um nico
chip. Este fato traz como vantagem, menor nmero de conexes entre chips. Isto por sua vez resulta
em aumento da confiabilidade do sistema, uma reduo do seu tamanho e uma reduo do custo de
montagem do mesmo.

Fig. 14 Tempos de atrasos de propagao de sinal atravs de portas e de linhas de interconexes,

considerando linhas de Al e de Cu e dois tipos de dieltricos (SiO2 e outro de baixa constante dieltrico).

A evoluo obtida at este ponto, bem como a que est por vir, resultado de um esforo muito
grande de muitas pessoas, empresas e instituies de ensino e pesquisa. Nenhuma empresa sozinha,
nenhum pas sozinho, poderia ter trilhado to rapidamente este caminho. Os pases avanados e suas
empresas tm conscincia deste fato, que se torna mais necessrio ainda para o futuro. Os avanos
futuros necessitam de recursos mais volumosos ainda e portanto de aes conjuntas de pesquisa e
desenvolvimento. Com o intuito de guiar este trabalho de desenvolvimento, a SIA (Semiconductor
Industry Association) do USA, elabora um relatrio trienal, onde ela prope um mapa de estrada para o
futuro (The National Technology Roadmap for Semiconductors). Na tabela 2 apresentamos alguns dados
23
do relatrio publicado em 1997 . Assim, prev-se uma evoluo gradual at pelo menos dimenses
mnimas de 50 nm (ano 2012). Dados mais recentes encontram-se nas referncias 24 e 25, indicando a
11
previso de dimenso mnima de 35 nm e nvel de integrao acima de 10 dispositivos por chip em
2014. A partir deste ponto, provavelmente as vrias limitaes, fsicas e tecnolgicas, impedem a
realizao de transistores com comprimento de canal muito menor que 25 nm. Portanto, novos conceitos
fsicos devem ser usados para inventar dispositivos alternativos aos dos tradicionais MOSFET e
bipolares. Entre estes j existem os dispositivos de bloqueio Coulombiano, entre outros dispositivos de
um nico eltron. So propostos tambm os dispositivos qunticos, onde se controla o estado do eltron
de um tomo (hidrognio, por exemplo). Estruturas de nano-tubos de carbono outra idia proposta.
So tubos de 1.4 nm de dimetro e de 10 m de comprimento que constituem canais de corrente e que
permitem realizar circuitos tipo moleculares. Chaveamento a freqncia de 10 THz previsto.
Certamente no chegamos no final do tnel da evoluo.

12
Tabela 2 Dados de previso de evoluo extrados do relatrio da SIA de 1997.
Dado\Ano 1997 1999 2001 2003 2006 2009 2012
LMIN.(nm) 250 180 150 130 100 70 50
DRAM (bits) 256M 1G - 4G 16G 64G 256G
2
rea chip DRAM (mm ) 280 400 480 560 790 1120 1580
Dimetro / lmina (mm) 200 300 300 300 300 450 450
Nveis de metal (lgica) 6 6-7 7 7 7-8 8-9 9
Compr. metal (lgica) (m) 820 1480 2160 2840 5140 10000 24000
VDD(V) 2.5 1.8 1.5 1.5 1.2 0.9 0.6
FMAX de relgio (MHz) 750 1250 1500 2100 3500 6000 10000
Nmero mscaras 22 23 23 24 25 26 28
-2 1
Defeitos (m ) 2080 1455 1310 1040 735 520 370
Custo/bit DRAM inicial (c) 120 60 30 15 5.3 1.9 0.66
1
Nota: para rendimento inicial de 60% e memria DRAM.

3. Histria da Microeletrnica no Brasil

Desde a dcada de 50, as universidades brasileiras (ITA a partir de 1953, IFUSP a partir do incio
6
dos anos 60, seguido por muitos outros) tiveram atividades de pesquisa em semicondutores e
dispositivos, ou seja, sempre acompanhamos de perto o desenvolvimento da rea e inclusive, o pas
contribuiu de alguma forma com o desenvolvimento da mesma.
J bem no incio da histria dos dispositivos semicondutores, em meados dos anos 60, a Philco
instala fbrica de diodos e transistores em So Paulo. Ou seja, apenas 10 anos aps a liberao e
disseminao da tecnologia pela Bell Labs, o Brasil iniciou atividades industriais de microeletrnica. Esta
atividade contribuiu com a motivao para se montar um laboratrio de microeletrnica, LME, na Escola
Politcnica da Universidade de So Paulo, por iniciativa de um grupo de professores (J. A. Zuffo, C. I. Z.
Mammana, R. Marconato, A. Ferreira), em 1968, estando operacional em 1970. A coordenao do
laboratrio ficou a cargo do Prof. Carlos Amrico Morato, e no podemos omitir a grande colaborao do
professor visitante, Dr. R. Anderson, do USA. Este laboratrio pioneiro foi responsvel pelo
desenvolvimento de vrias tecnologias de microeletrnica, pela formao de um nmero considervel de
profissionais na rea e por vrias iniciativas tipo spin-off, algumas industriais e outras acadmicas.
Marcos de desenvolvimento tecnolgico ocorridos no LME incluem entre outros:
Desenvolvimento de tecnologia de diodos e transistores bipolares, com transferncia desta
tecnologia para a empresa Transit, em Montes Claros, MG, em1974.
Desenvolvimento do primeiro circuito integrado no pas, em 1971, com lgica ECL (Dr. J. A. Zuffo).
Desenvolvimento de tecnologia de transistores nMOS em 1973, incluindo o projeto e construo do
7
primeiro CI com tecnologia MOS na Amrica Latina (Dr. Edgar Charry Rodriguez) .
Projeto e fabricao de memrias tipo ROM com a tecnologia nMOS com capacidade de 512 e 2k
bits em 1975 e 1978 respectivamente (Fig. 15). Estes circuitos podem ser considerados os primeiros
circuitos integrados em nvel MSI (Medium Scale Integration) e LSI (Large Scale Integration)
respectivamente, no pas. A primeira memria SRAM tambm foi realizada com a mesma tecnologia
8
em 1978 .
Desenvolvimento de um implantador de ons (Dr. Joel Pereira de Souza) .
9

Desenvolvimento de tecnologias nMOS com carga tipo depleo e porta metlica e porta de si-poli,
10,11
em 1978 e 1987 respectivamente .
Desenvolvimento de tecnologias CMOS com porta metlica e porta de si-poli em duas verses, em
12-14
1979, 1987 e 1988 respectivamente .
Desenvolvimento de tecnologia CCD com canal enterrado e portas de si-poli, em 1981 (Fig. 16).
15

Desenvolvimento de tecnologia de circuitos hbridos de filme fino para aplicaes de microondas,

sob coordenao do Prof. J. K. Pinto.

13
 Fig. 15 Fotografia ampliada do chip de memria ROM de 2k bit, desenvolvido no LME/EPUSP em
1978 (E. Charry R, J. P. de Souza e J. W. Swart).

Fig. 16 Fotografia ampliada do dispositivo CCD desenvolvido no LME/EPUSP em 1981 (J. W. Swart).

Em 1974, o Prof. Carlos I. Z. Mammana deixa o LME da EPUSP e d incio montagem de um novo
laboratrio de microeletrnica, chamado LED (Laboratrio de Eletrnica e Dispositivos) na Faculdade de
Engenharia da Universidade Estadual de Campinas, UNICAMP. Vale lembrar a grande contribuio dada
pelo Prof. Yukio montagem do LED. Este laboratrio teve como nfase inicial o desenvolvimento de
equipamentos de microeletrnica, incluindo: fornos trmicos, sistemas CVD, sistema de corroso por
plasma, implantador de ons, fotorepetidora, entre outros. Alm dos equipamentos, este laboratrio
tambm procurou desenvolver tecnologias nMOS e bipolares (lgica I2L). O LED tambm teve uma
atividade de desenvolvimento de tecnologia de fabricao de diodos para transferncia industrial, no
caso para empresa Ober, no perodo de final dos anos 80. Este laboratrio passou por algumas re-
estruturaes, sendo atualmente transformado no Centro de Componentes Semicondutores, diretamente
ligado reitoria da universidade, ou seja, administrativamente independente de unidade de ensino. Suas
atividades atuais concentram-se em pesquisas relacionadas a tecnologias CMOS e microssensores,
alm de oferecer cursos de laboratrio de microfabricao.
Em 1975, o Prof. Joo Antnio Zuffo criou um novo laboratrio na EPUSP, chamado LSI (Laboratrio
de Sistemas Integrados). Este laboratrio, com espectro de atuao mais amplo que apenas
microeletrnica, deu nfase inicialmente pesquisa em etapas de processos de microeletrnica, tendo
como um dos gestores, o incansvel e grande entusiasta, o Prof. Armando A. M. Lagan. O grupo
realizou pesquisa de alto nvel nas atividades de obteno e caracterizao de silicetos, processos de
plasma para deposio de filmes finos e de corroso, processos de limpeza e de oxidao de Si. Em
seguida, o grupo concentrou esforos no desenvolvimento de micro-sensores de Si.
Em 1981, o Prof. Joel Pereira de Souza deixou o LME da EPUSP e iniciou a construo de um
Laboratrio de Microeletrnica no Instituto de Fsica da Universidade Federal de Rio Grande do Sul. Este

14
laboratrio adquiriu alguns e construiu outros equipamentos bsicos de microeletrnica. Este laboratrio
prima por suas atividades em pesquisa na tcnica e aplicaes de implantao de ons, tendo dado
grandes contribuies em publicaes, patentes e formao de recursos humanos neste tema.
Adicionalmente, o grupo recentemente resgatou conhecimentos anteriores e re-implantou a tecnologia
nMOS porta metlica carga tipo depleo no seu laboratrio, demonstrando a fabricao de um circuito
integrado tipo matriz de chaveamento de 4 entradas x 4 sadas.
Em meados dos anos 80, um novo laboratrio foi implantado no Instituto de Fsica da Universidade
Federal de Pernambuco, sob responsabilidade do Prof. Eronides da Silva. Este laboratrio tambm
possui os equipamentos bsicos para microeletrnica e tem sua nfase de pesquisa centrada em
pesquisa de dieltricos de porta MOS.
Os 5 grupos acima constituem os grupos universitrios com instalaes completas de
microeletrnica de Si. Alm destes, existem grupos que atuam em temas especficos associados a
processos de microeletrnica. Como exemplo temos o grupo de Engenharia Eltrica da UnB, Braslia,
Prof. Jos Camargo, e o grupo do Departamento de Fsica do ITA, Prof. Homero Maciel, com atividades
em processos de plasma.
Embora o Si seja o semicondutor mais usado comercialmente, ocupando da ordem de 98% do
mercado de semicondutores, semicondutores compostos tipo III-V so necessrios para nichos de
aplicaes. Pesquisas sobre estes semicondutores vem sendo feitas essencialmente em institutos de
fsica de diversas universidades, vrios dos quais equipados com modernas e caras mquinas de
crescimento epitaxial de camadas, tipo MBE, CBE ou OMVPE. Entre estes grupos citamos:
LPD do IFGW da UNICAMP, em Campinas.
IF da USP em So Paulo.
IFQ da USP em So Carlos
IF da PUC-RJ em Rio de Janeiro.
IF da UFMG em Belo Horizonte.
Entre estes 5 grupos, o LPD apresenta maior tradio no desenvolvimento de dispositivos
semicondutores, incluindo Lasers e transistores (MESFET, HEMT e HBT). Este grupo, inicialmente sob
liderana do Prof. J. E. Ripper, introduziu e desenvolveu tecnologia de fabricao de Laser
16
semicondutor, j a partir do incio da dcada de 70 . Esta tecnologia foi posteriormente transferida para
o CPqD da Telebrs.
Alm dos grupos universitrios, temos um nmero menor de institutos de pesquisa, que no entanto
receberam investimentos mais volumosos para instalao de laboratrios avanados. Entre estes
citamos o CPqD, ITI, LNLS e INPE.
O CPqD foi criado em meados dos anos 70, com objetivos de P&D bem amplos em
telecomunicaes. Na rea de microeletrnica ele nunca se dedicou tecnologia de fabricao de CIs
de Si, concentrando-se nas seguintes reas:
Tecnologias de filmes espessos para CIs hbridos
Tecnologias de filmes finos para CIs hbridos
Tecnologia tipo SAW
Tecnologias de Lasers semicondutores.
Projeto de CIs de Si e de GaAs.
Estas atividades foram, no entanto, todas descontinuadas, sobretudo aps a privatizao do sistema
Telebrs, ao final dos anos 90. Esta descontinuidade de atividades de microeletrnica e optoeletrnica
no CPqD representa uma grande perda do investimento, sobretudo em pessoal, feito ao logo de duas
dcadas, dado que o pessoal foi todo redirecionado para outras atividades.
O ITI foi criado no incio dos anos 80, com o intuito de realizar atividades de P&D em tecnologias de
CIs de Si, entre outras atividades. Este objetivo inicial no foi completamente concretizado ao longo de
sua trajetria, tendo suas atividades de microeletrnica sido restritas a:
Linha piloto de encapsulamento de CIs
Linha de testes, confiabilidade e anlise de falhas.
Linha de fabricao de mscaras.
Linha de prototipagem rpida de interconexo para circuitos tipo gate array.
Projeto de CIs de Si.
Tecnologia tipo SAW
O LNLS foi criado em janeiro de 1987, sob coordenao do Prof. Cylon Gonalves da Silva, em
Campinas. Este laboratrio projetou e construiu um sistema de anel de eltrons para produzir feixes de
luz sncrotron, ou seja, radiao eletromagntica com freqncia variando desde infravermelho at raios
X moles. Esta fonte de luz vem sendo utilizada, essencialmente para a anlise de materiais, bem como
para a fabricao de microestruturas por litografia profunda de raio X, para microssensores e

15
micromecnica. O LNLS inclusive oferece um servio de prototipagem de microestruturas por programa
tipo PMU, chamado de programa MUSA.
INPE de So Jos dos Campos o centro mais antigo dos citados aqui. Ele foi criado j em 1961. O
INPE realiza atividades amplas na rea de cincias espaciais, o que inclui algumas atividades de
microeletrnica, tais como P&D em clulas solares e sensores. O INPE possui algumas das instalaes
necessrias para estas atividades, inclusive um sistema MBE para crescimento de semicondutores do
tipo IV-VI, e vem interagindo com os outros grupos para complementar as instalaes que lhe faltam.
At aqui descrevemos as iniciativas acadmicas e de desenvolvimento na rea de tecnologias de
fabricao de microeletrnica. Estas atividades no fazem muito sentido, se no forem acompanhadas
por uma correspondente aplicao industrial. As duas reas, acadmica e industrial devem andar
concomitantemente, j que as duas so mutuamente dependentes, com demandas complementares.
17-18
Analisaremos abaixo os vrios empreendimentos industriais de microeletrnica no pas .
Como j citamos acima, a Philco iniciou uma fbrica de diodos e transistores em So Paulo, SP, em
1966. Mais tarde, em meados dos anos 70, esta fbrica foi transferida para Contagem, MG, agora em
parceria com a RCA. A fbrica, modernizada e ampliada, implantou tambm processos de fabricao de
CIs lineares com tecnologia bipolar e dimenses mnimas de aproximadamente 6 m. No entanto, no
ano 84 aproximadamente, a fbrica foi fechada e colocada a venda. O grupo SID/Sharp, com
participao do banco Bradesco, interessou-se pela aquisio da mesma e assim criou a SID
Microeletrnica, que at hoje dona dela. Porm, em meados de 1996 ela decidiu por descontinuar as
operaes de difuso de componentes semicondutores, mantendo apenas as atividades de montagem e
encapsulamento, sendo esta tambm descontinuada em 2000.
Uma Segunda iniciativa industrial foi o caso da Transit. Esta empresa foi criada a partir de 1974 e
montou sua fbrica em Montes Claros, MG. Ela iniciou a produo de diodos e transistores bipolares em
1976, baseado em tecnologia desenvolvida no LME da EPUSP e visando o mercado de entretenimento.
Em 1978 ela adquiriu uma tecnologia da SGS-Ates, da Itlia, para a fabricao de componentes para o
mercado profissional. Devido a vrios erros ocorridos na implementao desta fbrica, ela no conseguiu
sobreviver por muitos anos, tendo sido fechada ainda no final dos anos 70.
Tivemos duas empresas internacionais, a Icotron, do grupo Siemens, com fbrica em Gravata, RS,
e a Semicron, com fbrica em Cotia, SP, que tinham uma linha completa de difuso de diodos e tiristores
de potncia. Atualmente a Semicron continua com sua linha completa de fabricao destes dispositivos.
A Icotron doou seus equipamentos de difuso para a UFRGS em 1998. Uma terceira empresa, tambm
atuando na produo destes componentes a AEGIS, que foi criado em 1982 por dois ex-pesquisadores
do LME da EPUSP e do LED da UNICAMP. Um deles, Wanderley Marzano, continua dirigindo esta
empresa, que heroicamente se manteve, sobrevivendo a todas as crises polticas e econmicas que o
pas atravessou nestes ltimos 20 anos. Esta empresa um exemplo vivo da existncia de
oportunidades de microeletrnica em nichos de mercados, mesmo para empresas de pequeno e mdio
porte.
A Itautec possui uma fbrica de encapsulamento de circuitos integrados, sobretudo tipo memrias,
em Jundia, SP.
Outras empresas tiveram fbricas de montagem e encapsulamento de componentes semicondutores
no pas. Entre estas citamos a Texas Instruments, Fairchild, Philips, Sanyo e Rhom. Estas empresas no
entanto fecharam suas operaes de produo de componentes semicondutores no incio da dcada de
90 com a ampla e sbita abertura do nosso mercado.
Duas empresas atuaram na rea de componentes optoeletrnicos. A ASA Microeletrnica realizava
montagem e encapsulamento de diodos tipo LED, com fbrica em So Paulo, SP. Esta fbrica foi
fechada recentemente (meados dos anos 90). A outra empresa a ASGA Microeletrnica, que monta
receptores pticos e emissores a Laser, para a rea de comunicaes pticas, com fbrica localizada em
Paulnia, SP, inaugurada no incio dos anos 90.
Por fim temos a empresa Heliodinmica, com fbrica em Vargem Grande Paulista, SP, que produz
tarugos de Si monocristalnos de at 8 de dimetro, lminas de Si monocristalno e/ou semicristalino,
alm de clulas solares fotovolticas de Si, mdulos e sistemas fotovolticos para diversas aplicaes .
Heliodinmica foi criada em 1980 e atende o mercado local bem como internacional.
Observamos dos dados acima, que tivemos atividades de microeletrnica desde a dcada de 60 e

que havia um bom estgio de desenvolvimento tecnolgico na 2 metade dos anos 70. Inclusive,
podemos afirmar que na poca, este estgio era superior aos dos pases hoje chamados de Tigres
Asiticos. Durante as duas dcadas de 80 e 90, a rea passou por um estgio de estagnao,
constituindo um paradoxo para a retrica da poltica de reserva de mercado de informtica. Investiu-se
recursos volumosos numa fbrica de mscaras enquanto que as indstrias clientes no se instalaram,
como havia sido planejado. Hoje o pas apresenta um dficit comercial superior a vrios bilhes de
dlares anuais em componentes eletrnicos (relatrio setorial no. 1, 1999, do BNDES). Instalao de

16
uma ou mais fbricas de CIs uma necessidade real para equilibrar a balana comercial e promover o
desenvolvimento econmico do pas.
Um requisito necessrio para a instalao de uma fbrica de CIs e para o desenvolvimento de
novos produtos inteligentes para as diversas aplicaes, a capacidade de projetar os CIs. A atividade
de projeto de CIs requer um investimento muito menor em instalaes, porm requer um grande nmero
de profissionais com experincia no tema. Vrios grupos no pas atuam nesta rea. A seguir
apresentamos uma lista (no completa) de grupos universitrios, institutos e empresas com atuao na
rea.
a) Universidades: DCC/UFMG, Belo Horizonte, MG
UFRGS, Porto Alegre, RS DEE/EFEI, Itajub, MG
UFSC, Florianpolis, SC DEE/UnB, Braslia, DF
LAC/COPEL, Curitiba, PR UFPB, Campina Grande, PB
FEEC/UNICAMP, Campinas, SP b) Centros de P&D:
EPUSP, So Paulo, SP CTI, Campinas, SP
EESC/USP, So Carlos, SP c) Empresas:
FEG/UNESP, Guaratinguet, SP Motorola, Campinas, SP
UFRJ, Rio de Janeiro, RJ Idea, Campinas, SP
Comparado rea de tecnologias de fabricao, o pas teve um desenvolvimento mais intenso na
rea de projeto de CIs durante estas duas ltimas dcadas. Esta atividade foi estimulada pela
disponibilidade de programas internacionais de fabricao de prottipos tipo MPC (Multi Project Chip) ou
PMU (Projeto Multi Usurio). Durante os ltimos 15 anos o CTI organizou um programa similar brasileiro
e durante os 6 ltimos anos, a FAPESP financiou a fabricao de 80 chips no exterior, para grupos do
estado de So Paulo, para usarem diretamente os programas internacionais (CMP da Frana,
Europractice da UEE, Iberchip da Espanha, MOSIS do USA). O desenvolvimento geral da eletrnica
requer o uso de CIs de aplicao especfica em grande escala. Assim, necessitamos ampliar ainda
muito mais esta atividade e estimular as empresas a conhecer e adotar esta soluo.
Para o desenvolvimento de Microssistemas completos necessita-se tanto da disponibilidade das
tcnicas de microfabricao como da capacitao em projeto de CIs, j que os microssistemas so
compostos por chips contento o sensor ou atuador, co-integrados com o circuito de controle e/ou
processamento do sinal.
Nota: esta reviso da histria da microeletrnica no pas certamente no est completa, poder ter
alguns erros e dever ser revisada para novas edies. Ficaremos muito gratos em receber informaes
com dados histricas e/ou sugestes.

19-22, 26
4. Introduo a Microssistemas .

Microssistemas, tambm chamado de IMEMS (Integrated MicroElectroMechanical Systems) refere-

se ao universo de sistemas microeletrnicos com interface ao mundo no eletrnico. Ou seja, ela inclui
circuitos integrados com microssensores e microatuadores, possivelmente, no mesmo chip. Outros
nomes comuns so MEMS e MOEMS (MicroElectroMechanical Systems e
MicroOpticalElectroMechanical Systems, respectivamente). Estes dois nomes, no entanto, apresentam
uma limitao por no inclurem o efeito qumico presente em alguns dispositivos. Desta forma, o nome
microssistema teria um significado mais amplo, embora todos os nomes sejam usados como sinnimos
indistintamente. Os microssistemas apresentam uma importncia crescente em diversas aplicaes em
vrias reas, entre os quais temos: sade, transporte, indstria de manufatura automatizada,
monitoramento ambiental, agricultura, defesa e consumo. O desenvolvimento de microssistemas gera
novas aplicaes para CIs, resultando num crescimento adicional deste enorme mercado.
O sensor um dispositivo que converte um estmulo fsicoqumico num outro sinal, normalmente
eltrico. O atuador executa a funo inversa. O sensor e atuador tambm so chamados de
transdutores. O estmulo ou a energia fsico-qumica pode ser do tipo: calor, luz, som, presso,
magnetismo, movimento mecnico, potencial qumico, pH, entre outros. Sensores e atuadores no so
novos e inicialmente eram feitos por outras tcnicas que no eram de microfabricao. Com a
disponibilidade do processo planar para microfabricao, desenvolvido para microeletrnica, o passo
natural foi empregar os mesmos conceitos tecnolgicos para a fabricao de microssensores e
microatuadores. A grande motivao para este procedimento o baixo custo para produzi-los,
comparado s tcnicas anteriores. Numa mesma lmina de Si pode se produzir centenas ou mesmo
milhares de microssensores. A dimenso de microssensores pode variar de frao de m at da ordem
de mm, como ilustrado na Fig. 17.

17
 Fig. 17 Escala comparativa das dimenses de microssensores.
Os sensores e atuadores convertem os seguintes tipos de sinais ou energias:
1. Qumico 4. Mecnico
2. Eltrico 5. Radiante
3. Magntico 6. Trmico
A Fig. 18 ilustra um sistema genrico. O sensor realiza a primeira converso de sinal para um sinal
eltrico. Este processado, condicionado ou modificado por um circuito eletrnico, para em seguida
eventualmente ser re-convertido em outra forma de energia pelo atuador. Os processos de converso de
energia so classificados como:
1. Biolgicos: Elastoeltrico
Transformao bioqumica Termomagntico
Transformao fsica Termoptico
Efeitos sobre organismos de teste Fotoelstico
Espectroscopia Outros
Outros 3. Qumicos:
2. Fsicos: Transformao qumica
Termoeltrico Transformao fsica
Fotoeltrico Processo eletroqumico
Fotomagntico Espectroscopia
Magnetoeltrico Outros
Elastomagntico
Termoelstico

Fig. 18 Representao esquemtica de um microssistema genrico.

Os sensores e atuadores devem ser projetados e caracterizados quanto aos seguintes aspectos
gerais, que se aplicam aos mais diversos tipos de dispositivos:

18
 Condies ambientais permitidos: as condies ambientais podem afetar o desempenho do
sensor. Deve-se conhecer a faixa de condies em que o sensor funcione dentro da sua faixa de
tolerncia.
Escala total do sinal de sada: refere-se mxima variao do sinal de sada.
Histerese: refere-se variao do sinal de sada para um mesmo sinal de entrada, dependendo
do sentido da variao do sinal de entrada.
Linearidade: quo prxima a curva de transferncia se aproxima de uma linha reta.
Faixa de medida: representa a faixa de variao do sinal de entrada que o sensor consegue
medir.
Offset: refere-se ao sinal na sada, na temperatura ambiente, sem aplicao de sinal na
entrada.
Tempo de vida de operao: representa o tempo de vida mdia do sensor, durante o qual ele
mantm suas caractersticas de funcionamento dentro das margens de tolerncias
especificadas.
Formato de sada: a sada normalmente um sinal eltrico varivel com o sinal de entrada. O
sinal de sada pode vir em vrias formas: digital, analgico ou de freqncia.
Caracterstica de sobrecarga: refere-se ao mximo sinal na entrada do sensor que no altere as
caractersticas de funcionamento do mesmo alm da sua faixa de tolerncia especificada.
Repetibilidade: a habilidade de produzir o mesmo sinal de sada em medidas repetidas e
iguais.
Resoluo: representa a mnima variao de entrada necessria para produzir uma variao
detectvel na sada.
Seletividade: a habilidade do sensor identificar e medir um sinal de entrada (ex. um elemento
qumico) na presena concomitante de varias entradas.
Sensibilidade: a razo da variao da sada pela variao na entrada, ou seja, a derivada da
curva de transferncia do sensor:
dy
S (xa ) =
dx x = xa
Velocidade de resposta: o tempo que demora para o sinal de sada alcanar 63% (1/e) do seu
valor final, em resposta a uma variao brusca na entrada (funo degrau).
Estabilidade: representa o tempo durante o qual o sensor mantm suas caractersticas de
funcionamento dentro do seu limite de tolerncia especificada.

Microssistemas vem apresentando um crescimento vertiginoso e hoje representa um mercado de

aproximadamente US$ 13 bilhes (prev-se US$ 34 bilhes no ano 2002). Este mercado apresente uma
taxa de crescimento anual variando entre 16 e 35 % Apresentamos a seguir uma lista de exemplos de
microssensores e suas aplicaes (existem muitos outros exemplos):
Acelermetros para disparo do sistema airbag de automveis e outras aplicaes.
Sensor de presso para rea mdica, automveis e industrial.
Microvlvulas para injetor de tinta de impressoras, para liberao controlada de medicamento
em pacientes e outras aplicaes.
ISFET para medir pH, para medicina, alimentos, agricultura, etc
Medida de variao de condutividade de filmes sensveis a produtos qumicos, para indstria,
automveis, medicina, alimentos, agricultura, etc
Sensor Hall para medidas magnticas, medidores de corrente eltrica, medidores de posio,
etc.
Micromotores, microvlvulas, microbombas, microfiltros, canais e misturadores, necessrios para
a rea de microfludica, para medicina, anlise clnica, etc
Espelhos e matrizes de espelhos (DMD Digital Mirror Device) para aplicaes pticas (chaves
pticas para redes de fibras pticas) e projeo de imagens (para canho de imagens para
conferncia, cinema e at para TV domstico).
Chaves de RF para comunicaes sem fio.
Anemmetros (mede perda de calor) para medida de fluxo de gases e lquidos, para medicina,
automveis, ambiente, controle de processo, etc.
Mostradores de imagens (microplasma e micropontas)
Sensores de Infra-vermelho para viso noturna para transporte.
Microponteiras para microscopia de fora atmica, AFM, ou de tunelamento atmico, ATM.

19
 Sistema de microponteiras para armazenamento de informao, movendo tomos e depois
2
detectando-os (prev-se da ordem de 30 Gb/cm )
Questes crticas para o desenvolvimento dos transdutores e microssistemas so: a) processos de
fabricao, b) encapsulamento, c) testes, d) Infraestrutura de CAD.
A microeletrnica constitui o embrio do desenvolvimento de microssistemas, tendo em vista que
emprega boa parte dos materiais, processos, conceitos e dispositivos da microeletrnica. No entanto ele
tambm requer um nmero grande de outros materiais e processos especficos, como ilustra a Fig. 19.
Muitos dispositivos sensores e atuadores podem ser incorporamos em tecnologia CMOS, por etapas de
processos de ps-processamento, realizadas aps a concluso da fabricao do circuito eletrnico. Os
processos podem ser classificados como de superfcie (surface micromachining) e como de corpo (bulk).
No primeiro, os componentes no eletrnicos so fabricados em camadas especficas (muitas vezes de
Si-policristalino), removendo uma camada sacrificial, de sustentao durante sua deposio. Nos
processos de micro-usinagem de corpo, estes podem ser feitos pela frente ou pela costa da lmina, por
micro-usinagem do Si, por processo mido ou seco (por plasma). Como os processos usados em
microssistemas usam normalmente regras de projeto de aproximadamente duas geraes anteriores da
microeletrnica, muitas fbricas destas ltimas podem ser convertidas em fbricas de microssistemas. O
uso de lminas de 150 mm vem ser tornando comum na produo em massa de microssistemas,
enquanto que fbricas estado da arte de microeletrnica j usam lminas de 300 mm. Alm das vrias
fbricas para produo prpria (Analog Devices, Texas Instruments, Motorola, Lucent Technologies,
Silicon Microstructures Inc., Honeywell, Agilent, outros), existem tambm vrias fbricas ou programas
que oferecem servios de fabricao de microssistemas. Entre estas temos: LNLS em Campinas, Br;
CMP e Tronics Microssystems na Frana; Surface Technology Systems na Gr Bretanha; Sensonor na
Noruega; Institute of Microelectronics em Singapura; CSEM na Sua; BFGoodrich Advanced
MicroMachines (Ohio), Cronos Integrated Microsystems (NC), IntelliSense (Massachusetts), ISSYS
(Michigan), Kionix (N.Y.), MEMX (Albuquerque) no USA.
Encapsulamento e teste de microssistemas bem mais complexo que de microeletrnica. Em
MEMS podemos ter partes mveis, interface com sinal ptico, interface com meio ambiente (presso,
temperatura, meio qumico ou biolgico, etc). Estas condies impem requisitos especficos e
complexos para o empacotamento. Os testes tambm tornam se complexos por dois motivos:
necessidade de manipular mais formas de energia, alm da eletrnica; impossibilidade de realizar as
medidas na lmina, antes do encapsulamento. Como conseqncia, encapsulamento e testes de MEMS
bem mais caro que no caso de microeletrnica.
Na rea de CAD, comeou-se usando pacotes de software de microeletrnica (Tanner Tools) e de
mecnica (ANSYS). Mais recentemente, pacotes especficos vem sendo disponibilizados, com incluso
de efeitos eletrnicos, mecnicos, trmicos e alguns outros efeitos fsicos (CFD Research Corp.,
Coventor, IntelliSense Corp., Integrated Systems Engineering, MEMScaP).

Fig. 19 Ilustrao do nmero de materiais e processos usados em MEMS comparativamente

microeletrnica.

Como ilustrao de microssistemas, apresentamos nas figuras 20 e 21, dois exemplos de

dispositivos de maior utilizao. A Fig. 20 mostra a fotografia de um microssistema de controle de
airbag e a Fig. 21 mostra a fotografia de matriz de espelhos para sistemas de projeo de imagens. A
parte central do chip da Fig. 20 refere-se estrutura do acelermetro. Os micro-espelhos do chip da Fig.
21 so apropriadamente posicionados eletrostaticamente, conforme cor da luz do pixel desejado. Um
circuito CMOS sob os espelhos chaveia os eletrodos eletrostticos.

20
Fig. 20 Microfotografia de microssistema de controle de disparo de airbag.

Fig. 21 Microfotografia de matriz de espelhos para sistema de projeo de imagens.

21
 5. Concluses:

Mostramos que a histria da evoluo da microeletrnica e microssistemas muito longa, porm

ocorreu num tempo muito curto, menor que 50 anos. A rea e mercado de microeletrnica e
microssistemas cresceram enormemente, participando direta ou indiretamente em todas as atividades
humanas. Adicionalmente, graas a ela que todas as outras reas do conhecimento humano
conseguem avanar. A rea tambm extremamente multidisciplinar, envolvendo conhecimentos e
profissionais das seguintes reas: engenharia eletrnica, engenharia e cincia de materiais, fsica,
qumica, biologia, medicina e cincias da computao. Cincias humanas, tais como economia,
sociologia, histria e educao, tambm tm muito a ver com a rea, tendo em vista as enormes
conseqncias destas tecnologias sobre a economia, defesa, segurana, empregos, vida social,
educao, sade, etc. Estes fatos todos nos levam a dois importantes proposies:
inconcebvel que, um pas de tamanho continental como o Brasil, que pretende ser um pas
forte economicamente e socialmente, no participe ativamente da atividade produtiva e do
mercado da rea de microeletrnica e de microssistemas. urgente o pas estabelecer uma
Poltica tecnolgica sria e execut-la tambm.
A complexidade e multidisciplinaridade da rea tornam proibitivo a formao de ilhas.
primordial que haja uma forte colaborao entre os diversos grupos e setores e das diversas
reas no pas, bem como uma forte interao com instituies e empresas do exterior. Uma boa
Poltica pode dirigir e promover esta colaborao.

Referncias:

1. W. Brinkman et. al. A History of the Invention of the Transistor and Where It Will Lead Us, IEEE J.
Solid-St. Circ. Vol. 32, no. 12, pp. 1858-1865 (1997).
th
2. Vrios artigos do nmero especial sobre 50 Aniversary of the Transistor!, Proceedings of the
IEEE, vol. 86, no.1, pp.1-308 (1998).
3. Vrios artigos do nmero especial sobre Solid-State Century The Past, Present and Future of the
Transistor, Scientific American, Special Issue 1997.
4. K. Ng, A Survei of Semiconductor Devices, IEEE, Trans. Electr. Dev., vol. 43, no. 10, pp. 1760-1765
(1996).
5. L. Geppert, Technology 1998 Analysis & Forcast Solid State, IEEE Spectrum, vol. 35, no. 1, pp.23-
28 (1998).
6. J. R. Leite, Brazil Builts on Its Semiconductor Heritage, III-Vs Review, vol. 11, no. 5, pp.40-44
(1998).
7. E. Charry R., Desenvolvimento e Aplicaes de uma Tecnologia MOS Canal n de Porta Metlica,
Tese de Doutorado, EPUSP, So Paulo, 1974.
8 W. A. M. Van Noije, Uma Contribuio ao Estudo Terico e Experimental de uma Memria RAM
Esttica Monoltica com Dispositivos nMOS, Dissertao de Mestrado, EPSUP, 1978.
9 J. P. de Souza, Produo de ons Positivos para Implantao em Semicondutores, Dissertao de
mestrado, EPUSP, 1973.
10 J. P. de Souza, Uma Tecnologia Simples para Circuitos Digitais MOS Canal n com Carga em
Depleo de Alta Velocidade, Tese de doutorado, EPUSP, 1978.
11 L. S. Zasnicoff, "Desenvolvimento de um processo NMOS de alto desempenho: Anlise,
caracterizao e extrao de parmetros eltricos e tecnolgicos", Tese de doutorado, EPUSP,
1987.
12 A M. Kuniyoshi, Desenvolvimento Bsico de uma Tecnologia CMOS Porta Metlica, Dissertao
de mestrado, EPUSP, 1979.
13 L. C. M. Torres, Projeto e Desenvolvimento de uma Tecnologia CMOS com Porta de Silcio
Policristalino e Geometria Fechada; Tese de doutorado, EPUSP, 1987.
14 Joo Antonio Martino, "Um Processo CMOS de Cavidade Dupla para Comprimento de Porta de
2um", Tese de doutorado, EPUSP, 1988.
15 J. W. Swart, O BCCD: Estudo Terico-Experimental e desenvolvimento de um Processo de
fabricao, Tese de doutorado, EPUSP, 1981.
16 J. E. Ripper e R. C. C. Leite, "Physics in a developing country.", Proc. International Conference on
Physics in Industry, Dublin, 221-223 (1976).
17 J. Martinez, Os Componentes Estratgicos da Independncia Tecnolgica, Dados e Idias, Vol. 1,
no. 5, pp.43-45 (1976).
18 J. Martinez, Semicondutores: Um Mercado em Idade de Crescimento, Dados e Idias, vol. 3, no. 5,
pp.34-37 (1978).
22
19 S. M. Sze, editor, Semiconductor Sensors, L. Wiley & Sons, Inc., 1994.
20 A. Rasmussen, M. E. Zaghloul, In the Flow with MEMS, IEEE Circuits & Devices, vol. 14, no. 4,
pp.12-25 (1998).
21 Vrios artigos no nmero especial sobre Integrated Sensors, Microactuators, & Microsystems
(MEMS), Proceedings of the IEEE, vo. 86, no. 8, pp. 1529-1812 (1998)
22 Vrios artigos no nmero especial sobre Sensors Into the Next Century, The Electrochemical Soc.
Interface, vol. 7, no. 4, pp. 18-38 (1998).
23 Semiconductor Industry Association, National Technology Roadmap for Semiconductors, San
Jose, CA,: SIA, 1997.
24 Semiconductor Industry Association, International Technology Roadmap for Semiconductors, San
Jose, CA: SIA, 1999.
25 J. D. Plummer, P. B. Griffin, Material and Process Limits in Silicon VLSI Technology, Proceedings
of The IEEE, vol. 89, no. 3, pp. 240-258 (2001).
26 D. J. Nagel, M. E. Zaghloul, MEMS: Micro Technology, Mega Impact, IEEE Circuits & Devices, vol.
17, no. 3, pp 14-25 (2001).

23
 Conceitos Bsicos para Semicondutores

Jacobus W. Swart

O modelo do eltrons livre em metais explica vrias propriedades dos metais,

porm falha completamente na explicao das propriedades de isolantes e de
semicondutores. Isto j esperado, tendo em vista que nos isolantes e semicondutores,
os eltrons em geral no esto livres mas sim presos nas ligaes covalentes entre os
tomos. por este motivo que eles apresentam baixssima condutividade eltrica. Isto
significa que necessitamos de um modelo alternativo, sendo que um modelo til deve
satisfazer aos seguintes requisitos:
ser compreensvel para que possa servir de base para a intuio sobre os problemas
em estudo
explicar as observaes experimentais com razovel preciso
ser vlido em uma larga faixa de condies

O modelo de bandas de energia em slidos a resposta do modelo alternativo

requerido, que atende aos requisitos acima. O desenvolvimento da teoria de bandas no
tarefa simples e inclui muitos conceitos novos e importantes para o aluno. A utilidade
prtica do modelo tambm pode no parecer bvia no incio. No entanto, a familiarizao
com ela essencial pois, s assim sua utilidade tornar-se- clara e simples. Sua utilizao
essencial para o entendimento, projeto, fabricao, caracterizao e uso de um enorme
nmero de dispositivos eletrnicos, optoeletrnicos e sensores de todo tipo (temperatura,
presso, fluxo, pH, gases, elementos qumicos, campos, radiao, etc.)

1 Modelo de Feynmann

No caso de 2 tomos de hidrognio se aproximando, ocorre uma acoplamento entre

os estados qunticos de cada tomo, resultando numa diviso em 2 novos estados, dados
por E0-A e E0+A. Um efeito similar acontece ao aproximarmos N tomos de qualquer
elemento. Os nveis discretos dos vrios tomos, agora prximos, sofrem acoplamentos,
resultando em faixas ou bandas de energias de estados permitidos, como ilustrado na
Fig. 1 Cada banda formada apresenta um nmero muito grande de estados permitidos.
Uma banda pode estar separada da prxima banda por uma faixa de energia proibida, ou
seja, sem estados permitidos. A largura desta banda proibida pode variar bastante,
dependendo do elemento qumico constituinte do slido, podendo inclusive ser negativo,
ou seja, com a sobreposio de duas bandas consecutivas. A Fig. 2 ilustra a
transformao dos estados discretos de tomos de Na em bandas de energia, com
dependncia da distncia interatmica. Estas bandas de energia correspondem s
solues possveis da equao de Schrdinger para diferentes distncias entre os tomos.
Observa-se dos dados da Fig. 2, que o nvel 2p continua discreto mesmo para distncia de
3.67, enquanto que os nveis de energia maior como 3s, 3p e 4s transformam-se em
bandas de estados permitidos. Os tomos de Na possuem estados ocupados at o nvel
3s, com 1 eltron ocupando esta orbital. Calculando-se a energia mdia dos eltrons para
cada distncia interatmica, obtm-se uma energia mnima para a distncia de 3.67.
Desta forma, esta a distncia adotada pelo slido, por ser a situao mais estvel. A
figura mostra tambm que as bandas correspondentes aos orbitais 3s, 3p e 4s

1
apresentam uma sobreposio na distncia interatmica natural. Como temos apenas um
eltron por tomo, a banda formada apresentar muitos estados desocupados. Isto
coerente com o modelo do eltron livre.

Fig. 1 Ilustrao da transformao de nveis discretos de tomos isolados em bandas de

energia em slido formado pela aproximao de n tomos, resultando em n estados em
cada banda.

De forma similar, aproximando-se N tomos de Si, teremos que seus orbitais da

ltima camada ocupada, 3s e 3p, com um total de 8 estados para cada tomo, sofrero
um acoplamento. Este acoplamento resulta na formao de duas bandas com um total de
4N estados em cada banda. O nmero total de estados conservado, como no caso dos
tomos da molcula de H2, onde tnhamos 2 estados com energia E0-A e 2 estados com
energia E0+A. A Fig. 3 ilustra a formao das duas bandas de energia, sendo que no caso
do Si elas esto separadas por uma banda de energia proibida (1.12 eV). Como cada
tomo de Si apresenta 4 eltrons na camada 3 (3s2 + 3p2), estes iro preferencialmente
ocupar os estados da banda inferior, chamada de banda de valncia, deixando a banda
superior, chamada de banda de conduo, preferencialmente vazia.

2
Fig. 2 Nveis de energias de estados qunticos de um slido de sdio, variando-se a
distncia interatmica de 0 a 15 A, juntamente com as bandas ou nveis discretos de
energias obtidas para 3 distncias: 3.67 A, 10 A e .

Fig. 3 Ilustrao dos nveis discretos de energia dos orbitais de tomos de Si e da

formao das bandas de valncia e de conduo de cristal de Si.

3
2 Metais, Semicondutores e Isolantes

Realizando medidas de condutividade eltrica temperatura prxima de 0 K,

observa-se que alguns materiais apresentam-se como bons condutores enquanto que,
outros materiais como excelentes isolantes. At as primeiras dcadas do sculo 20, no
havia uma explicao plausvel para esta observao. Obtm-se uma explicao baseada
no que foi exposto no presente captulo. Vejamos a explicao baseada no modelo
desenvolvido para o cristal unidimensional. Obtivemos que cada banda de energia contm
um total de 2NaL estados qunticos. Se cada tomo do cristal contribuir com um nico
eltron para uma dada banda, esta banda ficar preenchida at a sua metade (NaL
eltrons no total), ou seja, metade dos estados da banda estaro ocupados. Como na
metade da altura da banda, a derivada da relao E x k mxima (Fig. 4 e 5), este
material, com uma banda ocupada pela metade, ter alta condutividade .

Fig. 4 Curvas de relao E x k , para k > 0, como solues vlidas da equao de

Schrdinger do modelo de Kronig e Penney.

4
Fig. 5 (a) Relao E x k da primeira banda permitida de cristal unidimensional de estados
e (b) a variao da velocidade de grupo e (c) da massa efetiva com k.

Analogamente, um material em que cada tomo contribui com dois eltrons para
preencher uma banda, resulta em uma banda completamente preenchida. Vimos que, a
relao E x k apresenta derivada nula (Fig. 4) para os estados do topo da banda e que
como conseqncia o nmero efetivo de eltrons de conduo desta banda nulo . Este
material ser ento um isolante, como j foi discutido no item 7.5. Analogamente, um
material com tomos com nmero impar de eltrons ser um condutor, enquanto que
materiais com tomos com nmero par de eltrons ser um isolante.

A regra acima funciona apenas para cristais unidimensionais. Para cristais

tridimensionais e reais a regra funciona apenas parcialmente, porm continua sendo
vlida, de forma geral, a regra que, se a ltima banda estiver parcialmente cheia teremos
um condutor e se a banda estiver totalmente cheia teremos um isolante. Esta regra geral
no entanto tambm pode falhar em alguns casos, quando houver sobreposio parcial de

5
bandas consecutivas (largura da banda proibida negativa). Analisemos agora diagramas
de energia simplificados de alguns materiais condutores, isolantes e semicondutores.

a) Condutores: so materiais caracterizados por sua ltima banda no totalmente

preenchida (como Na, Al), ou ainda por apresentar sua ltima banda totalmente
preenchida, mas com uma sobreposio com a banda seguinte (caso Mg). A Fig. 6 mostra
os diagramas de banda esquemticos dos metais Na, Mg e Al. O Na apresenta metade da
banda 3s ocupada (1 eltron de cada tomo de Na). No caso de Mg, a banda 3s est
totalmente preenchida, porm h uma sobreposio entre as bandas 3s e 3p, resultando
numa banda maior e no totalmente preenchida. No caso do Al, a banda 3s est
totalmente preenchida e a banda 3p parcialmente preenchida.

(a) (b) (c)

Fig. 6 Diagramas de bandas de energia de alguns metais: (a) Na, (b) Mg e (c) Al.

b) Isolantes: so materiais que tem sua ltima banda, chamada de valncia, totalmente
preenchida, sem sobreposio com a banda de energia seguinte e alm disto, uma banda
proibida de valor considervel. Uma banda proibida larga necessria para que seja
improvvel um eltron da banda de valncia adquirir energia e passar para a banda
seguinte de conduo. A Fig. 7 ilustra a diferena bsica entre os diagramas de bandas de
materiais condutores e isolantes.

6
 (a) (b)

Fig. 7 Diagramas de banda de energia tpicos: (a) de metais e (b) de isolantes

c) Semicondutores: Semicondutores so um caso particular de materiais isolantes, sendo

a nica diferena a magnitude da banda proibida de energia do seu diagrama de bandas
(Fig. 7 b). Se for menor ou at da ordem de 3 eV podemos classific-lo como
semicondutor, enquanto que se for maior que este valor o classificamos como isolante.
temperatura de 0 K, tanto o semicondutor como o prprio isolante sero ambos isolantes.
Eles no podero conduzir corrente eltrica, pois em ambos os casos, as bandas de
valncia encontram-se totalmente preenchidas. Aumentando-se a temperatura, acima de 0
K, de um material semicondutor, com largura da banda proibida reduzida, alguns poucos
eltrons da banda de valncia adquirem energia trmica da rede e podero pular dos seus
estados da banda de valncia para estados vazios da banda de conduo. Desta forma,
passamos a uma condio em que os eltrons, tanto da banda de valncia (banda no
mais totalmente preenchida) como da banda de conduo (apenas parcialmente
preenchida), podem conduzir corrente eltrica. A condutividade ser no entanto bem
reduzida, tendo em vista o nmero reduzido de eltrons na banda de conduo, bem
como uma banda de valncia ainda quase preenchida. Esta situao no entanto no
ocorre em materiais isolantes que tenham largura da banda proibida de valor grande o
suficiente, a no ser que elevemos muito a temperatura. A Tabela 7.1 apresenta alguns
materiais com a largura da sua banda proibida e a sua correspondente classificao como
isolante ou semicondutor.

Tabela 7.1 Exemplos de materiais com sua respectiva largura da banda proibida (EG) e
classificao como isolante ou semicondutor.
Material EG [eV] a 300 K Classificao
Ge 0.66 Semicondutor
Si 1.12 Semicondutor
GaAs 1.42 Semicondutor
C (diamante) 5.47 Isolante
SiO2 9.0 Isolante
Si3O4 5.0 Isolante

7
3 Lacunas

Lacunas referem-se a estados da banda de valncia vazios, no preenchidos por

eltrons. Elas so tambm chamadas por buracos ou holes em Ingls. Veremos que a
lacuna pode ser tratada como uma partcula de carga positiva, e que esta sua
caracterstica deve-se ao comportamento estranho dos demais eltrons da banda de
valncia onde se encontra a lacuna. Na realidade a lacuna no existe como partcula ou
como entidade isolada, mas ela uma conseqncia do movimento de eltrons num
potencial peridico. Assim, a lacuna livre no existe. No possvel criar um canho de
lacunas como existe para eltrons. Lacunas resultam de um artifcio matemtico que
mostraremos a seguir.

Define-se a massa efetiva pela seguinte relao:

1
2E
m =
* 2
2 (1)
k

Temos pela substituio correspondente do termo de massa efetiva

dI 1
= q * (2)
dt mi

onde a somatria representa a somatria do inverso das massas efetivas correspondentes

a todos os estados ocupados. Baseado nesta relao, analisemos os seguintes casos:

a) supondo uma banda que tenha um nico estado ocupado. Neste caso teremos:

dI e q 2
= * (3)
dt m

b) supondo agora o caso de uma banda totalmente cheia, teremos que a corrente deve ser
nula:

dI 1
= q2 * = 0 (4)
dt i mi

c) tendo uma banda totalmente cheia com exceo de um nico estado no topo da banda,
ou seja, caso de uma banda com uma nica lacuna. Neste caso teremos:

dI h 1
= q2 * (5)
dt i ,i j mi

8
mas temos da relao 4 que:

1 1
q2 * + =0 (6)
i ,i j m m
i j

Das relaes 5 e 6 resulta que:

dI h 1
= q 2 * (7)
dt mj
Devemos lembrar da Fig. 4 que, na parte inferior da banda os estados apresentam massa
efetiva positiva, enquanto que os estados da metade superior da banda apresentam
massa efetiva negativa. As lacunas correspondem normalmente a estados desocupados
na parte superior da banda (minimizao da energia dos eltrons) e portanto apresentam
massa efetiva negativa. Assim podemos considerar o mdulo da massa efetiva da lacuna
e inverter o sinal da relao 7, resultando:

dI h 1
= q2 * (8)
dt mj

A troca do sinal da massa e da expresso da corrente equivale a tratar a lacuna como

sendo uma partcula de massa efetiva e carga q, de sinais positivos.

Pelo exposto acima, podemos concluir que a conduo atravs dos eltrons, de
uma banda de valncia quase cheia de um cristal, equivalente conduo atravs de
partculas fictcias, correspondendo aos estados desocupados e de massa efetiva
negativa, chamadas lacunas, as quais se comportam como se fossem partculas de carga
e massa de sinais positivos. Uma analogia corrente eltrica por lacunas o caso de uma
bolha caminhando na gua. A bolha uma ausncia de gua, sendo que seu
deslocamento corresponde na verdade ao movimento de gua em sentido oposto. Embora
seja a lacuna uma partcula fictcia que no existe na realidade, um engenheiro pode
adot-la como sendo uma partcula real para efeitos prticos, de uso na anlise de
dispositivos.

Lembremos que um semicondutor a uma temperatura superior a 0 K, apresenta um

certo nmero de eltrons na banda de conduo, criados concomitantemente com os
estados vazios ou lacunas na banda de valncia. Desta forma, o semicondutor ter uma
corrente eltrica, se for aplicado um campo eltrico, dada pela soma da conduo dos
eltrons na banda de conduo e das lacunas na banda de valncia. Por este motivo
chamaremos daqui para frente os eltrons e as lacunas de portadores. Isto significa que
temos 2 tipos de portadores, eltrons na banda de conduo, com carga -q e lacunas na
banda de valncia, com carga +q. A massa efetiva de cada portador depende da particular
curvatura da relao E x k, do respectivo diagrama de banda. Assim, a massa efetiva pode
diferir para eltron e lacuna e para materiais diferentes, como veremos no item seguinte.

9
4 Diagramas de Bandas de Semicondutores Reais

At este ponto do captulo, desenvolvemos nosso modelo considerando um cristal

hipottico unidimensional. Isto foi motivado pela maior facilidade do tratamento
matemtico e por ser suficiente para a apresentao dos conceitos importantes
introduzidos. No caso de um cristal real tridimensional, os clculos so bem mais
complexos e a sua apresentao est fora do escopo deste texto. Mas de forma geral
todos os conceitos discutidos nos itens anteriores so similares e vlidos para os cristais
reais. A Fig. 8 apresenta diagramas de bandas reais correspondentes a 3 cristais
semicondutores de interesse prtico. As curvas representam os estados permitidos
determinados pela soluo da equao de Schrdinger independente do tempo, tendo
como potencial eletrosttico o potencial peridico do cristal (no caso da solues da Fig. 8,
em 2 direes). Nos grficos considerou-se como energia de referncia a energia do topo
das bandas de valncia dos materiais. As curvas obtidas apresentam detalhes e valores
que foram confirmados por diferentes medidas eltricas, magnticas e pticas, realizadas
por diversos grupos de pesquisa e reportados na literatura cientfica internacional.

(a) Ge (b) Si (c) GaAs

Fig. 8 Estruturas de diagramas de bandas reais de semicondutores comuns, (a) Ge,

(b) Si e (c) GaAs. EG representa a largura da banda proibida. Os sinais + no topo das
bandas de valncia e no vale inferior da banda de conduo representam
respectivamente lacunas e eltrons nestes estados.

10
 Analisando os diagramas de bandas dos semicondutores da Fig. 8 temos as
seguintes questes:
o mnimo da banda de conduo do diagrama de bandas do GaAs corresponde ao
mesmo valor de vetor de onda do estado do mximo da banda de valncia. Isto
significa que, para um eltron pular da banda de valncia para a banda de conduo,
ou vice-versa, basta ele receber ou emitir um quantum de energia, dado por EG
correspondente, sem necessitar mudar o valor do seu vetor de onda, associado ao
momentum do eltron. Este tipo de caso chamado de diagrama de bandas tipo direto.
A transio de um eltron de um estado com apenas troca de energia, sem troca de
momentum, mais fcil ou provvel de ocorrer comparado ao caso onde h
necessidade de troca das duas grandezas ao mesmo tempo. Como conseqncia, este
tipo de diagrama de banda do tipo direto requerido para que o material tenha boas
propriedades optoeletrnicas (necessrio para Laser, LED, outros).
no caso dos semicondutores de Ge e Si temos o caso de diagrama de bandas do tipo
indireto. Isto est associado ao fato do mximo da banda de valncia no coincidir no
mesmo ponto do valor do vetor de onda k do estado do mnimo da banda de conduo.
Neste caso, a transio de um eltron entre a banda de valncia e a banda de
conduo requer no apenas uma troca de energia mas sim ao mesmo tempo uma
troca de momentum do eltron. Para o eltron trocar de momentum, ele deve interagir
com uma outra partcula, como por exemplo um fnon (vibrao de tomo da rede),
para trocar momentum, e ao mesmo tempo com um fton para receber ou emitir
energia. Por esta razo, a transio do eltron entre as duas bandas mais difcil de
ocorrer em materiais com estrutura de bandas do tipo indireto, sendo estes materiais
no apropriados para a fabricao de dispositivos optoeletrnicos.
lembrando que a massa efetiva associada aos estados dada pelo inverso da derivada
segunda das curvas E x k, conclui-se que, quanto mais fechada a curvatura, menor a
massa efetiva. Comparando as curvas nas regies dos mnimos das bandas de
conduo dos 3 materiais da Fig. 8, observa-se que a massa efetiva do eltron no
GaAs deve ser menor que as massas efetivas dos eltrons no Ge e do Si. Analisando
as curvaturas nas regies dos mximos das curvas de valncia, observa-se que
existem duas ou trs curvas para cada material e com curvaturas diferentes,
correspondendo a lacunas de massas distintas, uma mais leve e a outra mais pesada.
No diagrama de bandas do GaAs observa-se que o mnimo da banda de conduo
ocorre em torno do vetor de onda k = 0. Porm, a curva apresenta um segundo mnimo
em outro valor de k, com uma energia de 0.31 eV acima do mnimo principal. Se por
algum mecanismo, um eltron ocupando um estado no mnimo principal, receber
energia e assim passar a um estado do segundo mnimo, ele sofrer uma alterao
(aumento) significativa da sua massa efetiva. Isto pode significar uma reduo na
condutividade do material (resistncia negativa).
Da anlise acima podemos concluir que vrias das propriedades dos
semicondutores podem ser extradas dos respectivos diagramas de bandas. Da a
importncia do conhecimento dos conceitos apresentados neste captulo. Em algumas
anlises das propriedades dos semicondutores no necessitamos de todas as
informaes disponveis nos diagramas completos como apresentados na Fig. 8. Em
alguns casos basta considerar apenas a diferena entre os nveis de energia do mximo

11
da banda de valncia e o mnimo da banda de conduo, sem preocupar-se com o valor
do vetor de onda correspondente. Neste caso, basta representar o diagrama de bandas na
sua forma simplificada como mostrado na Fig. 9. No captulo seguinte faremos uso
freqente desta representao.

Fig. 9 Diagrama de bandas simplificado de semicondutores.

5 Distribuio de Portadores em Temperatura Finita

No caso de temperatura de 0 K, temos que a matria ocupa os estados de mais

baixa energia possvel. Todos os eltrons iro ocupar os estados qunticos de mais baixa
energia. No caso de semicondutores temos a banda de valncia totalmente preenchida
por eltrons e a banda de conduo totalmente vazia com todos os estados desocupados.
A pergunta que segue este comportamento como fica a situao de ocupao dos
estados, nos materiais em geral, quando aumentamos a temperatura do mesmo? A
resposta pode ser obtida se considerarmos a funo estatstica de probabilidade de
ocupao dos estados, de Fermi-Dirac. Esta funo mostra que, quando aumentamos a
temperatura, sua variao deixa de ser abrupta em E = EF (energia de Fermi), de forma
que nem todos os estados com energia abaixo de E F permanecem ocupados e nem todos
os estados com energia acima de E F ficam desocupados, como era a situao para T = 0
K. Analisaremos o efeito desta alterao da probabilidade com a temperatura em metais,
isolantes e semicondutores:

a) Em metais: estes apresentam um efeito relativamente reduzido com a variao da

temperatura. Teremos uma redistribuio dos eltrons nos estados da sua banda de
valncia, sendo que o mesmo continuar apresentando caractersticas de boa
condutividade eltrica e trmica, alm de permanecer um material opaco. Teremos sim,
variao do calor especfico e efeitos terminicos.

b) Em isolantes: estes apresentam um efeito relativo menor ainda. Aumentando-se a

temperatura, o nmero de portadores, lacunas na banda de valncia e eltrons na banda
de conduo, continuar sendo nulo. Isto significa que o material permanece sendo
isolante mesmo aumentando-se a temperatura.

c) Em semicondutores: estes apresentaro relativamente a maior variao no seu

comportamento ao aumentarmos sua temperatura acima de T = 0 K. No caso de T = 0 K,
temos a funo de Fermi-Dirac e o diagrama de banda simplificado do material como
mostrado na Fig. 10 a, com a funo de Fermi-Dirac variando abruptamente entre 1 e 0
para E = EF, localizado entre os nveis de valncia e de conduo; nmero nulo de

12
eltrons na banda de conduo e tambm um nmero nulo de lacunas na banda de
valncia. Esta situao modifica-se ao aumentarmos a temperatura, como mostra a
Fig. 10 b. Nesta situao teremos que a funo de Fermi-Dirac torna-se mais gradual e
como conseqncia, ela deixa de ser 0 para energia acima de Ec (mnimo da banda de
conduo) e deixar de ser 1 para energia abaixo de EV (mximo da banda de valncia).
Isto significa que teremos alguns poucos eltrons na banda de conduo e umas poucas
lacunas na banda de valncia. Esta situao j havia sido discutida no item 7.7, porm
sem o emprego da funo estatstica de ocupao dos estados. Conclumos assim
novamente que, um material tipo semicondutor comporta-se como um isolante
temperatura T = 0 K e passa a comportar-se como um semicondutor apenas com
temperatura acima de 0 K. fcil imaginar pela Fig. 9 b, que quanto menor o valor de E G,
maior ser a concentrao de eltrons na banda de conduo e de lacunas na banda de
valncia.

Fig. 10 Funo de Fermi-Dirac e diagrama de bandas de um semicondutor : (a)

temperatura de 0 K, sem portadores nas bandas de valncia e de conduo e (b) a uma
temperatura bem maior que 0 K, com igual nmero de eltrons na banda de conduo e
de lacunas na banda de valncia.

13
6. Funes Estatsticas de Ocupao dos Estados Qunticos:

A determinao da densidade de estados em funo da energia uma parte da

soluo do nosso problema. A segunda parte refere-se a determinar quantos e quais
destes estados estaro ocupados por eltrons numa dada temperatura. Esta questo
tratada pela mecnica estatstica. A probabilidade de ocupao de estados qunticos
segue a funo chamada de funo de distribuio de Fermi-Dirac, que foi desenvolvida
considerando as seguintes condies, que se aplicam no caso dos eltrons:
o princpio de excluso de Pauli
as partculas so todas idnticas
o nmero total de partculas conservada
a energia total do sistema conservada
A funo estatstica obtida com estas condies dada como:

1
f (E ) = ( E E F ) kT (9)
1+ e

onde: EF uma energia de referncia, chamado de nvel de Fermi,

k = constante de Boltzmann = 1.38 x 10-23 J/K = 8.62 x 10-5 eV/K

Observa-se facilmente a seguinte propriedade desta funo:

f (E F ) =
1
(10)
2

Desta propriedade podemos tambm afirmar que o nvel de referncia, ou de Fermi, o

nvel de energia onde a probabilidade de ocupao 0.5. A Fig. 11 mostra curvas
correspondentes funo de Fermi-Dirac para 3 temperaturas, 0 K, 600 K e 6000 K.
Observa-se que a funo varia de 1 a 0, aumentando-se a energia. No caso da
temperatura de 0 K, a funo abrupta em E = EF. Quanto maior a temperatura, mais
gradual torna-se a variao da funo. Este comportamento da funo est de acordo com
as observaes fsicas. A 0 K todos os eltrons buscam ocupar os estados de mnima
energia, ou seja, os eltrons ocuparo todos os estados at um certo nvel de energia, no
caso EF. Assim, o nmero total de estados com energia menor que este nvel deve ser
igual ao total de eltrons no sistema e a probabilidade de ocupao destes estados um.
Todos os estados com energia acima do nvel EF estaro desocupados e portanto com
probabilidade de ocupao zero. Ao aumentarmos a temperatura do material, alguns dos
eltrons recebero energia trmica, a partir da vibrao da rede de tomos. Desta forma,
estes eltrons iro ocupar estados de energia quntica maior, deixando o seu estado
original desocupado. Isto explica porque a funo de Fermi-Dirac torna-se mais gradual
pelo aumento da temperatura.

A Fig. 11 (b) mostra uma outra funo estatstica, chamado de Maxwell-Boltzmann,

que se aplica a casos de sistemas diludos (muitos estados e poucas partculas) onde:
as partculas so consideradas distintas
o nmero total de partculas conservado
a energia total do sistema conservada

14
Fig. 11 (a) A funo de probabilidade de Fermi-Dirac para temperaturas de 0 k, 600 k e
6000 k ; (b) A funo de probabilidade clssica de Maxwell-Boltzmann para as mesmas
temperaturas.

A funo estatstica desenvolvida para este caso de sistema :

f ( E ) = e (E EF ) kT (11)

Estritamente, nunca poderamos usar a estatstica de Maxwell-Boltzmann para descrever

a probabilidade de ocupao de estados qunticos por eltrons, dado que esta estatstica
no obedece ao princpio de excluso de Pauli. Porm, quando a energia dos estados
considerados for bem maior que o nvel de Fermi, a probabilidade de ocupao torna-se
prximo a zero. Nesta situao, o princpio de excluso de Pauli deixa de ser uma
restrio, dado que temos muitos estados e baixa probabilidade de ocupao. A
probabilidade to baixa que no haver competio entre eltrons para ocuparem um
mesmo estado, correspondendo portanto a um sistema diludo. fcil verificar que
matematicamente, a funo de Fermi-Dirac (9) pode ser aproximada funo Maxwell-
Boltzmann (11) quando E - EF >> kT. A Fig. 11 apresenta as curvas das funes de Fermi-
Dirac e Maxwell-Boltzmann, mostrando que ambas se aproximam para altas energias, ou
seja, para E - EF >> kT. A ttulo de informao, a Fig. 12 apresenta tambm a curva da
funo estatstica de Bose-Einstein. Esta funo nunca se aplica a sistema de eltrons,
mas sim ao caso em que valem as mesmas hipteses da estatstica de Fermi-Dirac, com
partculas idnticas, com exceo da hiptese do princpio de excluso de Pauli. Estas
hipteses aplicam-se a um sistema de partculas como ftons.

15
Fig. 12 Comparao entre as curvas das funes de probabilidades de Fermi-Dirac,
Maxwell-Boltzmann e Bose-Einstein.

importante frisar que as funes estatsticas correspondem s descries das

distribuies mais provveis das partculas nos estados quando o sistema est em
equilbrio. Estas funes no se aplicam a casos de sistemas fora do equilbrio.

No caso de estados com energias altas, ou seja, E-E F >> kT, poderemos usar a estatstica
de Maxwell-Boltzmann, como j foi detalhado acima.
c) No caso de estados com energias baixas tal que EF-E >> kT podemos aproximar a
funo de Fermi-Dirac (9) como sendo:

f ( E ) 1 e (E EF ) kT (12)

Aqui a probabilidade de ocupao do estado prximo a 1. Nesta situao conveniente

definir a probabilidade do estado estar desocupado como sendo (a partir de 12):

1 f ( E ) e (E EF ) kT (13)

Esta funo de probalidade de desocupao do estado, para EF-E >> kT, apresenta-se
tambm na forma da funo de distribuio de Maxwell-Boltzmann (11).

16
Nos casos em que os nveis de energia dos estados no forem distantes suficiente do
nvel de Fermi, no poderemos usar as aproximaes dos casos acima, e teremos que
obrigatoriamente usar a funo de Fermi-Dirac como a funo de probabilidade de
ocupao dos estados. Podemos calcular por exemplo, em que faixa de energia a funo
de Fermi-Dirac varia entre 0.9 e 0.1. Fazendo este clculo pela relao 9, obtemos E =
4.4 kT. Nesta faixa com certeza no poderamos usar a aproximao descrita. Se
quisermos ser mais restritos ainda, poderamos tomar como intervalo de 6.0 kT, o intervalo
no qual no aceitamos a aproximao da funo de Fermi-Dirac para a funo de
Maxwell-Boltzmann. Neste limites teremos a funo de Fermi-Dirac variando entre 0.95 e
0.05.

17
 Captulo 3

Semicondutores

Semicondutores j foram definidos no captulo anterior, como sendo materiais

com suas bandas de valncia e de conduo separados por uma faixa proibida de
energia de valor no muito elevado (da ordem frao ou alguns eV), sendo que
temperatura de 0 K, todos os estados da banda de valncia esto ocupados e todos
os estados da banda de conduo esto desocupados. Tal material ter uma
condutividade eltrica bastante reduzida em temperaturas normais de operao (bem
maiores que 0 K), de valor intermedirio entre as condutividades de isolantes e de
condutores. Veremos neste captulo diversas propriedades de semicondutores, bem
como a alterao destas pela adio de pequena quantidade de impurezas. Na
verdade, o sucesso dos semicondutores deve-se aos seguintes trs fatores principais:
Existncia de tcnicas de sintetizao de materiais semicondutores de alta pureza,
com nvel de impurezas bem menor que partes por bilho, ppb. Os semicondutores
constituem os materiais de maior pureza usada em aplicaes. Nenhuma outra
aplicao requer tamanho nvel de pureza, exceto talvez, alguns materiais
nucleares.
Existncia de tcnicas de cristalizao de materiais semicondutores com alto nvel
de perfeio cristalina.
Disponibilidade de tcnicas de dopagem (adio de pequena quantidade de
impurezas especficas) controlada, em nvel e local no semicondutor, permite
assim alterar localmente as propriedades do semicondutor. Isto por sua vez
permite o desenvolvimento de inmeros dispositivos, eletrnicos, pticos e
sensores.

Existe um grande nmero de materiais semicondutores. A tabela 8.1 lista uma

srie delas. J foi mencionado na captulo 5 que o semicondutor mais usado o silcio
e explicado o porqu, baseado nas vrias boas propriedades deste. Aplicaes
especficas, no entanto, podem requerer semicondutores diferentes ao do Si, como
o caso de dispositivos pticos, detetores, dispositivos de alta freqncia e outros.
Cada semicondutor tem a sua estrutura de banda especfica, com parmetros
especficos de banda proibida, EG, massa efetiva, estrutura direta ou indireta e outros.
Tambm o parmetro de rede de cada cristal semicondutor especifico, onde
lembramos que parmetro de rede o valor da dimenso do lado da clula unitria da
sua rede cristalina. Os grficos da Fig. 8.1 apresentam valores de EG e de parmetros
de rede de vrios semicondutores. As linhas representam ligas formadas pela mistura
dos materiais dos semicondutores dos extremos das mesmas. Observa-se que tanto a
banda proibida como o parmetro de rede varia gradualmente entre os valores dos
dois semicondutores, dependendo diretamente da frao dos dois componentes na
liga. A importncia do parmetro de rede est relacionada com a compatibilidade de
fabricar estruturas de semicondutores compostas por camadas de diferentes
materiais. relativamente simples crescer uma camada cristalina de material
semicondutor que tenha parmetro de rede bem prximo ao do substrato, enquanto
que o oposto ocorre se os dois materiais apresentarem parmetros de rede distintos.
As linha cheias e os pontos cheios da Fig. 8.1a indicam semicondutores de estrutura

Jacobus W. Swart Materiais Eltricos Cap.08 p.1

de bandas do tipo direta, enquanto que linhas tracejadas e pontos no preenchidos
indicam semicondutores de estrutura de bandas do tipo indireta. A Fig. 8.1b refere-se
a semicondutores em desenvolvimento mais recente e de grande interesse para
aplicaes pticas de emisso no azul (alto EG, ou baixo comprimento de onda).

Fig. 8.1 Valores de banda proibida e de parmetros de rede de vrios semicondutores

e de suas ligas, representados pelas linhas de ligao entre semicondutores, a)
semicondutores tradicionais e b) semicondutores mais recentes.

Tabela 8.1 Materiais semicondutores

Classificao Exemplos

Elementares Si, Ge

Compostos III-V Binrios GaAs, InP, GaSb, AlP, AlAs, AlSb, GaN,
GaP, InAs, InSb
Ternrios AlXGa1-XAs, InXGa1-XP, GaAsXP1-X,
Quaternrios InXGa1-XAsYP1-Y
Compostos II-VI Binrios ZnO, ZnS, ZnSe, ZnTe, CdS, CdSe,
CdTe, HgS
Ternrios HgXCd1-XTe
Nota: Os ndices X e Y representam fraes estequiomtricas variando de 0 a 1. Por exemplo, o
composto Al0.3Ga0.7As significa que para cada 10 tomos de As tem-se 3 tomos de Al e 7 tomos de
Ga.

8.1 Reviso de Modelos para Semicondutores

Podemos representar o semicondutor pelo modelo de bandas como mostrado nas

figuras 7.3 e 7.13, ou ainda alternativamente por modelo de ligaes qumicas como
mostrado na Fig. 8.2. Este modelo uma representao idealizada bidimensional.
Sabemos que na verdade cada tomo apresenta ligaes covalentes com 4 tomos
vizinhos, como representados na Fig. 8.2, porm em configurao tridimensional,
como ilustrado na Fig. 8.3. O modelo como apresentado na Fig. 8.2 no entanto uma

Jacobus W. Swart Materiais Eltricos Cap.08 p.2

simplificao e tem tambm a sua utilidade, como ilustrado na Fig. 8.4. A Fig. 8.4a
utiliza o modelo de ligaes para representar uma vacncia (falta de um tomo) no
cristal, enquanto a Fig. 8.4b ilustra o rompimento de uma ligao covalente entre dois
tomos vizinhos, criando um ligao incompleta (lacuna) e um eltron livre (eltron na
banda de conduo). A Fig. 8.5 detalha a equivalncia entre os modelos de ligaes
qumicas e de bandas, nos casos de material a) sem portadores (por exemplo,
semicondutor a 0 K), b) com eltrons livre na banda de conduo criados pelo
rompimento de ligaes qumicas e c) com o deslocamento de uma lacuna pela
transferncia de uma ligao incompleta para uma posio vizinha. Lembramos que a
gerao de um par eltron-lacuna se d pela passagem de eltrons da banda de
valncia para um estado da banda de conduo, atravs de recebimento de energia
por alguma forma (por exemplo por temperatura ou vibrao da rede do cristal). Este
fenmeno equivalente ao do rompimento da ligao qumica covalente entre dois
tomos vizinhos. Ambos os modelos, de bandas de energia e de ligaes qumicas
podem ser usados indistintamente, dependendo apenas da convenincia. Sem
dvida, o modelo de bandas de energia usado com maior freqncia.

Fig. 8.2 Modelo de ligaes qumicas de semicondutores

Fig. 8.3 a) Ilustrao da clula unitria de cristal de Si (ou similar) com a

representao das ligaes qumicas entre os tomos vizinhos em arranjo
tridimensional; b) Detalhe das ligaes qumicas de um tomo com seus 4 vizinhos.

Jacobus W. Swart Materiais Eltricos Cap.08 p.3

Fig. 8.4 Uso do modelo de ligaes para representar a) uma vacncia (falta de um
tomo no cristal) e b) rompimento de uma ligao com liberao do eltron (gerao
do par eltrons-lacuna).

Fig. 8.5 Visualizao de portadores usando o modelo de ligaes (esquerda) e de

bandas de energia (direita) nos casos a) sem portadores, b) eltron livre e c) lacuna.

Jacobus W. Swart Materiais Eltricos Cap.08 p.4

8.2 Propriedades dos Portadores

Apresentaremos neste item duas propriedades bsicas de semicondutores, ou

seja, a concentrao intrnseca de portadores (eltrons e lacunas) e a massa efetiva
dos mesmos.

Lembramos do captulo 7 que, um semicondutor a 0 K apresenta todos os

estados da banda de valncia ocupados e nenhum eltron ocupando estados da
banda de conduo, ou seja, todas as ligaes covalentes entre tomos vizinhos
esto completas. Ao aquecermos o material semicondutor, os tomos da rede
comeam a vibrar e podem eventualmente transferir energia a eltrons da banda de
valncia, os quais iro ento ocupar estados da banda de conduo. Este processo
chamado de gerao trmica de portadores e ilustrado na Fig. 8.6. Em semicondutor
puro, sem impurezas, chamado de semicondutor intrnseco, o nmero de eltrons e
de lacunas sempre ser igual, j que os dois so gerados (termicamente) aos pares.
Definimos n como o nmero de eltrons/cm3 e p como o nmero de lacunas/cm3.
Definimos ainda o nmero ni como sendo a concentrao de portadores de um
material intrnseco, sendo que neste caso teremos ni = n = p. intuitivo assumir que o
nmero destes portadores cresce com a temperatura do material e que, quanto menor
a banda proibida maior este nmero (maior nmero de eltrons da banda de valncia
receber energia suficiente para alcanar um estado na banda de conduo). Desta
forma podemos afirmar que a taxa de gerao de portadores uma funo da
temperatura de da largura da banda proibida, como indicado na relao:

G = f (T , EG ) (8.1)

Fig 8.6 Ilustrao da gerao do par eltron-lacuna, pelo modelo de bandas de

energia.

Concomitantemente com a gerao trmica de portadores teremos tambm o

processo de recombinao de portadores. Tambm por intuio podemos dizer que a
taxa de recombinao deve ser dada por:

R = .n. p (8.2)

O processo de recombinao depende da probabilidade de um par eltron e lacuna se

encontrarem e o eltron decair para o estado da lacuna. Esta probabilidade aumenta
linearmente com o aumento de ambas as concentraes, e portanto dada como
proporcional ao produto das mesmas. Aps o semicondutor permanecer numa dada
temperatura, as concentraes de eltrons e lacunas tendem a um valor de equilbrio,
dado pela condio em que as taxas de gerao e de recombinao se igualam.
Desta forma teremos:

Jacobus W. Swart Materiais Eltricos Cap.08 p.5

R = .n. p = G = f (T , EG ) (8.3)

n = p = ni = f (T , EG ) (8.4)

A tabela 8.2 apresenta valores de concentrao intrnseca de portadores em

diferentes semicondutores temperatura ambiente. Observa-se que o valor de ni
maior quanto menor o EG do semicondutor. Avaliando os valores da tabela, observa-
se que os mesmos so relativamente muito baixos. Tomemos por exemplo o Si e
comparemos o valor de ni com o nmero total de ligaes covalentes. Si apresenta
uma densidade atmica de 5 x 1022 cm-3 e portanto uma densidade de ligaes
covalentes 4 vezes maior, ou seja, 2 x 1023 cm-3. Isto significa que o nmero de
ligaes qumicas rompidas (gerao de pares eltron-lacuna) dado por ni/(2 x 1023),
ou aproximadamente 10-13. No caso de GaAs este nmero de aproximadamente 10-
17
. Portanto, o nmero de ligaes qumicas rompidas temperatura ambiente
relativamente muito pequeno.

Tabela 8.2 Valores de concentrao intrnseca de portadores e da massa efetiva de

eltron (m*n) e de lacuna (m*p) normalizadas pela massa em repouso do eltron (m0),
para diferentes semicondutores temperatura de 300 K.
Semicondutor EG[eV] ni[cm-3] m*n/m0 m*p/m0
13
Ge 0.66 2.4 x 10 0.55 0.37
Si 1.12 1.18 x 1010 1.18 0.81
GaAs 1.42 1.76 x 106 0.065 0.52

No item 7.4 foi apresentado o conceito de massa efetiva de portadores. Foi

mostrado que a massa efetiva do portador uma massa que permite usar a lei de
Newton da fsica clssica. Portanto, a massa efetiva engloba os efeitos qunticos do
potencial interno da rede cristalina, sobre o portador. A definio da massa efetiva
como apresentada, permite tratar os portadores como sendo partculas clssicas de
massa igual sua massa efetiva. A tabela 8.2 apresenta os valores mdios das
massas efetivas de eltrons e lacunas normalizadas com a massa de repouso de
eltrons. Observa-se destes valores que a massa efetiva dos eltrons bem pequena
no caso de GaAs e maior no caso de Si. A massa efetiva de lacunas no varia muito
entre os 3 semicondutores listados.

8.3 Semicondutores Extrnsecos

No item anterior apresentamos propriedades de semicondutores considerados

intrnsecos, ou seja, semicondutores puros sem adio de impurezas que alterem a
concentrao dos portadores. Semicondutores dopados, pela adio de impurezas
que alterem a concentrao dos portadores, so chamados de semicondutores
extrnsecos. Impurezas de elementos qumicos das colunas IIIA e VA da tabela
peridica constituem dopantes para semicondutores elementares como Si e Ge. No
caso de semicondutores compostos como GaAs e similares, a dopagem, com
alterao da concentrao de portadores, pode ser obtida por elementos das colunas
II, IV e VI da tabela peridica. Na prtica, no existem semicondutores com nvel de
pureza que os tornem intrnsecos. Como j apresentamos anteriormente (Captulo 5),
os materiais sintetizados podem chegar a nvel de pureza de ppb, o que representa
uma concentrao de impurezas da ordem de 1013 tomos/cm3. Veremos agora, como

Jacobus W. Swart Materiais Eltricos Cap.08 p.6

impurezas no semicondutor alteram as concentraes de seus portadores (eltrons e
lacunas).

Adicionando pequenas concentraes de elemento da coluna VA da tabela

peridica rede cristalina de Si, com estes elementos tornando-se substitucionais
(ocupando posio da rede cristalina, com ligao qumica com os 4 tomos vizinhos
de Si), teremos uma situao como ilustrado na Fig. 8.7a. Observa-se da Fig.8.7a que
o tomo substitucional de valncia 5, ter um eltron em excesso que no tem como
formar um par de ligao covalente. Este quinto eltron, sem formar par de ligao
qumica, ficar fracamente ligado ao seu tomo, sendo facilmente liberado pelo
mesmo, tornando-se um eltron livre do cristal. Em outras palavras, com pouca
energia (trmica por exemplo), este eltron passa para a banda de conduo do
cristal, aumentando a concentrao n de eltrons. Considerando agora a relao
(8.2), conclui-se que, pelo aumento da concentrao n, resulta um aumento na taxa
de recombinao dos portadores e conseqentemente, uma reduo na concentrao
das lacunas. Isto significa que, pela adio de elementos da coluna VA ao cristal de
Si, teremos um incremento na concentrao n e uma reduo na concentrao p.
Nesta situao, os eltrons sero portadores majoritrios e as lacunas, portadores
minoritrios. Como a conduo eltrica deste material ser feita predominantemente
por cargas negativas (eltrons), o mesmo ser chamado de material tipo n (de
negativo). A impureza da coluna VA, que liberou o seu quinto eltron, chamado de
doadora, por ter doado um eltron. Como dopantes doadoras para Si tem-se os
seguintes elementos: P, As e Sb. Os outros elementos da mesma coluna, N e Bi,
apresentam caractersticas no desejadas que os tornam no prticos para serem
usados. O tomo doador, aps doar seu quinto eltron, transforma-se num on de
carga +q. A criao destes ons positivos concomitante com a gerao equivalente
de eltrons de carga negativa na banda de conduo, de forma que a neutralidade de
cargas do material preservada.

Fig 8.7 Ilustrao da dopagem de cristal de Si por tomos a) tipo doadores (elementos
da coluna VA) e b) tipo aceitador (elemento da coluna IIIA), em posies
substitucionais.

Adicionando agora pequenas concentraes de elemento da coluna IIIA da

tabela peridica rede cristalina de Si, de forma tambm substitucional, teremos uma
situao como ilustrada na Fig. 8.7b. Observa-se da Fig.8.7b, que o tomo
substitucional de valncia 3 apresenta a falta de um eltron, deixando a ligao
covalente incompleta com um dos 4 tomos vizinhos de Si. Esta ligao qumica com
orbital incompleto, pode facilmente receber um eltron de uma ligao qumica
vizinha, formando-se assim uma lacuna. Em outras palavras, com pouca energia

Jacobus W. Swart Materiais Eltricos Cap.08 p.7

(trmica por exemplo), um eltron da banda de valncia do cristal passa para o estado
vazio associado a tomo da coluna IIIA, aumentando assim a concentrao p de
lacunas. Considerando agora a relao (8.2), conclui-se que, pelo aumento da
concentrao p, resulta um aumento na taxa de recombinao dos portadores e
conseqentemente, uma reduo na concentrao dos eltrons. Isto significa que,
pela adio de elementos da coluna IIIA ao cristal de Si, teremos um incremento na
concentrao p e uma reduo na concentrao n. Nesta situao, as lacunas sero
portadores majoritrios e os eltrons, portadores minoritrios. Como a conduo
eltrica deste material ser feita predominantemente por cargas positivas (lacunas), o
mesmo ser chamado de material tipo p (de positivo). A impureza da coluna IIIA, que
recebeu o eltron proveniente da banda de valncia, chamada de aceitadora, por ter
aceito um eltron. Como dopantes aceitadoras para Si tem-se os seguintes
elementos: B, Al, Ga e In. Dentre estes, o B o dopante aceitador mais usado, tendo
em vista que apresenta maior solubilidade slida (ver Fig. 4.18) e outras
consideraes tcnicas. O tomo aceitador, aps receber seu quarto eltron
transforma-se num on de carga -q. A criao destes ons negativos concomitante
com a gerao equivalente de lacunas de carga positiva na banda de valncia, de
forma que a neutralidade de cargas do material preservada.

Pelo exposto acima, temos que um semicondutor tipo n apresenta alta

concentrao n e baixa concentrao p e vice-versa para o semicondutor tipo p. No
item 8.6 ser demonstrado que, independente do nvel de dopagem, o produto n.p
constante e dado pela relao (8.5), desde que o material esteja em equilbrio trmico.
Por equilbrio trmico entende-se que o material est em temperatura uniforme e que
no h outra forma de energia sendo fornecida ao material. A relao (8.5) coerente
com os argumentos usados acima, pelos quais, pelo aumento artificial de um dos
portadores reduz-se concomitantemente a concentrao do portador complementar.
imediato observar que a relao (8.5) vale tambm para o caso particular do
semicondutor intrnseco (a partir da relao 8.4).

n. p = ni2 (8.5)

Associado aos tomos doadores e aceitadores devemos ter nveis de energia

no previstos no cristal perfeito. No cristal perfeito temos a banda proibida totalmente
livre de estados, como visto no captulo anterior. Um defeito cristalino, tipo tomo de
impureza substitucional e outros, causa uma perturbao no potencial peridico da
rede. Esta perturbao altera a soluo local da equao de Schrdinger, podendo
resultar inclusive num estado permitido dentro da banda proibida do cristal. Isto
realmente acontece no caso dos dopantes doadores e aceitadores. No caso dos
dopantes doadores, introduzido um estado prximo e logo abaixo do mnimo da
banda de conduo. Uma interpretao e clculo aproximado da posio do nvel da
energia deste estado apresentado como segue. O quinto eltron do tomo doador
no forma par de ligao qumica e fica orbitando em torno do seu tomo com baixa
energia de ligao e raio bem grande, como ilustrado na Fig. 8.8. Este sistema pode
ser visto como um par on positivo (de fsforo na Figura) e um eltron, similar ao
tomo de hidrognio. Assim, em primeira aproximao, pode-se usar os resultados
dos clculos da energia de ligao do eltron ao ncleo de hidrognio (relao 2.20),
substituindo agora a constante dieltrica do vcuo pela constante dieltrica do Si e a
massa do eltron pela massa efetiva do eltron no Si. Desta forma, obtm-se:

Jacobus W. Swart Materiais Eltricos Cap.08 p.8

 mq 4 m 1 m 1
EB = = . .E H = . ( 13.6 ) 0.1eV (8.6)
2(4 . K S o . )2 m K S2 m K S2

Fig 8.8 Ilustrao dos estados introduzidos pelos tomos de fsforo em cristal de Si.
Os traos indicam a natureza localizada dos estados.

Portanto, os tomos doadores introduzem um estado em nvel de energia de

aproximadamente 0.1 eV abaixo do mnimo da banda de conduo. Por clculos mais
precisos e por medidas experimentais obtm-se os valores apresentados na Tabela
8.3, para tomos doadores e aceitadores. No caso dos tomos aceitadores, a energia
refere-se distncia do nvel em relao ao topo da banda de valncia do Si e acima
desta. A Fig. 8.8i uma ilustrao dos nveis dos tomos de fsforo introduzidos no
cristal de Si. Nota-se que os estados so representados por linhas tracejadas. Isto se
deve ao fato dos tomos dopantes estarem em concentraes bem menores que a
densidade dos tomos de Si, ou seja, tem-se tomos dopantes distantes entres si de
vrias dezenas a milhares de distncias atmicas do cristal. Os dopantes no formam
um contnuo de tomos mas sim uma distribuio discreta de tomos localizados.

Tabela 8.3 Energias dos nveis introduzidos por dopantes doadores (abaixo do nvel
EC) e aceitadores (acima no nvel EV) em cristal de Si.
Doador EC-ED [eV] Aceitador EA-EV [eV]
Sb 0.039 B 0.045
P 0.045 Al 0.067
As 0.054 Ga 0.072
In 0.16

Um outro aspecto a ser considerado a influncia da temperatura do material

sobre a ocupao por eltrons dos estados introduzidos. Este comportamento
ilustrado na Fig. 8.8ii para material tipo n (a) e para material tipo p (b). No caso de
temperatura de 0 K, todos os eltrons iro ocupar os estados de mais baixa energia
possvel. Desta forma, temos que no material tipo n, os eltrons doados pelos tomos
dopantes retornam a seus nveis originais, ou seja, voltam a se ligar aos tomos
doadores, ocupando os estados ED logo abaixo de EC. No caso do material tipo p, os
ons aceitadores liberam os eltrons que estavam ocupando os estados EA
introduzidos, com estes eltrons retornando ao seu nvel original na banda de
valncia. Aquecendo novamente o material, temos inicialmente os eltrons dos
estados de nvel ED do material tipo n adquirindo energia e indo para estados dentro
da banda de conduo. temperatura ambiente podemos considerar que todos os
tomos doadores estejam ionizados, ou seja, com seus eltrons dos estados ED
mudados para a banda de conduo. No caso do material tipo p, com aumento da
temperatura, temos inicialmente alguns eltrons da banda de valncia indo ocupar os
estados associados aos tomos aceitadores, criando assim lacunas. temperatura

Jacobus W. Swart Materiais Eltricos Cap.08 p.9

ambiente, podemos considerar que todos os tomos aceitadores estejam ionizados,
ou seja, com os estados em nvel EA todos ocupados. Veremos nos prximos itens
que, temperatura ambiente, podemos aproximar a concentrao de eltrons em
material tipo n concentrao de impurezas doadoras e a concentrao de lacunas
em material tipo p concentrao de dopantes aceitadores.

Fig 8.8ii Visualizao do efeito dos dopantes, temperatura de O K, a baixa

temperatura e temperatura ambiente, usando diagramas de banda para material a)
tipo n e b) tipo p.

Neste momento, o autor recomenda que o aluno faa uma reviso dos
seguintes conceitos e termos apresentados no item: semicondutor intrnseco,
semicondutor extrnseco, dopantes, doadores, aceitadores, material tipo n, material
tipo p, portadores majoritrios e portadores minoritrios.

8.4 Distribuio de Estados e Portadores nas Bandas

A distribuio da densidade de estados nas bandas de valncia e de conduo

obtida a partir das solues da equao de Schrdinger no potencial peridico do
cristal, como apresentado no captulo 7. Mostra-se que as densidades de estados na
parte inferior da banda de conduo e na parte superior da banda de valncia podem
ser aproximadas respectivamente por:

mn 2mn (E EC ) para E EC
g C (E ) = (8.8)
2 3

m p 2m p (EV E ) para E EV
gV ( E ) = (8.7)
2 3

A Fig. 8.9 apresenta as curvas de densidade de estados nas duas bandas de energia.
Nota-se das expresses 8.8 e 8.9 que o formato das duas curvas so as mesmas,
porm ambas apresentam constantes distintas, dada a diferena das massas efetivas
dos eltrons de conduo e de valncia (lacunas). Lembramos tambm o fato j

Jacobus W. Swart Materiais Eltricos Cap.08 p.10

discutido no captulo 7, que o nmero total de estados na banda de conduo e na
banda de valncia dado por 4 vezes N, onde N a densidade de tomos de Si. Em
razo disto, o nmero total de estados conservado quando aproximamos os tomos
de Si (cada tomo de Si apresenta 8 estados disponveis na sua ltima camada, os
quais so transformados nas bandas de valncia e de conduo do cristal).

Fig 8.9 Representao das distribuies de densidade de estados nas bandas de

conduo e de valncia.

Conhecida a densidade de estados, a prxima questo saber quais estados

estaro ocupados por eltrons. Para responder a esta questo devemos novamente
tomar os resultados dados pela mecnica estatstica, como apresentado no captulo 6
e vlida apenas em condies de equilbrio trmico do material. A funo estatstica
vlida para descrever a distribuio mais provvel de eltrons em estados qunticos
a funo de Fermi-Dirac e dado por:

1
f (E ) = ( E E F ) kT (8.9)
1+ e

onde: EF a energia de referncia de Fermi ou nvel de Fermi, k a constante de

Boltzmann (8.62 x 10-5 eV/K) e T a temperatura absoluta (K).

A Fig. 8.10 mostra curvas da funo de Fermi-Dirac para a) temperatura de 0 K e b)

temperatura maior que 0 K. A 0 K observa-se que a funo abrupta em E=EF,
enquanto que para temperatura maior a funo torna se mais gradual em torno de
E=EF, onde ela sempre vale 0.5.
A funo de Fermi-Dirac pode ser aproximada para funes mais simples nos
casos da energia ser bem maior ou bem menor que o nvel EF. No caso de termos E >
EF + 3 kT, podemos usar a seguinte aproximao:

f ( E ) e ( E EF ) kT (8.10)

Jacobus W. Swart Materiais Eltricos Cap.08 p.11

Fig 8.10 Curvas da funo de Fermi-Dirac para a) T = 0 K e b) T > 0 K

A funo dada em (8.10) corresponde funo estatstica de Maxwell-Boltzmann

(usada em sistemas como gases, onde no h a restrio do princpio de excluso de
Pauli). Agora, no caso de termos E < EF - 3 kT, podemos usar a seguinte
aproximao:

f ( E ) 1 e ( E EF ) kT (8.11)

Ao invs de calcular a probabilidade de ocupao do estado, podemos calcular seu

complemento, ou seja, a probabilidade do estado estar desocupado. Para os estados
da banda de valncia, isto corresponde probabilidade de termos uma lacuna. Assim
definimos esta funo como sendo fL(E). A partir da relao (8.11) obtemos:

f L = 1 f ( E ) e ( E EF ) kT (8.12)

Desta forma, podemos novamente usar a funo estatstica de Maxwell-Boltzmann

para descrever a probabilidade de ter-se lacunas na banda de valncia, desde que
satisfeita a desigualdade E < EV < EF - 3 kT.

De forma geral no devemos usar a funo estatstica de Boltzmann mas sim a

funo de Fermi-Dirac. Inicialmente iremos considerar o caso genrico para
determinar a distribuio de eltrons e de lacunas nas bandas de conduo e de
valncia respectivamente. Nesta situao a definio da funo fL(E) a mesma,
porm sua expresso como segue:

1 1
f L = 1 f (E) = 1 ( E EF ) kT
= (EF E ) (8.13)
1+ e 1+ e kT

A distribuio de eltrons na banda de conduo obtida pela multiplicao da

funo densidade de estados, (8.7), pela funo probabilidade de ocupao dos
estados, (8.9). Similarmente, a distribuio de lacunas na banda de valncia obtida
pela multiplicao da funo densidade de estados, (8.8), pela funo probabilidade
de desocupao dos estados, (8.13). Estas operaes so ilustradas graficamente na
Fig. 8.11, para trs posies do nvel de Fermi, a) dentro da metade superior da
banda proibida, b) na metade da banda proibida e c) dentro da metade inferior da
banda proibida. Observa-se que, no caso do nvel de Fermi estar na metade superior
da banda proibida, o nmero de eltrons muito superior ao nmero de lacunas,

Jacobus W. Swart Materiais Eltricos Cap.08 p.12

correspondendo a material tipo n. Similarmente, no caso do nvel de Fermi estar na
metade inferior da banda proibida, o nmero de lacunas muito superior ao nmero
de eltrons, correspondendo a material tipo p. No caso particular do nvel estar
exatamente no meio da banda proibida, teremos aproximadamente igual nmero de
eltrons e de lacunas, correspondendo ao caso do material intrnseco. O leitor deve-
se perguntar porque aproximadamente e no exatamente. A resposta est
relacionada diferena das massas efetivas dos eltrons e das lacunas e portanto
funes densidades de estados um pouco distintas. Podemos dizer que num material
intrnseco, o nvel de Fermi localiza-se aproximadamente no nvel mdio entre EC e
EV. A Fig. 8.12 mostra a posio do nvel de Fermi em materiais intrnseco, tipo n e
tipo p, usando como referncia o nvel de Fermi intrnseco.

Fig. 8.11 Diagrama de bandas, funes de densidade de estados, funes de

probabilidade de ocupao de estados e seu complemento e funes de distribuies
dos portadores nas bandas de conduo e de valncia para os casos do nvel de
Fermi localizado a) na faixa da metade superior, b) na metade e c) na faixa da metade
inferior da banda proibida.

Jacobus W. Swart Materiais Eltricos Cap.08 p.13

Fig 8.12 Representao usual dos diagramas de bandas de material a) intrnseco,
b) material tipo n e c) material tipo p. O nvel de energia de Fermi intrnseco serve de
referncia e representado por linha tracejada

8.5 Concentrao de Portadores em Equilbrio

Para o clculo do nmero total de eltrons na banda de conduo e de lacunas

na banda de valncia devemos efetuar as integrais dadas abaixo:

EC ,sup
n= g C ( E ). f ( E ).dE (8.14)
EC

EV
p= gV ( E ).[1 f ( E )].dE

EV ,inf
(8.15)

Tendo em vista que a funo de Fermi tende a zero rapidamente para energia acima
de EF, podemos substituir os limites EC,sup e EV,inf, no bem conhecidos, por + e -
respectivamente (isto no altera o resultado, mas simplifica os clculos). Substituindo
as funes dadas em (8.7) e (8.9) na integral (8.14) e as funes dadas em (8.8) e
(8.13) na integral (8.15) e efetuando as integraes obtm-se:

2 E F EC
n = NC F1 2 (C ) onde C = (8.16)
kT

2 EV E F
p = NV F12 (V ) onde V = (8.17)
kT

Onde:
A funo F1/2() uma funo tabulada e no analtica.

3
2 .mn* .kT 2
N C = 2. (8.18)


h2




NC a densidade efetiva de estados na banda de conduo.

3
2 .m *p .kT

2
N V = 2. (8.19)


h2


NV a densidade efetiva de estados na banda de valncia.

Jacobus W. Swart Materiais Eltricos Cap.08 p.14

 temperatura ambiente (300 K) obtm-se NC = 2.5 x 1019 ( )
mn*
m
3
2
(cm)-3.

O fato de termos uma soluo no analtica para as densidades de portadores dificulta

em muito a sua utilizao, que no seja por clculo numrico. Mas felizmente, em
muitos casos prticos, podemos utilizar as aproximaes da funo de Fermi dadas
em (8.10) e (8.12). Estas aproximaes podem ser utilizadas sempre que o nvel de
Fermi estiver distante de mais 3.kT das bandas de conduo e de valncia, como
indicado na Fig. 8.13. Define-se o material como sendo degenerado se o nvel de
Fermi estiver com distncia menor que 3kT da banda de conduo ou de valncia. O
material ser chamado de no degenerado no caso contrrio. Desta forma, as
expresses da estatstica de Maxwell-Boltzmann valem apenas no caso de
semicondutores no degenerados. Realizando agora as integrais das expresses
(8.14) e (8.15) com as funes de probabilidades (8.10) e (8.12) obtm-se expresses
analticas simples para as concentraes dos portadores, chamadas de relaes de
Boltzmann:

Fig 8.13 Definio de semicondutores degenerados e no degenerados, como funo

da posio do nvel de Fermi dentro da banda proibida.

( E F EC )
n = N C .e kT (8.20)

( EV E F )
p = N V .e kT (8.21)

Estas duas relaes de Boltzmann podem ainda ser reescritas nas seguintes formas:

( EF Ei )
n = ni .e kT (8.22)

( Ei E F )
p = ni .e kT (8.23)

Deixamos como exerccio para o leitor a prova de que as relaes (8.22) e (8.23) so
equivalentes s relaes (8.20) e (8.21) respectivamente (sugesto: considere
inicialmente EF=Ei obtendo n=p=ni).

Das relaes (8.22) e (8.23) obtm-se diretamente que:

n. p = ni2 (8.24)

Jacobus W. Swart Materiais Eltricos Cap.08 p.15

 EG
ni = N C N V .e 2 kT (8.25)

A relao (8.24) j foi mencionada no item 8.4 acima, porm sua demonstrao s foi
possvel neste momento. Esta relao indica que, se por alguma maneira artificial,
aumentarmos a concentrao de um dos portadores, a concentrao do outro
portador ser reduzida. Esta relao, importante frisar, s vlida para
semicondutor em condio de equilbrio trmico (pois as funes estatsticas so
vlidas apenas nestas condio). Ainda da relao (8.25), observamos que a
concentrao intrnseca de portadores aumenta exponencialmente com a temperatura
e com o inverso da largura da banda proibida do semicondutor. A variao da
concentrao intrnseca de portadores com a temperatura mostrado na Fig. 8.14,
para os semicondutores Ge, Si e GaAs, de acordo com a relao (8.25).

Considerando agora a condio de neutralidade de cargas do material, alm de

assumir semicondutor em equilbrio trmico e com dopagem uniforme, temos:

p n + N D+ N A = 0 (8.26)

onde N D+ a densidade de impurezas doadoras ionizadas e N A a densidade de

impurezas aceitadoras ionizadas.

No caso do semicondutor estar temperatura ambiente ou maior, podemos assumir

que todos os dopantes estejam ionizados, e nesta situao podemos assumir:
N D+ = N D e N A = N A , onde ND e NA so as concentraes dos dopantes doadores e
aceitadores respectivamente.

Considerando agora que temos um material tipo n, tal que ND>>NA e n>>p,
resulta das relaes (8.26) e (8.24):

ni2
n ND e p (8.27)
ND
Analogamente, considerando um material tipo p, tal que NA>>ND e p>>n,
resulta:

ni2
p NA e n (8.28)
NA

Como exemplo numrico, para o caso de material de Si tipo p com NA=1015 cm-3 e
ni=1010 cm-3, resulta: p=1015 cm-3 e n=105 cm-3. Estes nmeros reforam bem o
significado de portadores majoritrios e minoritrios, tendo em vista a grande
diferena das suas concentraes, de muitas ordens de grandeza.

Jacobus W. Swart Materiais Eltricos Cap.08 p.16

Fig 8.14 Curvas de concentrao intrnseca de portadores versus temperatura para
semicondutores de Ge, Si e GaAs.

Em certos casos, de semicondutores no muito dopados, onde no podemos

desprezar a concentrao de um dos portadores frente do outro, no podemos fazer
as simplificaes assumidas acima na relao (8.26) de neutralidade de cargas.
Assim devemos substituir a relao (8.24) na relao (8.26), como segue:

ni2
n + ND NA = 0 (8.29)
n

Resolvendo esta relao de segundo grau obtm-se:

Jacobus W. Swart Materiais Eltricos Cap.08 p.17

 

1
N NA ND N A


2 2

n= D + +n 2

 






i
(8.30)
2 2

1
n2 N N D N A ND


2 2

p= i = A + +n 2
 

(8.31)


n 2 2

As relaes (8.30) e (8.31) tm validade para dopagem genrica do semicondutor,

enquanto que as relaes (8.27) e (8.28) so aproximaes das mesmas, vlidas para
materiais com dopagem lquida tipo n ou p bem definidos (>> ni) respectivamente.

As relaes (8.27) a (8.31) mostram como variam as concentraes dos

portadores com o nvel de dopagem. Porm elas mostram tambm que as
concentraes dos portadores dependem da concentrao ni do material, sendo que
esta por sua vez, como j foi visto acima, apresenta uma dependncia exponencial
com a temperatura. Como conseqncia, as concentraes dos portadores tambm
variam com a temperatura. A Fig. 8.15 ilustra como a concentrao de eltrons de um
material n, com dopagem uniforme, varia com a temperatura. temperatura de 0 K,
logicamente a concentrao de eltrons zero. Isto se deve ao fato que, nesta
condio, todos os eltrons ocuparo os estados de mais baixa energia possvel, com
os eltrons extras dos tomos doadores retornando aos seus respectivos estados
originais. Aumentando a temperatura a nveis ainda relativamente baixos, tem-se que
uma frao dos eltrons extras dos tomos doadores liberam-se destes, alm da
eventual e desprezvel gerao de pares eltron-lacunas a partir da transio de
eltron da banda de valncia para a banda de conduo. A frao dos tomos
doadores que liberam seu eltron extra depende da posio relativa do nvel de Fermi
na temperatura em questo (item 8.7), mas certamente crescente com a
temperatura. A faixa de temperatura onde apenas frao dos tomos doadores esto
ionizados chama-se regio de congelamento (T menor que aproximadamente 100 K
para Si). Para temperatura acima da faixa de congelamento temos uma faixa de
temperatura chamada de regio extrnseca de temperatura. Nesta faixa temos que
todos os tomos doadores esto ionizados e ainda valem as seguintes aproximaes:
ni << ND e n ND. Aumentando mais a temperatura, acima da faixa de regio
extrnseca de temperatura, no valem mais as duas aproximaes acima, ou seja, a
gerao de pares eltron-lacuna por transio direta de eltrons da banda de
conduo para a banda de valncia causa um incremento considervel na
concentrao dos portadores majoritrios. Isto significa que a concentrao intrnseca
de portadores torna-se relativamente considervel. Nesta situao o semicondutor
pode voltar a tornar-se novamente intrnseco, caso a temperatura seja to alta na qual
a concentrao intrnseca de portadores torna-se muito maior que o nvel de
dopagem, como ilustra a Fig. 8.15.

Jacobus W. Swart Materiais Eltricos Cap.08 p.18

Fig. 8.15 a) Variao da concentrao de portadores majoritrios em Si tipo n com
dopagem ND = 1015 cm-3. A curva tracejada representa a variao da concentrao
intrnseca de portadores com a temperatura, a qual torna-se significativa a partir de
temperatura maior que 400 K. b) Explicao qualitativa relativo s curvas da parte a).

8.6 Variao do Nvel de Fermi com Dopagem e Temperatura

Vimos pelas relaes de Boltzmann que, para o clculo da concentrao dos

portadores, necessrio conhecermos a posio relativa do nvel de Fermi dentro da
banda proibida. Estudaremos neste item as dependncias do nvel de Fermi com a
dopagem do material e com a temperatura.

Consideremos inicialmente um material intrnseco. Neste caso temos a partir

das relaes (8.20) e (8.21):

p = n = ni = N C .e ( Ei EC ) kT = N V .e ( EV Ei ) kT (8.32)

A partir de (8.32) obtm-se a posio do nvel de Fermi intrnseco:

EC + EV 1 N E + EV 3 m *p
Ei = + kT . ln V = C + kT . ln * (8.33)
2 2 NC 2 4 mn

Jacobus W. Swart Materiais Eltricos Cap.08 p.19

A relao (8.33) mostra que o nvel de Fermi intrnseco no exatamente o valor
mdio da banda proibida, porm bem prximo a este nvel. Considerando valores de
massas efetivas da Tabela 8.2 e temperatura ambiente de 300 K, obtm-se o nvel de
Fermi intrnseco 0.0073 eV abaixo do nvel mdio da banda proibida para o caso de Si
(lembre-se que o valor de EG 1.12 eV para Si).

Para o caso de semicondutor extrnseco podemos usar as relaes de

Boltzmann, dadas em (8.22) e (8.23), desde que o nvel da dopagem no chegue a
tornar o material dito degenerado (ou seja, EF deve estar distante dos nveis EC e EV
com diferena maior que 3kT). Assim obtm-se:

a) para material tipo p:

NA
N A p = ni .e ( Ei EF ) kT E F = Ei kT . ln (8.34)
ni

b) para material tipo n:

ND
N D n = ni .e ( EF Ei ) kT

E F = Ei + kT . ln (8.35)
ni

A Fig. 8.16 mostra a variao do nvel de Fermi versus concentrao da dopagem em

Si, considerando temperatura ambiente, calculado a partir das relaes (8.34) e
(8.35).

Fig. 8.16 Curvas de variao da posio do nvel de Fermi com a dopagem de Si

temperatura ambiente.

Analisemos agora a variao do nvel de Fermi com a temperatura do material,

sempre considerando equilbrio trmico. Para determinar a posio do nvel EF
devemos resolver o seguinte sistema de equaes:

( E F EC )
n = N C .e kT (8.36)

Jacobus W. Swart Materiais Eltricos Cap.08 p.20

 ( EV E F )
p = N V .e kT (8.37)
N D+ = N D [1 F ( E D )] (8.38)

N A = N A .F ( E A ) (8.39)

p n + N D+ N A = 0 (8.40)

1
sendo que: F ( E D ) = ( EF ED ) (8.41)
1 + 12 .e kT

O fator na expresso (8.41) deve-se ao fato do nvel ED apresentar uma

degenerescncia quntica, ou seja, este estado pode ser ocupado tanto por um
eltron de spin + como de spin -. Isto aumenta a sua probabilidade de ocupao.

Consideremos o caso de material de Si do tipo n, sem aceitadores. Neste caso,

realizando as substituies e simplificaes pertinentes, a relao (8.40) fica como
segue:

1
N V .e ( EV EF ) kT N C .e ( EF EC ) kT + N D . ( EF ED ) =0 (8.42)
1 + 2.e kT

A determinao do nvel de Fermi pode ser realizada pela soluo da equao (8.42)
acima. A resoluo desta equao no trivial, mas pode ser realizada por mtodos
numricos.

No caso do material estar em temperatura maior que a regio de congelamento

dos dopantes, temos ionizao completa dos mesmos. Neste caso, o procedimento de
clculo do nvel de Fermi torna-se bem mais simples. Calcula-se inicialmente a
concentrao intrnseca de portadores pela relao (8.25). Em seguida podemos
calcular as concentraes de portadores pelas relaes (8.30) e/ou (8.31). Tendo a
concentrao de um dos portadores, podemos calcular o nvel de Fermi diretamente
por uma das relaes de Boltzmann, relaes (8.22) e/ou (8.23).

A Fig.8.17 apresenta as solues determinadas pelos procedimentos expostos

acima para material tipo p e para material tipo n, com vrios nveis de dopagem. As
curvas da Fig. 8.17 merecem as seguintes interpretaes:
temperatura de 0 K, o nvel de Fermi localiza-se junto a ED para material tipo n e
junto a EA para material tipo p. Isto conseqncia do fato da funo de Fermi ser
abrupta a esta temperatura, sendo que os estados dos tomos doadores em E =
ED de material tipo n esto todos ocupados e os estados dos tomos aceitadores
em E = EA de material tipo p esto todos desocupados.
A altas temperaturas, o nvel de Fermi tende ao nvel de Fermi intrnseco do
material. Isto explicado pelo fato da alta taxa de gerao trmica de portadores,
tornando a dopagem desprezvel, comparada aos portadores trmicos. Para
semicondutores com maior nvel de dopagem, necessrio maior temperatura
para alcanar esta situao.

Jacobus W. Swart Materiais Eltricos Cap.08 p.21

Fig 8.17 Curvas da posio do nvel de Fermi versus temperatura calculada para
materiais tipo p e tipo n com diferentes valores de dopagem.

8.7 Aes de Portadores

Nos itens anteriores estudamos modelos relativos aos portadores em

condies de equilbrio trmico, ou seja com temperatura uniforme e sem aplicao de
outra forma de energia externa, tipo potncia eltrica, radiao luminosa ou outras. No
entanto, os semicondutores so utilizados normalmente fora desta condio de
equilbrio, como por exemplo, com passagem de corrente eltrica, ou ainda recebendo
luz. Mesmo assim, o estudo dos itens anteriores fundamental, pois os seus
resultados sero usados como referncia para os casos de fora do equilbrio trmico.
Neste e nos prximos itens estudaremos as aes que os portadores podem exercer
sob algum estmulo externo, ou mesmo em alguns casos de condies de equilbrio
trmico. Estas aes so as de deriva, de difuso, de gerao e recombinao,
emisso terminica, tunelamento e avalanche. Neste captulo estudaremos apenas as
trs primeiras aes.

8.7.1 Ao de Deriva

A ao de deriva de portadores o movimento dos mesmos como resposta

aplicao ou presena de um campo eltrico no material. Como descrito pela teoria de
eletromagnetismo, portadores livres respondem a um campo aplicado no sentido de
neutralizar o mesmos. Desta forma, cargas positivas movimentam-se no sentido do
campo eltrico e cargas negativas movimentam-se em sentido contrrio, como
ilustrado na Fig. 8.18. A corrente eltrica resultante deste movimento pode ser
expresso por:

I = q. A.( p.v p + n.v n ) (8.43)

onde: A a seo de rea do semicondutor, vp e vn so as velocidades de deriva ou

de deslocamento das lacunas e dos eltrons respectivamente.

Jacobus W. Swart Materiais Eltricos Cap.08 p.22

Fig 8.18 Movimento de deriva dos portadores em uma barra semicondutora submetida
a um campo eltrico.

As concentraes dos portadores necessrios para calcular a corrente podem,

em muitos casos, ser determinadas supondo o semicondutor em equilbrio, como
apresentado nos itens anteriores. O que falta determinar portanto, so as velocidades
de deriva das lacunas e eltrons, resultantes da aplicao do campo eltrico.

Mesmo sem campo eltrico aplicado, os portadores esto continuamente em

movimento, devido energia trmica que recebem. Este movimento trmico no
entanto em direo randmica, de forma que, no h um movimento lquido de
portadores. A velocidade trmica dos portadores pode ser estimado a partir da energia
cintica mdia dos portadores e dada por:

1 * 2 3
EC = m vter = kT (8.44)
2 2

Considerando a massa efetiva de eltrons em Si e temperatura ambiente, obtm-se

velocidade trmica de 2.3 x 107 cm/s e energia cintica mdia de 0.04 eV. Esta
energia cintica significa que em mdia os eltrons tem energia que corresponde a
nvel de 0.04 eV acima do mnimo da banda de conduo, EC. O valor da velocidade
trmica, da ordem de 107 cm/s, um valor relativamente bem alto. Comparando com
a velocidade da luz, ela da ordem de um milsimo desta. O movimento trmico
randmico dos portadores no do tipo linear contnuo, mas sim por movimento
interrompido por colises de vrios tipos. Aps cada coliso o portador muda de
direo, mantendo no entanto a randomicidade, como ilustrado na Fig. 8.19a. Com
aplicao de campo eltrico, tem-se superposto ao movimento Brauniano, uma
acelerao das cargas pelo campo eltrico entre uma coliso e outra, como ilustrado
na Fig. 8.19b, resultando num deslocamento lquido. Entre os instantes das colises,
os portadores apresentam variao da velocidade dada por:

v (t ) = v (0) + a.t (8.45)

q.
onde: a a acelerao dada pela fora do campo eltrico, , dada por a =
m*
Podemos considerar que a mdia das velocidades iniciais aps as colises seja 0,
dado que as colises resultam em novas direes totalmente aleatrias, sobretudo se
considerarmos que, para campos eltricos no muito intensos, a velocidade de deriva
dos portadores ainda muito menor que sua velocidade trmica. Definimos c como
sendo o tempo mdio entre colises dos portadores. Desta forma podemos calcular a
velocidade mdia de deriva, vd, a partir da relao (8.45), resultando:

Jacobus W. Swart Materiais Eltricos Cap.08 p.23

 a. c q c
vd = = * = . (8.46)
2 m 2

q. c
onde: = *
chamado de mobilidade do portador, dado em [cm2/V.s].
2.m

Fig. 8.19 a) Ilustrao do movimento trmico randmico de portadores a T > 0 K e

sem campo eltrico aplicado e b) deslocamento lquido de portadores submetivos a
um campo eltrico superposto ao movimento randmico.

A relao (8.45) mostra que a velocidade de deriva dos portadores proporcional ao

campo eltrico aplicado, ao contrrio de termos uma acelerao constante e
proporcional ao campo eltrico como acontece com cargas submetidos a um campo
eltrico no espao livre. Este resultado aplica-se a todos os slidos em geral, dando
origem conhecida lei de Ohm.

A validade da relao (8.45) confirmada experimentalmente para campos

eltricos no muito intensos, como mostram as curvas da Fig. 8.20. Para campos
eltricos fracos, o tempo mdio entre colises constante e determinado pela
velocidade trmica dos portadores. Para campos eltricos intensos no entanto, a
velocidade de deriva torna-se da mesmo ordem de grandeza da velocidade trmica,
causando uma reduo do tempo mdio entre colises, com conseqente reduo da
mobilidade. Por este motivo, fica impossvel aumentar a velocidade dos portadores
alm de uma velocidade de saturao, da ordem de 107 cm/s, como indicam as curvas
da Fig. 8.20. Da relao (8.45), temos que a mobilidade depende diretamente do
tempo mdio entre colises e inversamente proporcional massa efetiva dos
portadores. Isto explica porque a mobilidade de eltrons e lacunas em Si so
diferentes entre Si (tempo mdio entre colises das lacunas deve ser bem menor,
dado que sua massa efetiva menor que a do eltron, ver Tabela 8.2) e porque a
mobilidade de eltrons em GaAs bem maior que em Si (massa efetiva de eltrons
em GaAs bem menor que em Si, ver Tabela 8.2). Observa-se no entanto uma
particularidade interessante na curva de velocidade de deriva de eltrons em GaAs,
com uma reduo de velocidade para campos acima de 3 x 103 V/cm. Isto explicado
pela transio de estados dos eltrons quando estes adquirem maior energia cintica.

Jacobus W. Swart Materiais Eltricos Cap.08 p.24

Fig. 8.20 Variao da velocidade de deriva versus campo eltrico aplicado para
eltrons e lacunas de Si e eltrons em GaAs.

Para campo eltrico intenso estes eltrons passam de estados do mnimo principal da
banda de conduo para o mnimo secundrio, onde a massa efetiva maior (ver Fig.
7.12). A massa efetiva no varia apenas com o tipo de portador e com o tipo do
material, mas tambm com a direo cristalina, ou seja com a orientao cristalina do
plano da corrente eltrica. Como conseqncia, em Si, a mobilidade de eltrons
maior em planos (100), enquanto que a mobilidade de lacunas maior em planos
(111).

Vimos acima que a mobilidade varia linearmente com o tempo mdio entre
colises. Mas o que so estas colises afinal? As colises no incluem apenas
colises do portador com o ncleo dos tomos, mas sobretudo espalhamentos
(scattering) causados por perturbao no potencial peridico da rede cristalina. Num
potencial peridico ideal fixo, clculos de mecnica quntica no prevem
espalhamentos do portador e portanto nem troca de energia com a rede. Num cristal
real a T > 0 K, tem-se trs possveis causas de espalhamentos dos portadores:
Espalhamento com o potencial oscilante da rede, causada pela vibrao trmica
do tomos do material, ou seja, com a energia dos fnons. Quanto maior a
temperatura, maior a amplitude desta vibrao, maior a perturbao do potencial
eletrosttico da rede, maior a seo de choque do espalhamento e portanto
aumenta a probabilidade do espalhamento do portador.
A presena de impurezas, tipo dopantes ou outros, causa uma perturbao
contnua do potencial eletrosttico na posio do mesmo. Esta perturbao
constitui uma fonte de espalhamento do portador ao se deparar com a mesma.
Esta fonte de espalhamento mais pronunciada quanto maior a densidade de
impurezas e quanto menor a temperatura, quando o espalhamento com os fnons
reduzido.

Jacobus W. Swart Materiais Eltricos Cap.08 p.25

 Como terceira fonte de espalhamento temos os defeitos cristalogrficos tipo
vacncias, discordncias, etc. Estes tambm introduzem perturbaes no
potencial peridico da rede, dando origem a espalhamento dos portadores. Nos
cristais disponveis de semicondutores, esta fonte de espalhamento normalmente
insignificante.

A freqncia de colises dada pela soma das colises de cada tipo.

Desprezando a freqncia de colises por defeitos cristalogrficos, resulta:

1 1 1
= + (8.47)
c ter imp

Como conseqncia podemos tambm desmembrar a mobilidade em dois termos

correspondentes como segue:

1 1 1
= + (8.48)
ter imp

A Fig. 8.21 mostra a variao da mobilidade de eltrons em Si versus temperatura

parametrizado com o nvel de dopagem ND. Para baixas dopagens, prevalece o efeito
do espalhamento trmico sobre a curva da mobilidade. Mostra-se que o tempo mdio
entre colises com os tomos da rede, bem como a mobilidade, segue uma relao
proporcional a T 2 . Para altas dopagens tem-se um efeito predominante do
3

espalhamento com impurezas, sobretudo a baixas temperaturas. Mostra-se que o

tempo mdio entre colises com impurezas, bem como a mobilidade, segue uma
3
relao proporcional a T 2 . Uma explicao para este ltimo comportamento como
segue. A energia trmica do portador aumenta com a temperatura (ver relao 8.44),
enquanto que a energia potencial de uma carga em torno de uma impureza ionizada
independente da temperatura e dada por:

Z .q 2
Ep = (8.49)
4 Si r

Assim, quanto maior a temperatura, a energia potencial relativa ao on torna-se

desprezvel comparada com a energia trmica do portador, como conseqncia o
portador tende a no mais sentir o efeito da impureza, aumentando assim o tempo
mdio entre estas colises.

A variao da mobilidade de eltrons e de lacunas com o nvel de dopagem em

Ge, Si e GaAs para temperatura fixa de 300 K mostrada na Fig. 8.22. Valores tpicos
de mobilidade de portadores para vrios semicondutores temperatura ambiente e
com baixa dopagem (< 1016 cm-3) so apresentados na Tabela 8.4. Observa-se
valores altos de mobilidades de eltrons para semicondutores compostos tipo III-V,
especialmente os de menor valor de banda proibida.

Jacobus W. Swart Materiais Eltricos Cap.08 p.26

Fig. 8.21 Variao da mobilidade de eltrons em Si versus temperatura,
parametrizado com o nvel de dopagem Nd. O inserto ilustra a variao das duas
componentes (trmica e impurezas) da mobilidade com a temperatura.

Tabela 8.4 Valores de mobilidade de eltrons e de lacunas e do valor de EG em vrios

semicondutores, para baixa dopagem e temperatura fixa de 300 K.
Material EG [eV] n [cm2/V.s] p [cm2/V.s]
C (diamante) 5.47 1800 1200
Ge 0.66 3900 1900
Si 1.12 1500 450
GaSb 0.72 5000 850
GaAs 1.42 8500 400
GaP 2.26 110 75
InSb 0.17 80000 1250
InAs 0.36 33000 460
InP 1.35 4600 150

Jacobus W. Swart Materiais Eltricos Cap.08 p.27

Fig. 8.22 Variao da mobilidade de eltrons e de lacunas em Ge, Si e GaAs versus
nvel de dopagem, temperatura de 300 K.

Tendo agora a relao da velocidade de deriva de portadores em funo do

campo eltrico no material (relao 8.46), podemos voltar expresso da corrente
dada em (8.43). Desta expresso podemos escrever a densidade de corrente de
deriva como dado por:

J der = J p + J n = q( p.v d , p + n.v d ,n ) = q( p. p + n. n ) (8.50)

A partir da expresso (8.50) podemos determinar a expresso da resistividade

do semicondutor, , dadas as definies de densidade de corrente e de resistncia de
uma barra de semicondutor, ilustrado na Fig. 8.23:

I 1 V l
J= = . R = . (8.51)
A A R A

Combinando estas definies (8.51) com a expresso (8.50) obtm-se:

1V 1
= = = (8.52)
J l J q( p. p + n. n )

Jacobus W. Swart Materiais Eltricos Cap.08 p.28

Fig. 8.23 Uma barra de material semicondutor de comprimento l e seo de rea A,
com uma aplicao de uma tenso V.

No caso de material tipo p ou tipo n com nvel de dopagem no muito reduzido,

podemos aproximar (8.52) para as seguintes expresses:

1
Material tipo p: = (8.53)
q. p. p

1
Material tipo n: = (8.54)
q.n. n

Levando em considerao a dependncia da mobilidade com a dopagem,

discutida acima, podemos calcular a resistividade dos materiais versus concentrao
da dopagem. Estas relaes so apresentadas na curvas da Fig. 8.24. A resistividade
pode ser medida diretamente no material semicondutor atravs de mtodo de medida
de 4 pontas ilustrado na Fig. 8.25. Uma ponta de prova com 4 agulhas alinhadas e
eqidistantes com distncia S, aplicada sobre a superfcie do semicondutor. Uma
fonte de corrente faz passar uma dada corrente I entre as agulhas 1 e 4, enquanto
que entre as agulhas 2 e 3 medida a tenso V. demonstrado que vale a seguinte
relao para a resistividade:

V
= 2. .S .F . (8.55)
I

onde F um fator de correo tabelada, que depende da geometria da amostra.

Para amostra ou camada fina e com dimenses horizontais muito maiores que a
distncia S entre as agulhas, mostra-se que vale:

V V
= .d . = 4.532.d . (8.56)
ln 2 I I

onde d a espessura da amostra ou da camada medida.

Jacobus W. Swart Materiais Eltricos Cap.08 p.29

Fig 8.24 Curvas de resistividade versus nvel de dopagem tipo p e tipo n, para
semicondutores de Ge, Si e GaAs.

Fig. 8.25 a) Exemplo de um diagrama de banda de uma certa estrutura semicondutora

(juno pn), b) Indicao de energia cintica e energia de potencial de um eltron
localizado acima do mnimo da banda de conduo, c) Variao do potencial
eletrosttico, d) Variao do campo eltrico na estrutura.

ainda usual definir uma grandeza chamada resistncia de folha ou resistncia por
quadrado, como sendo a resistncia de uma amostra de rea de superfcie quadrada
(w = l) e espessura d:

Jacobus W. Swart Materiais Eltricos Cap.08 p.30

 l
RS = . = (8.57)
d .w d

A ao de deriva de portadores somente ocorre quando houver um campo

eltrico e ela aprecivel quando houver altas concentraes de portadores, podendo
ser aprecivel para os portadores majoritrios. A componente de corrente de deriva
muitas vezes pode ser desprezada. Vimos nas sees anteriores como determinar as
concentraes dos portadores. Falta vermos como determinar o campo eltrico para
completar o clculo da corrente de deriva. Mostraremos que este tambm pode ser
obtido diretamente do diagrama de bandas do semicondutor. Na Fig. 8.25a
mostrado um exemplo de diagrama de bandas de uma certa estrutura semicondutora.
Um eltron localizado no mnimo da banda de conduo apresenta apenas energia
potencial em relao a uma referncia arbitrria e no possui energia cintica.
Qualquer energia em excesso ao mnimo da banda de conduo representa energia
cintica do eltron, como ilustrado na Fig. 8.25b e descrito por:

E = ECin + E Pot (8.58)

E Pot = EC E Re f (8.59)

Por outro lado temos da teoria eletrosttica que a energia potencial de um eltron
relacionada com o potencial eletrosttico como:

E Pot = q.V (8.60)

Das relaes (8.59) e (8.60) resulta:

1
V = ( EC E Re f ) (8.61)
q

Ainda da eletrosttica, temos a definio do campo eltrico dada por:

= V (8.62)

No caso de estudo unidimensional temos:

dV
= (8.63)
dx

Das relaes (8.61) e (8.63), e considerando que dentro de um mesmo semicondutor,

os nveis de energia EC, EV e Ei so sempre paralelos, resulta:

1 dEC 1 dEV 1 dEi

= = = (8.64)
q dx q dx q dx

Conclumos assim que o diagrama de bandas contm as informaes sobre o campo

eltrico e a variao do potencial eletrosttico. Havendo variao do nvel de energia
das bandas existe campo eltrico, sendo dado pela relao (8.64). A variao do

Jacobus W. Swart Materiais Eltricos Cap.08 p.31

potencial eletrosttico tambm pode ser lida diretamente do diagrama, pela adio de
mais um eixo vertical no grfico, sendo seu sentido oposto ao da energia do eltron
(relao 8.61).

8.7.2 Ao de Difuso

A ao de difuso de portadores ocorre sempre que houver uma variao

espacial nas suas concentraes. O processo de difuso um processo que ocorre
com qualquer tipo de partcula, com ou sem carga eltrica, que tenha movimento
trmico randmico. Estas partculas tendem a espalhar-se e distribuir-se
uniformemente no espao. Durante o processo ocorre um transporte lquido de
partculas da regio de maior concentrao para as regies de menor concentrao
inicial. Como exemplos de difuso temos:
Fumaa de cigarro espalhando-se pela sala.
Percepo do cheiro de perfume aps algum abrir um frasco do mesmo no
recinto.
Ao introduzir uma quantidade de tinta solvel em gua num copo j com gua,
observa-se uma mudana gradual da cor a partir do ponto onde a tinta foi
adicionada.
Um sistema hipottico com 4 compartimentos como mostrado na Fig. 8.26. Neste
sistema tem-se que, durante cada intervalo de tempo 0, todas as partculas de um
compartimento movem-se para os compartimentos vizinhos, sendo metade para
cada vizinho, com o detalhe que nas paredes externas tem-se uma reflexo das
mesmas. Tendo inicialmente 1024 partculas no compartimento da esquerda,
indicado na Fig. 8.26, resultam as distribuies tambm indicadas aps alguns
mltiplos do intervalo de tempo 0. Aps um longo perodo de tempo resulta uma
distribuio totalmente uniforme, com 256 partculas por compartimento.

Fig 8.25ii Ilustrao esquemtica da medida de 4 pontas: posicionamento das 4

pontas e modo de polarizao e medida.

Similarmente aos exemplos listados acima e de conhecimento emprico das

pessoas em geral, o processo de difuso ocorre tambm com as lacunas e os eltrons
em um semicondutor, dado que os mesmos possuem movimento trmico aleatrio.
Basta haver uma no uniformidade nas suas concentraes para ocorrer a difuso
dos portadores. O gradiente na concentrao de portadores constitui a fora
propulsora para a ao de difuso. A difuso de portadores constitui um segundo
modo de transporte ou de conduo de corrente eltrica em semicondutores, aps o
mecanismo de deriva do item anterior.

Jacobus W. Swart Materiais Eltricos Cap.08 p.32

Fig. 8.26 Processo de difuso em um sistema hipottico unidimensional. Os nmeros
acima das flechas indicam a quantidade de partculas em cada compartimento no
instante indicado ao lado da caixa.

Consideremos um perfil de portadores como indicado na Fig. 8.27i. Os

portadores possuem velocidade trmica aleatria, de forma que, em qualquer instante,
teremos igual nmero de portadores em A-, indo para a direita e para a esquerda,
dado como proporcional ao produto N2.vter. Analogamente, em A+ teremos igual
nmero de portadores indo para a direita e para a esquerda, dado como proporcional
ao produto N1.vter. A partir deste raciocnio, podemos concluir que o nmero lquido de
portadores atravessando o plano A, vindo de A- e de A+, dado pela diferena dos
fluxos vindo de cada lado. Assim teremos o fluxo atravs do plano A expresso por:

F = .( N 2 N 1 ).v ter (8.65)

onde: uma constante de proporcionalidade, vter a velocidade trmica dos

portadores, N2 e N1 so as concentraes nos pontos A- e A+ respectivamente.

Na anlise acima, os pontos A- e A+ devem ser tomados dentro de uma

distncia menor que o caminho livre mdio dos portadores. Nestas condies, a
relao (8.65) pode ser reescrita em forma diferencial como sendo:

dN
F = D. (8.66)
dx

onde: D o coeficiente de difuso dos portadores, dado em [cm2/s].

Jacobus W. Swart Materiais Eltricos Cap.08 p.33

Fig 8.27 Um exemplo de perfil de portadores para anlise da difuso.

O sinal negativo na expresso (8.66) deve-se ao fato que o fluxo sempre da regio
de maior concentrao para a regio de menor concentrao. Assim, se o gradiente
da concentrao for negativo, o fluxo ser no sentido positivo (de x crescente). Por
definio do sentido da corrente eltrica, esta coincide com o sentido do fluxo de
lacunas e contrrio ao sentido dos eltrons. Como conseqncia teremos as
seguintes relaes para as componentes de corrente de difuso de lacunas e de
eltrons, de acordo com as ilustraes da Fig. 8.27ii:

dp
J dif , p = q. DP . (8.67)
dx

dn
J dif , N = q. DN . (8.68)
dx

No captulo 5, item 5.5, apresentamos a medida de ponta de prova quente para

a determinao do tipo de condutividade do material, seja tipo n ou tipo p. Esta
medida, realizada pela montagem do circuito como mostrado na Fig. 5.13, pode agora
ser entendida, baseada no mecanismo da difuso, porm com o seguinte detalhe.
Neste caso, a fora propulsora no simplesmente o gradiente de concentrao dos
portadores mas sim um gradiente na concentrao de portadores majoritrios com
velocidades trmicas diferentes. Na regio prxima ponta quente, os portadores
apresentam velocidade trmica, vter,1, maior que no resto do material, vter,2. Como
conseqncia, entre 2 dois pontos prximos, aparecer um fluxo de portadores dado
por expresso similar (8.65), porm levando em conta a diferena de velocidades
trmicas:

F = . N .(vter ,1 vter , 2 ) (8.69)

Sendo o material do tipo p por exemplo, teremos um fluxo lquido interno de lacunas
da ponta quente para a regio fria (ponta fria). Esta corrente ter continuidade pelo
circuito fechado atravs do ampermetro que indicar uma corrente eltrica saindo da
ponta fria para a ponta quente. No caso do semicondutor tipo n, teremos agora um
fluxo interno de eltrons da ponta quente para a ponte fria. Este fluxo de eltrons ter
continuidade pelo circuito do ampermetro indicando agora uma corrente eltrica
contrria, ou seja, saindo da ponta quente para a ponta fria.

Jacobus W. Swart Materiais Eltricos Cap.08 p.34

Fig 8.27ii Indicao do sentido do fluxo de portadores e da corrente eltrica por
mecanismo de difuso, a partir do exemplo de gradiente negativo de concentrao de
portadores (com gradiente positivo de concentrao resulta em sentidos de fluxo e de
corrente eltrica em sentido oposto).

8.7.3 Superposio das Aes de Deriva e de Difuso

De forma geral, as aes de deriva e de difuso podem ocorrer

concomitantemente, basta haver um campo eltrico e um gradiente nas
concentraes. Como conseqncia, a corrente total a soma das componentes de
corrente de deriva e de difuso de lacunas e de eltrons. Assim podemos escrever a
relao da corrente dada pelas seguintes equaes:

J = JP + JN (8.70)

onde:

dp
J P = q. P . p. q. DP . (8.71)
dx

Jacobus W. Swart Materiais Eltricos Cap.08 p.35

 dn
J N = q. N .n. + q. D N . (8.72)
dx

Mais genericamente, em espao tridimensional, podemos escrever as relao acima

como segue:

J P = q. P . p. q.DP .p (8.73)

J N = q. N .n. + q.DN .n (8.74)

8.7.4 Relao de Einstein

Foi visto acima que as grandezas de mobilidade e constante de difuso de

portadores so fundamentais para a modelagem do transporte de portadores no
material. Foi visto tambm, como a mobilidade varia com a temperatura, com a
concentrao das impurezas e com o campo eltrico. Questo similar deve ser
analisada para a constante de difuso, ou seja, como esta varia com temperatura,
nvel de dopagem e campo eltrico. Mostraremos que esta varia da mesma maneira
que a mobilidade e que a mobilidade e constante de difuso so proporcionais entre
si. Esta proporcionalidade entre estas duas grandezas de certa forma esperada uma
vez que as duas esto associadas ao movimento trmico aleatrio dos portadores.

Consideremos um semicondutor em equilbrio trmico e com dopagem varivel

como no exemplo da Fig. 8.28a. O diagrama de bandas correspondente como
mostrado na Fig. 8.28b. O diagrama de bandas desenhado a partir das seguintes
duas condies:
O nvel de Fermi de semicondutor em equilbrio trmico necessariamente
constante. Caso contrrio haveria uma corrente lquida de portadores. Esta
condio constitui uma lei fundamental da Fsica e foi explicado em maior detalhe
no final do captulo 6. Ela pode ser interpretada em analogia com nvel da
superfcie da gua em tanques conectados entre si por encanamento.
A relao de Boltzmann de concentrao de portadores, em material no
degenerado, dada pelas expresses (8.22) e (8.23).

Fig 8.28 Semicondutor com dopagem no uniforme, a) exemplo de perfil de

concentrao de impurezas doadoras e b) correspondente diagrama de bandas.

Jacobus W. Swart Materiais Eltricos Cap.08 p.36

 Estando o semicondutor em equilbrio, a densidade de corrente necessariamente
nula. Desta condio e a partir dos dados do diagrama de bandas (Fig.8.28b)
podemos escrever as seguintes relaes:

dn
J N = J der , N + J dif , N = q. N .n. + q. D N . =0 (8.75)
dx

1 dEi
= (8.76)
q dx

( EF Ei )
n = ni .e kT (8.77)

dE F
=0 (8.78)
dx

Da relao de Boltzmann (8.77), obtemos:

dn n ( EF Ei ) kT dEi q
= i .e = .n. (8.79)
dx kT dx kT

Substituindo a relao (8.79) em (8.75), obtm-se:

q
J N = ( q.n. ). N ( q.n. ). . DN = 0 (8.80)
kT

Da relao (8.80) conclui-se diretamente a relao de Einstein para eltrons, ou seja:

DN kT
= (8.81)
N q

Um raciocnio anlogo leva relao de Einstein para lacunas:

DP kT
= (8.82)
P q

Embora as relaes de Einstein tenham sido deduzidas considerando o

semicondutor em equilbrio trmico, elas so gerais e valem tambm fora do
equilbrio.

8.7.5 Processos de Gerao e de Recombinao

Como discutido no item 8.2, eltrons e lacunas sofrem processo contnuo de

gerao e de recombinao trmica no semicondutor, sendo que em equilbrio, as
taxas de gerao, GTer, e de recombinao, RTer, se igualam, mantendo as
concentraes dos portadores em nveis constantes e de equilbrio, com seu produto
satisfazendo pn=ni2. No caso do semicondutor estar fora da condio de equilbrio,
tem-se que o produto dos portadores diferente de ni2 e que as taxas de gerao e de

Jacobus W. Swart Materiais Eltricos Cap.08 p.37

recombinao de portadores so distintas. Qual das duas taxas ser maior depende
do tipo de condio de fora do equilbrio, sendo no entanto no sentido de trazer o
semicondutor de volta ao equilbrio. A reao do material no sentido da sua volta
condio de equilbrio. Assim, caso tivermos uma condio de falta de portadores em
relao ao equilbrio (pn<ni2), resultar uma taxa de gerao maior que a da
recombinao (GTer>RTer). A falta de portadores reduz a taxa de recombinao como
pode ser visto pela relao (8.2). No caso de termos uma condio de excesso de
portadores (pn>ni2), resultar uma taxa de recombinao maior que a da gerao
(RTer>GTer), como pode ser visto diretamente da relao (8.2). O estudo dos modelos
de gerao e de recombinao so essenciais tendo em vista que estes mecanismos
afetam as concentraes dos portadores, no espao e no tempo, e como
conseqncia influenciam diretamente a determinao das correntes de deriva e de
difuso. Veremos neste item detalhes sobre os processos de gerao e de
recombinao de portadores bem como expresses das taxas.

Definimos inicialmente condies de baixa e de alta injeo. Define-se baixo

nvel de injeo quando o material, fora da condio de equilbrio, apresentar uma
perturbao significativa apenas na concentrao dos portadores minoritrios, sendo
que esta perturbao mantm ainda a concentrao dos minoritrios bem menor que
a concentrao dos majoritrios. Matematicamente podemos definir a condio de
baixo nvel de injeo se forem satisfeitas as seguintes condies:
i) para material tipo n
nn n0
pn << n0
ii) para material tipo p
p p p0
n p << p0
onde: n0, p0 so as concentraes em condies de equilbrio
n, p so as concentraes em condies arbitrrias
n = n n0 o desvio da concentrao de eltrons em relao ao equilbrio
p = p p0 o desvio da concentrao de lacunas em relao ao equilbrio.
Como exemplo numrico ilustrativo de condio de baixa injeo, consideremos um
semicondutor de Si tipo n, com dopagem ND=1014 cm-3 temperatura ambiente e com
desvio das concentraes de portadores em relao aos valores de equilbrio dado
por p = n = 109 cm-3. Como concentraes de equilbrio temos n0 = 1014 cm-3 e p0 =
106 cm-3. Desta forma resulta n = n0 + n ~ 1014 cm-3 e p = p0 + p ~ 109 cm-3.
Observa-se que os majoritrios praticamente no sofreram alterao na concentrao
enquanto que os majoritrios tiveram um aumento de 3 ordens de grandeza na sua
concentrao, permanecendo no entanto em nveis bem abaixo do nvel da
concentrao dos majoritrios.

Por outro lado, a condio de alta injeo definida como sendo a condio
onde as premissas acima no forem satisfeitas.

Os mecanismos de gerao e de recombinao podem incluir as seguintes formas

de transies:

a) Transio banda a banda:

Jacobus W. Swart Materiais Eltricos Cap.08 p.38

 No mecanismo de transio banda a banda, o eltron de uma das bandas recebe
ou cede energia de alguma forma e passa de um estado de uma das bandas para
estado da outra banda diretamente, como ilustrado por 2 modelos de semicondutores
na Fig. 8.29. No processo de fotogerao, pares de eltron-lacuna so criados pela
absoro de ftons de energia maior ou igual a EG, por eltrons da banda de valncia.
No processo de gerao trmica direta, eltron da banda de valncia recebe energia
trmica pela interao com um fnon da rede cristalina. O processo de recombinao
trmica direta o processo inverso do anterior. Os 3 processos citados acima so os
processos mais simples de absoro e de emisso de energia. Outros processos mais
complexos so possveis, como por exemplo o processo chamado Auger. No
processo Auger, um segundo eltron participa do processo, sendo este o que cede ou
recebe a energia necessria para a transio de estado do primeiro.

Fig. 8.29 Processos de gerao e recombinao de portadores do tipo banda a banda,

ilustrados em modelo de ligaes (esquerda) e de bandas de energia (direita), sendo
a) fotogerao, b) gerao trmica direta e c) recombinao trmica direta.

Da relao (8.2) temos que em equilbrio, quando as taxas de gerao e de

recombinao se igualam, vale a seguinte igualdade:

R = Gter = .n0 . p0 (8.83)

Comparando a relao (8.83) com a relao (8.2) , podemos definir uma taxa
lquida de recombinao, U, pela diferena entre as taxas de recombinao e de
gerao trmica, ou seja:

U = .(n. p n0 . p0 ) = .(n. p ni2 ) (8.84)

A taxa lquida de recombinao implica numa variao na concentrao dos

portadores, e assim temos:

Jacobus W. Swart Materiais Eltricos Cap.08 p.39

 dp dn
= = .(n. p ni2 ) (8.85)
dt dt

Considerando agora a condio de baixa injeo temos:

i) para material tipo n:

dp p
= .n0 .( p p0 ) = n (8.86)
dt p

1
onde: p = = tempo de vida de minoritrios p em material tipo n
.n0

ii) para material tipo p:

dn n p
= . p0 .(n n0 ) = (8.87)
dt n

1
onde: n = = tempo de vida de minoritrios n em material tipo p
. p0

O valor de nas relaes acima depende fortemente do tipo de semicondutor

como mostram os dados da tabela 8.5. Observa-se que o valor da constante muito
pequeno para materiais semicondutores com estrutura de bandas do tipo indireto,
como o caso de Ge, Si e GaP. Semicondutores do tipo direto como GaAs
apresentam com valor bem maior. Isto deve-se ao fato que apenas no caso de
semicondutor com banda direta que a transio banda a banda significativa. No
caso de semicondutores com banda indireta, a transio de eltron entre as duas
bandas tambm requer a mudana do vetor de onda do mesmo, o que por sua vez
requer a interao com uma terceira partcula, tornando o evento menos provvel.
Considerando o valor de de tabela para Si e uma dopagem tipo n com ND=1015 cm-3,
calcula-se um tempo de vida, pela relao (8.86), de 0.56 s. Valores experimentais de
tempo de vida de minoritrios medidos em Si no entanto, so ordens de grandeza
menores que o valor calculado acima. Isto demonstra que neste caso o mecanismo
predominante de gerao e de recombinao em materiais como o Si no o
processo de transio banda a banda.

Tabela 8.5 Valores da constante de gerao e recombinao tipo banda a banda a

300 K.
Semicondutor Ge Si GaP GaAs
-14 -15 -14
5.3 x 10 1.8 x 10 5.4 x 10 7.2 x 10-10

b) Transio indireta via estados profundos na banda proibida:

Em semicondutores com estrutura de banda indireta, a transio de eltrons entre

as bandas se d predominantemente via estados qunticos localizados dentro da
banda proibida. Uma questo como aparecem estados dentro da banda que
proibida. Lembramos que a banda proibida o resultado da equao de Schrdinger

Jacobus W. Swart Materiais Eltricos Cap.08 p.40

sobre o potencial peridico e infinito da rede cristalina do material. Isto o caso de um
cristal ideal e no real. Um cristal real comumente apresenta defeitos cristalogrficos e
certa quantidade de impurezas. Estes apresentam uma perturbao no potencial
peridico do cristal e como conseqncia nas solues da equao de Schrdinger,
incluindo estados qunticos dentro da banda proibida do cristal ideal. Como exemplo,
a Fig. 8.30 apresenta os nveis de energia de estados permitidos dentro da banda
proibida do Si, para diversos tipos de impurezas. Cada impureza apresenta um nvel
caracterstico. Chamamos de nvel profundo quanto mais prximo o nvel estiver do
meio da banda e de nvel raso, quanto mais prximo o nvel estiver da banda de
conduo ou de valncia. Os estados localizados dentro da banda proibida facilitam a
transio de eltrons entre as banda de conduo e de valncia, assim como uma
pedra no meio de um crrego facilita uma pessoa a atravess-lo sem molhar os ps.
Com a probabilidade da transio de um eltron entre estados inversamente
proporcional diferena de energia entre os mesmos, um estado no meio do caminho
aumenta a probabilidade da transio. Um estado raso no ajuda muito no aumento
da probabilidade, uma vez que um dos passos na seqncia continua com grande
diferena de energia. Porm, estados profundos, prximos ao meio da banda proibida,
so os mais eficientes em aumentar a probabilidade da transio seqencial em 2
passos. Desta forma, a anlise que segue considera apenas estados profundos para a
gerao e recombinao trmica indireta.

Fig 8.30 Estados qunticos intriduzidos dentro da banda proibida do Si por impurezas
metlicas.

A Fig. 8.31 mostra os passos envolvidos no processo de gerao e de

recombinao trmica indireta. comum chamar o estado dentro da banda proibida
de armadilha, pelo fato dele poder armadilhar ou capturar um portador. Os passos
so: a) emisso de lacuna (transio de eltron da banda de valncia at a armadilha,
com a criao de uma lacuna); b) emisso do eltron (transio do eltron da
armadilha at a banda de conduo); c) captura de eltron (transio de eltron da
banda de conduo at a armadilha); d) captura de lacuna (transio de eltron da
armadilha at a banda de valncia, aniquilando uma lacuna). Foi desenvolvida uma
teoria por Hall, Schokley e Read, que estabelece relao para as taxas dos 4 passos
citados acima, para em seguida estabelecer uma relao para a taxa lquida de
recombinao. As relaes propostas, baseadas em argumentos similares aos usados
para o estabelecimento da relao (8.2) so:

Jacobus W. Swart Materiais Eltricos Cap.08 p.41

Fig. 8.31 Representao dos processos de transio de portadores entre as bandas
de conduo e de valncia via estados profundos na banda proibida, sendo a)
emisso de lacuna, b) emisso de eltron, c) captura de eltron e d) captura de
lacuna.

a) Emisso de lacuna:

ra = e p . N t .[1 f ( E t )] (8.88)

Onde: ep a probabilidade de emisso de lacuna, sendo uma funo do nvel de

energia Et da armadilha; Nt a densidade de armadilhas (cm-3); o termo entre
colchetes representa a probabilidade da armadilha estar desocupada. Desta forma a
expresso diz que a taxa de emisso de lacunas proporcional densidade de
armadilhas desocupadas.

b) Emisso de eltron:

rb = en .N t . f ( Et ) (8.89)

Onde: en a probabilidade de emisso de eltron e f(Et) a probabilidade das

armadilhas estarem ocupadas. Ou seja, a taxa de emisso de eltrons proporcional
densidade de armadilhas ocupadas.

c) Captura de eltron:

rc = vter . n .n.N t .[1 N ( Et )] (8.90)

Onde vter a velocidade trmica dos eltrons e n a rea de seo de captura de

eltron de armadilhas desocupadas e de nvel de energia Et. Segundo esta relao, a
taxa de captura de eltrons pelas armadilhas proporcional ao produto da densidade
de eltrons na banda de conduo e da densidade de armadilhas desocupadas.

d) Captura de lacuna:

rd = vter . p . p. N t . f ( E t ) (8.91)

Jacobus W. Swart Materiais Eltricos Cap.08 p.42

Onde p a rea de seo de captura de lacuna de armadilha ocupada e de nvel de
energia Et. Tambm esta relao baseada no argumento intuitivo que a taxa de
captura de lacunas deve ser proporcional ao produto da densidade de lacunas na
banda de valncia e da densidade de armadilhas ocupadas.

Podemos determinar as constantes de probabilidade de emisso de eltrons e

de lacunas, en e ep respectivamente, considerando a condio de equilbrio trmico.
Nestas condies valem as seguintes relaes:

ra=rd

rb=rc

Substituindo nas igualdades acima, as expresses de Boltzmann das concentraes

de eltrons e de lacunas e a funo de Fermi do nvel de energia Et:

1
f ( Et ) = ( Et E F ) kT (8.92)
1+ e

obtm-se:
a) en = v ter . n .ni .e ( E E ) kT
t i
(8.93)

b) e = vter . p .ni .e ( Ei Et ) kT (8.93)

Da relao (8.93) conclui-se que a probabilidade de emisso de eltrons aumenta

exponencialmente com o nvel de energia Et, ou seja, aumenta se o nvel aproximar-
se mais do nvel da banda de conduo, EC. Analogamente, da relao (8.93) tem-se
que a probabilidade de emisso de lacunas tanto maior quanto mais prximo o nvel
Et estiver de EV. Estas duas observaes confirmam que as armadilhas mais
eficientes no processo de gerao e recombinao so realmente os de nvel de
energia Et prximo ao meio da banda, Ei, pois nesta situao o produto das duas
probabilidades de emisso (de lacunas e de eltrons) mxima, correspondendo
mxima probabilidade da ocorrncia dos dois processos em srie.

Supondo agora o semicondutor fora de equilbrio trmico, no ser permitido

usar as equaes de Boltzmann de concentraes de eltrons e de lacunas, mas
assumido que as probabilidades de emisso de eltrons e de lacunas no sejam
afetadas. Nestas condies e assumindo condio de regime estacionrio, podemos
igualar a emisso lquida de eltrons emisso lquida de lacunas, ou seja, o nmero
de eltrons chegando na banda de conduo deve ser igual ao nmero de eltrons
saindo da banda de valncia:

rb-rc = ra-rd

A partir desta igualdade pode-se resolver uma expresso para a probabilidade de

ocupao das armadilhas, vlido agora em condies fora de equilbrio e em regime
estacionrio, obtendo-se:

n .n + p . p.e ( E E ) kT
i t

f ' ( Et ) = (8.94)
n [n + ni .e ( E E kT ] + p [ p + ni .e ( E E ) kT ]
t i i t

Jacobus W. Swart Materiais Eltricos Cap.08 p.43

Substituindo esta expresso da probabilidade de ocupao das armadilhas, nas
expresses das emisses e de capturas de eltrons e de lacunas, podemos
determinar a taxa lquida de recombinao atravs de armadilhas e em regime
estacionrio, como sendo:

U = rc-rb = rd-ra

Efetuando as substituies nesta igualdade, resulta:

p . n .vter . N t [ pn ni2 ]
U= (8.95)
n [n + ni .e ( E E ) kT ] + p [ p + ni .e ( E E ) kT ]
t i i t

Podemos simplificar ainda esta expresso assumindo que as reas de seo de

captura de eltron (n) e de lacuna (p) sejam iguais (na realidades so da mesma
ordem de grandeza). Neste caso teremos:

pn ni2
U = .vter . N t . (8.96)
n + p + 2.ni . cosh(( Et Ei ) kT )

A expresso (8.96) mostra que a fora propulsora do processo de recombinao

lquido de portadores a diferena do produto p.n em relao ao ni2, ou seja, o quanto
o material est fora da condio de equilbrio. A taxa ser positiva quando o
semicondutor estiver com excesso de portadores e ser negativa quando o
semicondutor estiver depletado de portadores. A resistncia contra a recombinao
ser mnima quando o nvel de energia da armadilha for prxima ao meio da banda,
Ei, e quando a soma de eltron e de lacunas for mnima. Desta forma, sendo estas
armadilhas no meio da banda proibida as mais efetivas no processo de recombinao
lquido, podemos limitar a anlise a estas armadilhas. Nestas condies podemos
reescrever (8.95) como segue:

pn ni2
U= (8.97)
p ( n + ni ) + n ( p + ni )

1 1
onde: p = n =
p .N t n .N t

Na caso de termos condio de baixa injeo, de acordo com a definio dada

acima, podemos simplificar a relao (8.97) para as seguintes:

i) material tipo n:

p n
U= (8.98)
p

ii) material tipo p:

Jacobus W. Swart Materiais Eltricos Cap.08 p.44

 n p
U= (8.99)
n

De forma anloga ao caso de gerao e recombinao por processo de

transio direta banda a banda, tambm na transio via estados profundos, a taxa
lquida de recombinao implica numa variao na concentrao dos portadores dada
por:

dp dn
= = U (8.100)
dt dt

sendo U dado pelas relaes (8.98) ou (8.99), no caso de valerem as condies de

baixo nvel de injeo. Como a variao da concentrao dos majoritrios
relativamente desprezvel, na grande maioria dos caso s interessa considerar a
variao da concentrao dos minoritrios pela equao diferencial simples (8.100).

Com o intuito de esclarecer conceitos expostos acima, vamos supor que um

semicondutor tipo n apresente uma perturbao inicial na sua concentrao de
portadores pn = nn > 0, dentro dos limites da condio de baixa injeo e que a
fonte da perturbao seja desligada neste instante. A partir deste instante, o
semicondutor tender a retornar condio de equilbrio, pela recombinao do
excesso dos portadores, seguindo a equao (8.100), cuja soluo neste caso ser
uma funo exponencial no tempo, dada por:
t p
p n (t ) = pn (t = 0).e (8.101)

A Fig. 8.32 ilustra este caso de estudo.

O tempo de vida de portadores minoritrios pode ser interpretado como sendo

o tempo mdio que um excesso de portadores minoritrios sobrevive num mar de
majoritrios. No caso da equao (8.101) tem-se que, aps um tempo igual ao tempo
de vida dos minoritrios, a concentrao do seu excesso reduz-se de um fator e.
Temos das relaes em (8.97) que o tempo de vida varia inversamente com a
densidade de estados profundos, ou seja, varia com a perfeio cristalina e pureza do
material semicondutor. Seus valores podem variar de muitas ordens de grandeza,
desde ns at ms. A Fig. 8.33 mostra a variao do tempo de vida de lacunas em Si
tipo n com contaminao varivel de Au. O Au introduz um nvel profundo como
mostrado na Fig. 8.30, e, quanto maior sua densidade, menor o tempo de vida. A
introduo de Au em Si era muito usada em circuitos digitais em tecnologia bipolar
chamada TTL, com o intuito de reduzir o tempo necessrio para cortar o transistor,
ou seja, o tempo gasto para remover a carga armazenada na base no instante da
transio do transistor do estado on para o estado off. A grande maioria dos CIs
modernos feitos em tecnologia MOS, requer baixas correntes de fuga das junes, e
para isto necessrio que o material apresente altssimo tempo de vida de
portadores. Isto significa o emprego de tcnicas de processamento que resultem em
alta perfeio cristalina e ausncia de contaminao. comum ainda o uso de
tcnicas de gettering, que significa a criao de regio com defeitos localizados
longe o suficiente da superfcie, onde se encontram os dispositivos. Estes defeitos
atuam como centros sorvedouros de contaminantes metlicos, limpando assim as
regies dos transistores em si. Com estes procedimentos, obtm-se tempos de vida

Jacobus W. Swart Materiais Eltricos Cap.08 p.45

na faixa dos mili-segundos ou maiores, conforme dados experimentais do prprio
autor (J.E.S.,1981).

Fig. 8.32 Ilustrao esquemtica da situao interna de semicondutor com

perturbao momentnea na concentrao dos portadores em condio de baixo nvel
de injeo

A superfcie do semicondutor deve ser tratada como uma regio especial, dada
que ela nica e por apresentar uma densidade de estados relativamente alta dentro
da sua banda proibida. Como conseqncia, a taxa lquida de recombinao na
superfcie sempre alta. Ao invs de usar o termo de tempo de vida de portadores
numa camada fina junto superfcie, conveniente definir uma velocidade de
recombinao superficial de portadores, S0, dado por:

S 0 = .v ter . N st (8.102)

onde Nst a densidade efetiva de estados de superfcie. Usando esta definio, a

relao (8.96) pode ser reescrita na seguinte forma para a regio da superfcie
(considerando apenas os estados em E = Ei):

p s .n s ni2 ps .n s ni2
U S = .vter . N st . = S0 . (8.103)
n s + p s + 2.ni n s + p s + 2.ni

Jacobus W. Swart Materiais Eltricos Cap.08 p.46

Fig. 8.33 Relao entre concentrao de Au em Si tipo n e o tempo de vida dos seus
portadores minoritrios.

Os ndices s nas concentraes referem-se s concentraes de portadores na

superfcie. Por meio de uma estrutura de um capacitor MOS possvel variar as
concentraes dos portadores na superfcie do semicondutor, pela variao da
polarizao do eletrodo de porta, VG (ver captulo 10). Como conseqncia observa-se
uma variao da corrente reversa de um diodo como mostrado na Fig. 8.34. Dos
degraus na corrente, associados a mudanas nas condies de superfcie do
semicondutor, pode-se determinar o valor de S0. Valores menores que 1 cm/s podem
ser obtidos, sendo que quanto melhor a qualidade da superfcie, menor o seu valor.
Cuidados especiais no processamento dos circuitos integrados so necessrios, para
resultar em superfcie sem contaminao de impurezas e de alta qualidade da
terminao do cristal e sua transio com a camada isolante.

Jacobus W. Swart Materiais Eltricos Cap.08 p.47

Fig. 8.34 Estrutura de diodo pn controlado por porta MOS e curvas de corrente
reversa versus tenso aplicada porta (trabalho do autor, S.S.E., 1983).

8.8 Equaes de Estado de Semicondutores

As aes dos portadores ou mecanismos de transporte podem ocorrer ao

mesmo tempo. Assim, a determinao do estado de um sistema semicondutor s
pode ser determinado se considerarmos o efeito combinado das mesmas. O
equacionamento conjunto destas aes leva ao desenvolvimento das equaes de
estado, ou seja, as equaes bsicas necessrias para determinar o estado do
semicondutor. Estas equaes, juntamente com a lei de Gauss, permitem resolver
muitas das questes encontradas em semicondutores e dispositivos fabricados com
os mesmos.

8.8.1 Equao de Continuidade

Cada ao de portadores pode causar uma alterao na variao da

concentrao de portadores no espao e no tempo. Assim, uma variao na

Jacobus W. Swart Materiais Eltricos Cap.08 p.48

concentrao de portadores deve ser expressa como a soma das contribuies de
todos as possveis aes, dada abaixo:

n n n n n
= + + + (8.104)
t t der t dif t R G ,ter t outros

p p p p p
= + + + (8.105)
t t der t dif t R G ,ter t outros

onde outros refere-se soma de todas as outras possveis aes, tais como gerao
de portadores por luz ou outro tipo de radiao, gerao de portadores por efeito
piezoeltrico, transporte por tunelamento, emisso terminica, gerao de portadores
por impacto, etc.

A equao de continuidade dos dois portadores significa que s pode haver

variao na concentrao de portadores num ponto, atravs dos mecanismos de
transporte e de gerao e recombinao de portadores, baseado no princpio de
conservao de portadores. Consideremos por simplicidade apenas as aes de
transporte por deriva e por difuso. Neste caso, podemos expressar a contribuio
destas duas aes na equao da continuidade atravs da seguinte relao:

n n 1
+ = .. J n (8.106)
t der t dif q

p p 1
+ = ..J p

(8.107)
t der t dif q

O raciocnio usado no estabelecimento da relao (8.106) o seguinte. Considerando

um volume infinitesimal do semicondutor, com uma dada densidade de corrente J1
entrando no mesmo, e uma densidade de corrente J2 saindo, teremos uma variao
na concentrao de eltrons dada pela diferena das duas densidades de corrente.
Se J2 for maior que J1, significa que a quantidade de eltrons entrando no volume
maior que a quantidade de eltrons saindo (lembre-se que o fluxo de eltrons no
sentido contrrio ao do sentido da densidade de corrente), como conseqncia,
haver um aumento na concentrao de eltrons no volume. Raciocnio anlogo deve
ser usado para justificar a expresso (8.107), com a ressalva de que no caso da
densidade de corrente de lacunas, esta tem o sentido na mesma direo ao do fluxo
das lacunas. Como conseqncia, teremos um aumento na concentrao de lacunas
quando a densidade de corrente J1 (entrando) for maior que a densidade de corrente
J2 (saindo). Isto significa o sinal negativo expresso na relao (8.107).

Substituindo as relaes (8.106) e (8.107) nas relaes da equao de

continuidade, respectivamente (8.104) e (8.105), resulta:

n 1 n n
= ..J n + +


(8.108)
t q t R G ,ter t outros

Jacobus W. Swart Materiais Eltricos Cap.08 p.49

p 1 p p
= ..J p + + (8.109)
t q t R G ,ter t outros

As equaes de continuidade nas formas (8.108) e (8.109) so totalmente

genricas e podem ser usadas na determinao de solues de n(x,y,z,t) e p(x,y,z,t)
em problemas de estudo de fenmenos e dispositivos. A resoluo requer, no entanto,
que sejam conhecidas e substitudas expresses para os termos R-G,ter e outros.
Normalmente, a resoluo obtida por mtodos numricos usando programa de
computador.

8.8.2 Equaes de Difuso de Portadores Minoritrios

As duas formas da equao da continuidade dadas em (8.108) e (8.109)

podem ser simplificadas e apresentar solues analticas se forem vlidas certas
condies, listadas abaixo. Estas condies e conseqentes simplificaes permitem
transformar as equaes de continuidade nas equaes chamadas equaes de
difuso de portadores minoritrios, como veremos a seguir. As condies assumidas
so:
o sistema em estudo pode ser considerado unidimensional
a anlise limitada a portadores minoritrios
o campo eltrico na regio em anlise pode ser aproximado a zero
a concentrao de equilbrio dos portadores minoritrios no varia com x.
as condies de baixo nvel de injeo so vlidas
o termo outros (variao da concentrao de portadores por outros processos)
limitado gerao de portadores por luz, ou seja, no ocorrem os outros
processos, exceto possivelmente, incidncia de luz.
Considerando as condies expostas, podemos introduzir as seguintes simplificaes
nas expresses associadas equao da continuidade, assumindo o caso de material
tipo p, ou seja, os minoritrios sendo eltrons:

1 1 J
..J n = . n

(sistema unidimensional)
q q x

n n
J n = q. n .n. + q. Dn . q. Dn . (campo eltrico ~ 0)
x x

n n0 n n
= + = (n0 no varia com x)
x x x x

n n
= (baixo nvel de injeo)
t R G ,ter n

n (outros inclui apenas luz, sendo GL a taxa de

= GL ftons incidentes e absorvidos com gerao de
t outros
pares eltron-lacunas; logicamente GL ser nula,
no caso de material no iluminado)

Jacobus W. Swart Materiais Eltricos Cap.08 p.50

n n0 n n
= + = (n0 no pode variar no tempo)
t t t t

das primeiras 3 simplificaes acima obtemos ainda:

1 2 n
..J n = Dn .
q x 2

Substituindo estas relaes simplificadas acima na equao da continuidade (8.108)

para eltrons em material tipo p, obtemos:

n p 2 n p n p
= Dn . + GL (8.110)
t x 2
n

Um procedimento anlogo nos leva equao de difuso de portadores minoritrios

para lacunas, em material tipo n:

pn 2 p n pn
= Dp . + GL (8.111)
t x 2 p

8.8.3 Simplificaes e Solues Especficas das Equaes de Difuso de

Portadores Minoritrios

Apresentaremos a seguir simplificaes possveis das equaes de difuso de

portadores minoritrios em alguns casos particulares de interesse e suas solues.
Estas simplificaes e solues particulares so de grande utilidade na anlise e
resoluo de muitos problemas relativos a dispositivos e/ou fenmenos em
semicondutores.

i) Simplificaes:

n p pn
a) Caso de estado estacionrios: = 0 , ou, =0
t t

2 n p 2 p n
b) Sem gradiente de concentrao: Dn = 0 , ou, D p =0
x 2 x 2

n p p n
c) Sem R-G trmico: = 0 , ou, =0
n p

d) Sem luz: GL = 0

Jacobus W. Swart Materiais Eltricos Cap.08 p.51

ii) Solues de casos particulares: (usamos como exemplo material tipo p ou
minoritrios de eltrons; caso de material tipo n similar)

a) Caso de estado estacionrio e sem luz:

2 n p n p
Equao: 0 = Dn .
x 2
n

Soluo: n p ( x ) = A.e x Ln + B.e x Ln

Onde: Ln Dn . n , A e B so constantes a serem determinadas pelas

condies de contorno do problema.

b) Caso sem gradiente de concentrao e sem luz:

n p n p
Equao: =
t n

Soluo: n p (t ) = n p (0).e t n

c) Caso de estado estacionrio e sem gradiente de concentrao:

n p
Equao: 0= + GL
n

Soluo: n p = GL . n

c) Caso de estado estacionrio, sem R-G trmico e sem luz:

2 n p
Equao: 0 = Dn .
x 2

Soluo: n p ( x ) = A + B. x

Onde A e B so constantes a serem determinadas pelas condies de contorno do

problema.

8.8.4 Lei de Gauss

Alm da equao de continuidade, ou da sua derivao na equao de difuso

de portadores minoritrios, em muitos casos h necessidade tambm da lei de Gauss
para a completa determinao do estado do semicondutor. Sobretudo na
determinao do campo eltrico e do potencial interno do semicondutor, a lei de
Gauss essencial, como ficar claro no desenvolvimento do captulo 10, onde

Jacobus W. Swart Materiais Eltricos Cap.08 p.52

estudaremos vrios tipos de junes. Os leitores j devem conhecer a lei de Gauss de
disciplina de eletromagnetismo. Reproduzimos a seguir a lei de Gauss com intuito de
record-la, dada sua importncia para o estudo de dispositivos semicondutores.

A lei de Gauss estabelece que a integral da densidade de fluxo eltrico normal

superfcie sobre uma superfcie fechada iguala-se integral da densidade de carga
eltrica, , no volume interno superfcie. Matematicamente ela expressa como:

D.ds = .dv

S V
(8.112)

Ela ainda pode ser expressa na forma equivalente diferencial dada em (8.113), que
uma das equaes de Maxwell de eletromagnetismo:

.D = 
(8.113)

Em semicondutores, o interesse maior pelo campo eltrico e no pelo vetor de fluxo

eltrico. Desta forma, conveniente substituir o vetor D pelo campo vetor de campo
eltrico, de acordo com a relao (8.114), vlido para meios isotrpicos com constante
dieltrica s:

D = s.


(8.114)

Efetuando esta substituio em (8.113) resulta:

. = (8.115)
s


Lembrando agora que por definio de potencial eltrico, V, este relaciona-se com o
campo eltrico pela relao abaixo:

= V


(8.116)

Substituindo (8.116) em (8.115) obtemos:

2V = (8.117)
s

A relao (8.117) chamada de equao de Poisson. Esta relao equivalente

equao diferencial da lei de Gauss e ela pode ser usada para determinar o campo
eltrico e o potencial eltrico versus posies x, y e z, se a distribuio de densidade
de cargas for conhecida.

8.8.5 Exemplos de resoluo de Problemas

Com o intuito de facilitar a absoro dos conceitos apresentados neste item a

ganhar familiaridade na resoluo de problemas de semicondutores, apresentaremos
neste item 2 problemas e suas solues:

Jacobus W. Swart Materiais Eltricos Cap.08 p.53

a) Problema no 1:
Seja um semicondutor fino de Si, tipo n com dopagem uniforme de doadores igual
a 1015 cm-3 e temperatura de 300 K. No instante t=0, uma fonte de luz ligada e isto
resulta na gerao de 1017 pares de eltron-lacunas cm-3s-1, uniformemente ao longo
de todo semicondutor. Assumindo que o material tenha tempo de vida de minoritrios
de 10-6 s, determine a funo pn(t) para t>0.

Este um problema tpico para ser resolvido pela equao de difuso de

portadores minoritrios. Antes de usar esta equao, no entanto, devemos verificar se
as premissas adotadas para a mesma sejam satisfeitas, ou seja:
O problema limita-se a portadores minoritrios.
A concentrao de portadores de equilbrio constante. Isto satisfeito dado que
a concentrao de dopantes constante.
O termo outros na equao limita-se ao processo de gerao por luz. O problema
no cita outras fontes.
O campo eltrico nulo.
Falta ver se a condio de baixo nvel de injeo satisfeita. Devemos assumir
esta condio a priori e verificar se est correta aps termos a soluo
determinada.
Agora, antes de escrever a equao (8.111), devemos verificar as possveis
simplificaes que podem ser aplicadas. Como o enunciado afirma que a gerao de
pares eltrons-lacunas uniforme ao longo de todo semicondutor, teremos que
pn(x,y,z) ser tambm uniforme. Como estamos interessados na soluo
unidimensional, usaremos ento que pn(x) constante. Como resultado temos que:

2 n p
Dn . =0
x 2

Introduzindo esta simplificao na relao (8.111), temos:

pn p
= n + GL
t p

A soluo genrica desta equao diferencial :

t p
pn (t ) = G L . p + A.e

Como condio de contorno temos que no instante t=0, pn(0)=0. Esta condio
determina o valor de A como sendo: A = -GL.p. Com este valor de A, podemos
escrever a soluo como sendo:
t p
p n (t ) = G L . p (1 e )

A Fig. 8.35 mostra o grfico da soluo, ou seja, ao ligarmos a fonte de luz resulta um
aumento exponencial do excesso de portadores, sendo que o mesmo satura aps um
certo intervalo de tempo (algumas vezes a constante de tempo de vida) num valor
dado pelo produto GL.p. Falta verificar se a soluo pode ser aceita como correta, ou
seja, se realmente a condio de baixo nvel de injeo satisfeita. Efetuando as
contas obtm-se GL.p =1017 x 10-6 = 1011 cm-3. Este resultado indica que o excesso

Jacobus W. Swart Materiais Eltricos Cap.08 p.54

de portadores minoritrios sempre muito menor que a concentrao de portadores
majoritrios, e portanto, a condio de baixo nvel de injeo satisfeita e portanto a
soluo obtida correta.

Fig. 8.35 Soluo do problema no 1, mostrando a variao do excesso de portadores

gerados versus tempo, aps ligar uma fonte de luz.

b) Problema no 2:
Num semicondutor de Si semi-infinito, com dopagem tipo n uniforme com
ND=1015 cm-3, incide-se luz com absoro apenas na sua superfcie (Fig. 8.36a), tal
que pn(x=0) = pn0 = 1010 cm-3. Determine a funo pn(x).
Novamente, trata-se de problema tpico para ser resolvido pela equao de
difuso de portadores minoritrios. Inicialmente chequemos se as premissas para a
equao so satisfeitas:
um problema unidimensional.
restrito a portadores minoritrios.
No h outros processos de transporte e de gerao e recombinao, alm da
gerao por luz.
satisfeita a condio de baixo nvel de injeo, tendo em vista que pn,MAX = 1010
cm-3, o que muito menor que nn0 = 1015 cm-3.
Falta verificar se o campo eltrico nulo. Temos um aumento na concentrao de
portadores na superfcie, porm satisfazendo a condio de baixo nvel de injeo,
ou seja, temos pn(x)<<nn0. Assim, considerando a expresso de densidade de
carga, resulta: = q.(p n + ND) 0. Substituindo este valor de densidade de
carga na expresso (8.115), resulta um campo eltrico nulo para qualquer posio
x.

Podemos assim concluir que a equao de difuso de portadores minoritrios valida

e que deve ser resolvida. O prximo passo verificar as possveis simplificaes que
se aplicam no problema. Podemos adotar a condio de estado estacionrio, tendo
em vista que o problema no mencionou nada sobre o tempo, indicando tratar-se de
uma situao estacionria. Alm disto podemos adotar GL = 0 para x > 0, tendo em
vista que h absoro de luz apenas na superfcie do semicondutor. Desta forma,
para x > 0, podemos reescrever a equao (8.111) na seguinte forma:

2 p n pn
0 = Dp .
x 2 p

Jacobus W. Swart Materiais Eltricos Cap.08 p.55

Como soluo geral desta equao diferencial temos:
x Lp
p n ( x ) = A.e + B.e
x Lp

Onde L p = D p . p . As constantes A e B devem ser determinadas a partir das

seguintes condies de contorno:
pn(x=0+) = pn(x=0) = pn0 = 1010 cm-3
pn(x=) = 0
Estas condies de contorno resultam em:
B=0
A = pn0

A soluo do problema portanto:

x Lp
p n ( x ) = pn 0 .e

O grfico da soluo mostrado na Fig. 8.36b. Este exemplo mostra que, se tivermos
uma fonte pontual de excesso de portadores em x = 0, teremos um decaimento
exponencial do excesso de portadores com a distncia, com comprimento
caracterstico de decaimento dado por Lp, como resultado dos processos de difuso e
de recombinao deste excesso de portadores.

Fig. 8.36 a) Ilustrao do enunciado do problema no 2 e b) o grfico da soluo do

problema, com a variao do excesso de portadores versus distncia a partir da
superfcie do semicondutor.

8.9 Conceitos Complementares

Apresentaremos neste item 3 conceitos complementares relacionados ao

estado do semicondutor, ou seja, o significado do conceito de comprimento de
difuso, determinao da corrente de difuso de minoritrios a partir das solues da
distribuio do excesso de minoritrios e o conceito de nveis de energia de quase-
Fermi.

Jacobus W. Swart Materiais Eltricos Cap.08 p.56

i) Comprimento de Difuso

bem comum encontrarmos uma situao similar ao do problema no 2 do item

anterior, ou seja, a injeo de excesso de portadores minoritrios em posio definida
como x = 0, a difuso dos mesmos para a regio de x > 0 e sua recombinao
concomitante, resultando numa soluo com decaimento exponencial em x com
comprimento caracterstico dado por Lp. Este comprimento caracterstico de
decaimento chamado de comprimento de difuso de minoritrios, e dados por:

L p D p . p para lacunas (8.118)

Ln Dn . n para eltrons (8.119)

Fisicamente, o comprimento de difuso de portadores minoritrios representa a

distncia mdia que portadores minoritrios conseguem difundir-se num mar de
majoritrios, at serem aniquilados por processo de recombinao trmica.

Por definio de posio mdia de excesso de portadores (lacunas como

exemplo) temos a relao:

x.pn ( x ).dx
< x >= 0
(8.120)
pn ( x ).dx
0

Substituindo a soluo do problema no 2 na relao (8.118) obtm-se tambm o

comprimento de difuso Lp, de acordo com a interpretao fsica dada acima. Uma
analogia, embora ttrica, muitas vezes apresentada, a seguinte: suponha uma
boiada tentando atravessar um rio no pantanal cheio de piranhas. Nesta situao
observa-se uma reduo gradual no nmero de bois com a distncia da margem
inicial do rio. A distncia mdia que os bois conseguem sobreviver no rio seria uma
analogia do comprimento de difuso minoritrios, dos portadores minoritrios
difundindo-se num mar de portadores majoritrios.

Como indicao da ordem de grandeza de comprimentos de difuso de

minoritrios temos valores tpicos de 10 a 1000 m. Como exemplo, consideremos um
material tipo n com ND = 1015 cm-3 e tempo de vida p = 1 s. dopagem dada,
corresponde uma mobilidade de lacunas de 458 cm2/V.s (ver Fig. 8.22), e
correspondentemente, uma constante de difuso dado por Dp = 0.0259 x 458 cm2/s
(relao 8.82). Substituindo estes valores em (8.118) resulta Lp = 35 m.

ii) Corrente de Difuso de Portadores Minoritrios

Como citado acima, muito comum ter-se uma distribuio de excesso de

portadores minoritrios como dado na soluo do problema no 2 do item anterior. Um
exemplo prtico onde ocorre tal situao nas regies neutras de um diodo pn, a
partir das bordas das regies de depleo internas da juno, como mostrado no lado
p do diodo da Fig. 8.37. O entendimento mais detalhado do diodo pn ser
apresentado no captulo 10. Por ora iremos aceitar os seguintes resultados:

Jacobus W. Swart Materiais Eltricos Cap.08 p.57

 O diodo apresenta uma regio interna, chamada de depleo, com campo eltrico
e potencial interno
As regies fora da regio de depleo continuam neutras, ou seja com a
densidade de cargas total nula.
Pela polarizao direta do diodo, sero injetados portadores minoritrios na regio
p, oriundos do lado n.
aceita a seguinte condio de contorno para o excesso de portadores
minoritrios em x =0 (borda da regio de depleo no lado p), dado pela chamada
lei do diodo:
n p (0) = n p 0 (e q.Va kT 1) (8.121)
onde va a tenso direta aplicada no diodo.
Como condio de contorno para x = , tem-se np() = 0.
Com as condies de contorno dados acima e a soluo do problema no 2, resulta a
seguinte distribuio de portadores minoritrios na regio p, a partir da borda da
regio de depleo:

n p ( x ) = n p 0 (e q.Va kT
1).e x Ln (8.122)

Fig. 8.37 a) Ilustrao das regies de um diodo n+p, com uma regio de depleo
interna e regies neutras a partir das bordas da primeira e b) distribuio do excesso
de portadores minoritrios no lado p.

Dada a distribuio de portadores minoritrios acima, podemos determinar a corrente

de difuso dos mesmos pela relao (8.68). Fazendo a substituio de (8.122) em
(8.68) e efetuando o clculo, obtm-se:

dn p q. Dn q.Va
J n (0) = q. Dn . = (e kT
1) (8.123)
dx x =0
Ln

O resultado da expresso (8.123) parte da expresso da corrente de um diodo,

como ser mostrado em maior detalhe no captulo 10. O exposto acima visa
sobretudo, mostrar a importncia e utilidade do conhecimento da resoluo da
equao de difuso de minoritrios para a determinao do estado do semicondutor

Jacobus W. Swart Materiais Eltricos Cap.08 p.58

para sua posterior utilizao em terminao do funcionamento de dispositivos, como
por exemplo a corrente de um diodo.

iii) Nveis de Quase-Fermi

Foi exposto anteriormente que as funes estatsticas, de distribuio de

eltrons nos estados qunticos, s se aplicam em casos de equilbrio trmico, e como
conseqncia, nveis de Fermi s tem sentido quando o material estiver em equilbrio
trmico. Assim, como na maioria das aplicaes de dispositivos semicondutores,
estes encontram-se em condies fora de equilbrio, no ser permitido usar o nvel
de Fermi como referncia para as funes estatsticas. Para contornar este problema,
define-se nveis de quase-Fermi, um para cada tipo de portador. Os nveis de quase-
Fermi so definidos como nveis tais que, substituindo o nvel de Fermi nas
expresses de Boltzmann, estas relacionam corretamente as concentrao de
eltrons e de lacunas, estando o material fora de equilbrio trmico. Ou seja,
conhecendo-se as concentraes de eltrons e lacunas podemos determinar os nveis
de quase-Fermi. A Fig. 8.38 apresenta diagramas de bandas a) de um semicondutor
em equilbrio e b) de um semicondutor fora de equilbrio, com indicao dos nveis de
quase-Fermi de eltrons, FN, e de lacunas, FP. As expresses (8.124) e (8.125)
repetem as expresses de Boltzmann vlidas em condies de equilbrio, enquanto
que as expresses (8.126) e (8.127) so as expresses de Boltzmann, vlidas fora da
condio de equilbrio, usando as definies dos nveis de quase-Fermi.

Fig. 8.38 Exemplos de uso de nveis de Fermi e de quase-Fermi em diagramas de

bandas de semicondutor tipo n, a) em equilbrio trmico e b) em condio fora de
equilbrio trmico.

( EF Ei )
n = ni .e kT (8.124)

( Ei E F )
p = ni .e kT (8.125)

( FN Ei )
n = ni .e kT (8.126)

( Ei FP )
p = ni . e kT (8.127)

A partir das expresses (8.126) e (8.127) podemos determinar os nveis de quase-

Fermi de eltrons e de lacunas como sendo:

n
FN Ei + kT . ln (8.128)
ni

Jacobus W. Swart Materiais Eltricos Cap.08 p.59

 p
FP Ei kT . ln (8.129)
ni

Quando um sistema semicondutor retornar sua condio de equilbrio, tem-se

que ambos os nveis de quase-Fermi retornaro ao nvel de Fermi. Comparando os
diagramas de bandas da Fig. 8.38, pode-se concluir que o semicondutor com
diagrama da Fig. 8.38b encontra-se em condio de baixo nvel de injeo. Esta
concluso deve-se ao fato do nvel de quase-Fermi dos majoritrios coincidir com o
nvel de Fermi de equilbrio e que a distncia (FN Ei) continuar relativamente maior
que a distncia (Ei FP). Deste ltimo fato tem-se que a concentrao dos portadores
minoritrios continua bem menor que a concentrao dos portadores majoritrios.

Tendo apresentado o conceito bsico dos nveis de quase-Fermi podemos

discutir algumas conseqncias resultantes da sua definio:

a) Tambm j foi apresentado anteriormente que o produto pn iguala-se a ni2 apenas

quando o semicondutor estiver em equilbrio trmico. Agora, com a definio dos
nveis de quase-Fermi podemos estabelecer uma relao vlida genericamente.
Efetuando o produto pn pelas expresses (8.126) e (8.127) obtm-se:

pn = ni2 .e ( FN FP ) kT (8.130)

b) Novas expresses de densidade de corrente de eltrons e de lacunas podem ser

desenvolvidas a partir das definies dos nveis de quase-Fermi. Temos a corrente de
lacunas dada pela expresso (8.71):

J P = q. P . p. q.DP .p (8.131)

O gradiente da concentrao de lacunas pode ser obtido a partir de (8.127), resultado

em:

ni ( Ei FP ) kT p
p = .e .(Ei FP ) = .(Ei FP ) (8.132)
kT kT

Da relao (8.64), na sua forma genrica, temos que:

1
= .Ei (8.133)
q

Substituindo (8.133) em (8.132) resulta:

q. p p
p = . .FF (8.134)
kT kT

Substituindo agora (8.134) em (8.131) temos:

q.D p q.D p
J p = q.( p ). p. + . p.FP (8.135)
kT kT

Jacobus W. Swart Materiais Eltricos Cap.08 p.60

Temos da relao de Einstein (8.82) que:

q.D p
= p (8.136)
kT

Pela substituio de (8.136) em (8.135) temos:

J p = p . p.FP (8.137)

De forma anloga, deduz-se relao similar para densidade de corrente de

eltrons, dada por:

J n = n .n.FN (8.138)

As relaes (8.137) e (8.138) mostram que corrente lquida de lacunas ou de

eltrons existe apenas quando houver um gradiente no nvel de quase-Fermi de
lacunas ou de eltrons, respectivamente. Como gradientes dos nveis de quase-Fermi
existem apenas para o semicondutor fora do equilbrio trmico, existe corrente lquida
de portadores apenas neste caso. Inversamente, podemos concluir que um
semicondutor em equilbrio trmico no pode ter corrente lquida de lacunas e/ou de
eltrons.

c) Exemplo de aplicao dos nveis de quase-Fermi ao problema no 2 do item 8.8.5.

Tnhamos como soluo do problema as seguintes concentraes dos portadores:
x Lp
p n = pn 0 + p n ( x ) = pn 0 + pn 0 .e

n n = n n 0 + n n ( x ) n n 0

onde tnhamos: nn0 = 1015 cm-3, pn0 = 105 cm-3 e pn0 = 1010 cm-3.

A partir destas distribuies de portadores e das relaes anteriores relacionadas aos

nveis de quase-Fermi podemos realizar as seguintes anlises:

c1) Estabelecer relaes para os nveis de quase-Fermi:

Os nveis de quase-Fermi podem ser determinados diretamente das relaes (8.128)

e (8.129). Desta forma, com base nas distribuies de portadores acima, obtemos:

n n
FN Ei + kT . ln Ei + kT . ln n 0 = E F
ni ni

p


p p x L
FP E i kT . ln = Ei kT . ln n 0 + n 0 .e p


ni ni ni

Jacobus W. Swart Materiais Eltricos Cap.08 p.61

No intervalo prximo origem do eixo x, temos que pn(x) >> pn0. Enquanto for vlida
esta desigualdade podemos aproximar a expresso do nvel de quase-Fermi de
lacunas como:

p n 0 x L p p


x
FP E i kT . ln .e = E i kT . ln n 0 + kT .


ni ni Lp

Esta relao mostra que, prximo origem, o nvel de quase-Fermi de lacunas varia
linearmente com a distncia.

c2) Desenhar os diagramas de banda com base nos nveis de Fermi e de quase-Fermi
a) em condio de equilbrio e b) for a de equilbrio, sob iluminao:

Com base nos dados do problema no 2 e nas expresses dos nveis de quase-Fermi
estabelecidos acima, podemos calcular os seguintes dados relativos aos diagramas
de bandas:

Calculando o nvel de quase-Fermi FP em x = 0, obtemos: FP = Ei. Para x > 0 mas

prximo origem foi mostrado que FP aumenta linearmente com x. No caso de x
muito elevado (x = ) obtemos do clculo de FP:

p


p L p
FP = E i kT . ln n 0 + n 0 .e p E i kT . ln n 0 = E F

 

ni ni ni

Com estes dados podemos desenhar os diagramas de bandas em equilbrio e no caso

fora de equilbrio, sob iluminao, como mostrado na Fig. 8.39.

Fig. 8.39 Diagramas de banda do Si relativo ao problema no 2 do texto, a) em

condio de equilbrio e b) em condio fora de equilbrio, sob iluminao constante
da sua superfcie.

c3) Anlise sobre densidades de corrente em regime estacionrio:

Vemos da Fig. 8.39b e da anlise acima que o nvel de quase-Fermi de lacunas varia
prximo superfcie do Si iluminado. Como FP no constante, temos da relao
(8.137) que existe corrente lquida de lacunas no sentido positivo, ou seja, partindo da
superfcie. Para x muito elevado no entanto, o nvel de quase-Fermi tende ao nvel de
Fermi de equilbrio, com gradiente nulo. Assim devemos nos perguntar se isto
resultar num acmulo de lacunas em x = . Para responder a esta questo, vejamos
primeiramente o que acontece com a corrente lquida de eltrons. Da relao (8.138)
podemos calcular esta densidade de corrente. Como o nvel de quase-Femi de

Jacobus W. Swart Materiais Eltricos Cap.08 p.62

eltrons, FN, aproximadamente constante, seu gradiente aproximadamente nulo.
Acontece que neste caso o gradiente, mesmo quase nulo, multiplicado pela
concentrao dos portadores majoritrios, que muito alta. O produto destes dois
fatores pode resultar num valor finito no nulo. Na verdade devemos ter uma
densidade de corrente de eltrons de igual valor ao da densidade de corrente de
lacunas e de sentido oposto, tal que as duas correntes se cancelem:

J ( x) = J p ( x) + J n ( x) = 0

Apenas nestas condies podemos estar em condies estacionrias. O acmulo

contnuo e crescente de cargas numa regio do semicondutor no corresponde a uma
condio de regime estacionrio. Portanto, teremos um fluxo igual de eltrons e de
lacunas a partir da superfcie, sendo que os mesmos so gradualmente reduzidos
pelo processo de recombinao, at alcanarem concentraes iguais aos seus
valores de equilbrio e ambos fluxos de corrente se anularem.

8.10 Caracterizao de Semicondutores.

No captulo 5 citamos vrias medidas de caracterizao de semicondutores

usadas para qualificar os cristais sintetizados. Agora, aps estudar os tpicos dos
itens precedentes do presente captulo, o leitor est apto a entender vrias destas
tcnicas de caracterizao. Incluem-se entre as propriedades mais importantes dos
semicondutores, que devem ser caracterizadas, as seguintes: tipo de condutividade,
concentrao dos portadores em equilbrio, mobilidade dos portadores, massa efetiva
dos portadores, largura da banda proibida, nveis e densidades de estados dentro da
banda proibida, tempo de vida dos portadores. Descrevemos abaixo algumas das
tcnicas usadas para medir tais propriedades dos semicondutores.

a) Medida de Ponta Quente:

Esta tcnica permite determinar o tipo de condutividade do semicondutor e j foi
descrito neste captulo, no item 8.7.2.

b) Medida de Efeito Hall:

Esta medida j foi discutida resumidamente no captulo 2, item 2.1 e ser apresentada
em maior detalhe em seguida. Esta medida fornece as seguintes propriedades do
semicondutor: tipo de portador majoritrio, concentrao do portador majoritrio e a
mobilidade do mesmo. O efeito Hall foi descoberto em 1879 por Edwin Hall e baseia-
se na medida esquematizada na Fig. 8.40. Uma fonte de corrente faz passar corrente,
por exemplo, na direo x. Sendo o material do tipo p, esta corrente ser
essencialmente composta por fluxo de lacunas. O campo magntico aplicado, por
exemplo na direo z, produz uma fora de Lorentz na direo y dada por:

F = q( v xB ) (8.139)

Como os vetores do campo magntico e da velocidade dos portadores so

perpendiculares entre si por construo, o mdulo do produto vetorial da relao
(8.139) dado pelo produto do mdulo dos mesmos:

F = q.v.B (8.140)

Jacobus W. Swart Materiais Eltricos Cap.08 p.63

Fig. 8.40 Ilustrao esquemtica da medida de efeito Hall de uma amostra tipo p. Uma
corrente eltrica aplicada na direo x e um campo magntico aplicado na direo
z, resultando no aparecimento da tenso Hall entre 2 terminais entre as faces opostas
na direo y.

A fora de Lorentz causa o desvio das lacunas na direo perpendicular ao plano do

campo magntico com a velocidade e no sentido de y negativo na Fig. 8.40. Este
desvio causa um acmulo de cargas positivas na face inferior da amostra e de carga
negativa na face oposta. Estas cargas opostas armazenadas nas duas faces superior
e inferior do bloco semicondutor produz o aparecimento de um campo eltrico,
causando uma fora eltrica sobre as lacunas no sentido oposto ao do produzido pelo
campo magntico. Em regime estacionrio as duas foras se igualam em mdulo,
fazendo as lacunas fluir no plano horizontal, sem desvio na vertical. Impondo assim a
fora na direo y igual a zero, resulta:

Fy = q(y + v. B ) = 0 (8.141)

y = B.v (8.142)

O campo eltrico constante em y resulta na tenso Hall dada por:

W
VH = y .dy = W . B.v (8.143)
0

onde W a largura da amostra de semicondutor na direo y.

A velocidade v de deriva das lacunas pode ser obtida a partir da expresso da
corrente de deriva:

I = q.W .t. p.v (8.144)

onde t a espessura da amostra de semicondutor na direo z.

Substituindo a velocidade v, obtida a partir de (8.144) em (8.143) resulta:

Jacobus W. Swart Materiais Eltricos Cap.08 p.64

 B.I
VH = (8.145)
q. p.t

Conhecendo-se o campo magntico e a corrente eltrica aplicados, bem como as

dimenses W e t da amostra, a relao (8.145) permite determinar a concentrao p a
partir da medida de VH. O sinal positivo ou negativo da tenso Hall indica o material
ser do tipo p ou n respectivamente.

A corrente eltrica passando pelo semicondutor causa o aparecimento de uma

queda de tenso hmica, V, medidos em dois terminais na superfcie do
semicondutor como indicado na Fig. 8.40. A partir desta medida podemos determinar
a resistividade do material:

S
V = . .I (8.146)
W .t

onde S a distncia entre os 2 contatos da medida V.

A partir da relao (8.53) e das relaes (8.145) e (8.146) acima, obtemos a
expresso que permite determinar a mobilidade das lacunas:

1 1 S V
p = = . . H (8.147)
q. . p B W V

Para material tipo n obtm-se expresses totalmente anlogas, com a diferena que a
tenso Hall ser de sinal oposto.

c) Medida de Absoro de Ressonncia Ciclotrnica:

Esta medida permite determinar a massa efetiva dos portadores, como j descrito
de forma geral na captulo 2, item 2.1. Sugerimos que o leitor reveja esta descrio
geral dada, para maior compreenso das informaes a seguir. A Fig. 8.41 ilustra um
esquema da montagem experimental da medida. O campo magntico fixo produz um
movimento oscilatrio circular do eltron, tal que a fora magntica seja igual fora
centrfuga:

m * .v 2
q.v.B = (8.148)
R

onde R o raio do crculo descrito pelo eltron.

Jacobus W. Swart Materiais Eltricos Cap.08 p.65

Fig. 8.41 Esquema da montagem experimental da medida de ressonncia ciclotrnica.
O sinal de microondas sai do gerador, entra na porta 1 do circular e sai pela porta 2,
atravessa a amostra, reflete no espelho, atravessa novamente a amostra, entra pela
porta 2 do circulador e sai pela porta 3, chegando no receptor.

Como a freqncia, f, de oscilao dada pela razo entre a velocidade tangencial e

o permetro do crculo descrito pelo eltron, resulta:

v q. B
= 2. . f = = (8.149)
R m*

onde a freqncia angular.

Quando a freqncia do sinal de microondas coincidir com a freqncia de

oscilao magntica do eltron, temos o caso de ressonncia e o eltron nestas
condies consegue absorver mais energia das duas fontes. Nestas condies, o
receptor detecta um sinal menor de microondas que passa pela amostra, refletido no
espelho e retorna. A medida realizada mantendo fixa a freqncia do sinal de
microondas e variando-se gradualmente o valor do campo magntico. No caso da
absoro do sinal pela ressonncia ciclotrnica, obtm-se a massa efetiva da partcula
a partir da relao (8.149), dada por:

q.B
m* = (8.150)
c

onde c a freqncia angular do sinal de microondas.

A Fig. 8.42 apresenta um espectro de absoro do sinal de microondas versus valor
do campo magntico aplicado, para uma amostra de Ge. O espectro mostra 4 picos
de absoro, que correspondem a 2 tipos de lacunas na banda de valncia e a 2 tipos
de eltrons na banda de conduo, cada qual correspondendo ao pico, de mximo ou
de mnimo, de uma curva ou regio de curva energia versus vetor de onda do seu

Jacobus W. Swart Materiais Eltricos Cap.08 p.66

diagrama de bandas completo (Fig. 7.12). Esta medida experimental constitui um
importante instrumento para confirmar informaes dos diagramas de bandas obtidos
por clculos tericos de mecnica quntica. Alm da determinao da massa efetiva
dos portadores, que corresponde ao inverso da derivada segunda da curva E x k do
diagrama de bandas, tem-se informao sobre a densidade de portadores pela altura
do pico da absoro do espectro. A largura dos picos de absoro apresenta relao
com o tempo entre colises. Se no houvesse colises, o pico de absoro seria
muito estreito, conforme a relao (8.150). Para reduzir o nmero de colises dentro
do perodo de um ciclo, deve-se escolher um perodo de ciclo curto, ou seja, uma
freqncia de sinal de RF alto, na faixa de microondas, bem como reduzir a
temperatura da amostra. Pela reduo da temperatura reduzimos a vibrao dos
tomos da rede cristalina e assim a freqncia de colises.

Fig. 8.42 Espectro de absoro versus valor do campo magntico na medida de

ressonncia ciclotrnica de uma amostra de Ge.

d) Medida de 4 Pontas:

Por medida V I de 4 pontas podemos determinar a resistividade do material,

como apresentado no item 8.7.1. Em seguida, podemos determinar a dopagem do
semicondutor pela relao (8.53) ou (8.54), levando em conta a dependncia da
mobilidade dos portadores com o nvel da dopagem conforme mostrado na Fig. 8.22.
Um procedimento alternativo, equivalente e mais simples obter a dopagem
diretamente pelo uso da Fig. 8.24.

e) Medida da Condutividade versus Temperatura

Esta medida permite determinar o valor da banda proibida, EG, do

semicondutor. A condutividade dada pelo inverso da expresso da resistividade
(8.52), ou seja:

= q.( n .n + p . p ) (8.151)

Como as concentraes de portadores varia com a temperatura, resulta uma

correspondente variao na condutividade. A Fig. 8.15, apresentada no item 8.5,
mostra a variao da concentrao de eltrons em material tipo n com a temperatura.
Esta variao da concentrao de portadores explica em grande parte a variao da
condutividade com a temperatura como a apresentada na Fig. 8.43. Para baixas
temperaturas predomina o efeito do congelamento dos portadores. Na faixa

Jacobus W. Swart Materiais Eltricos Cap.08 p.67

intermediria de temperatura, chamada de faixa extrnseca de temperatura, todos os
dopantes esto eletricamente ativados, com a concentrao dos portadores
majoritrios aproximadamente igual concentrao dos dopantes. Nesta faixa no
entanto, observa-se uma reduo da condutividade, similar ao que ocorre nos metais,
devido reduo da mobilidade dos portadores com a temperatura. Agora, ao
aumentarmos a temperatura acima da faixa extrnseca, temos que a concentrao
intrnseca de portadores torna-se considervel, tornando-se mesmo maior que o nvel
da dopagem, como ilustrado na Fig. 8.15. Nesta faixa de temperatura, o semicondutor
torna-se intrnseco e temos que:

Fig. 8.43 Curva tpica da condutividade de semicondutor extrnseco versus inverso da

temperatura, em escala log linear.

p n ni = f (T )

Das consideraes do item 8.5, temos que:

ni = A.( p + n )(T ) 3 2 .e EG 2 kT
(8.152)

onde A uma constante.

Como a variao exponencial com temperatura muito maior que a variao
polinomial da temperatura na expresso (8.152), teremos uma variao da
condutividade aproximadamente exponencial com a temperatura, na faixa de alta
temperatura (intrnseca). Desta forma temos que a inclinao da curva da
condutividade nesta faixa de temperatura dada por:

d (ln ) E
= G (8.153)
d (1 T ) 2k

A relao (8.153) mostra que a inclinao da curva de condutividade com a

temperatura fornece diretamente o valor da banda proibida do semicondutor.

e) Medida de Absoro ptica:

A medida de absoro ptica outra medida que permite determinar o valor da

banda proibida do semicondutor. Nesta medida, utiliza-se amostra bem fina de
semicondutor para permitir a transmisso de luz atravs da mesma, como indicado na

Jacobus W. Swart Materiais Eltricos Cap.08 p.68

Fig. 8.44a. Uma fonte de luz monocromtica, de freqncia varivel incide sobre o
semicondutor, alinhado com um fotodetetor no outro lado da mesma. Para freqncias
de luz com energia menor que o valor da banda proibida, o semicondutor
transparente e o detetor indica alta fotocorrente, como indicado na Fig. 8.44b.
Aumentando-se a freqncia da luz o semicondutor torna-se opaco a partir de certo
valor. A freqncia limite para o incio da absoro da radiao pelo semicondutor
est relacionada com o valor de EG como segue:

h. f = EG (8.154)

Fig. 8.44 a) Esquema da montagem experimental da medida absoro ou transmisso

de luz pelo semicondutor; b) Resultado de medida de transmisso de luz atravs de
um semicondutor.

Assim, a curva de absoro obtida fornece diretamente o valor de EG.

Esta medida aplica-se muito bem a semicondutor que apresenta estrutura de

banda do tipo direto, como ilustrado na Fig. 8.45a. Por outro lado, para semicondutor
com diagrama de banda do tipo indireto, como ilustrado na Fig. 8.45b, a transio do
eltron, da banda de valncia para a banda de conduo, bem menos provvel de
ocorrer como j discutido no item 8.7.5. Como conseqncia, em semicondutor com
estrutura de bandas do tipo indireta, a transio entre regio de transparncia e a
regio com absoro bem mais gradual, tornando-se difcil determinar a freqncia
limite e portanto a largura da banda proibida.

f) Medida de Fotoluminescncia:

A medida de fotoluminescncia fornece os nveis de energia de estados ou

armadilhas de eltrons dentro da banda proibida. Nesta medida, o semicondutor
excitado por meio de uma fonte de laser com freqncia de luz com energia maior que
o valor de EG. A excitao provoca a transio de eltrons da banda de valncia para
os vrios estados disponveis dentro da banda proibida, bem como para a banda de
conduo. Em seguida, os eltrons excitados tendem a decair para seus estados

Jacobus W. Swart Materiais Eltricos Cap.08 p.69

fundamentais, emitindo ftons com energia dada pela diferena entre a energia do
estado e a energia do topo da banda de valncia, como ilustrado na Fig. 8.46.
Medindo-se o espectro de radiao emitida pelo semicondutor excitado, obtm-se
uma leitura direta dos estados ou armadilhas presentes dentro da banda proibida.

Fig. 8.45 Ilustrao de detalhe do processo de absoro de fton por eltron em

semicondutor com diagrama de banda do tipo a) direto e b) indireto.

Fig. 8.46 Ilustrao dos diversos processos radiativos em semicondutor excitado por
luz, em medida de fotoluminescncia.

g) Medida de Fotocondutividade:

A medida de fotocondutividade apropriada para a determinao do tempo de

vida dos portadores. Uma fonte de luz, com comprimento de onda apropriada, incide
sobre o semicondutor, pelo qual passado uma dada
corrente eltrica, como mostrado na Fig. 8.47a. A luz incidente aumenta a
concentrao dos portadores e como conseqncia, a condutividade do material, ou a
corrente passando pelo circuito. Ao desligar-se a fonte de luz, a condutividade do
material, ou a corrente eltrica pelo circuito, decai gradualmente (Fig. 8.47b), na
mesma taxa da reduo da concentrao dos portadores do semicondutor. A taxa de
reduo dos portadores diretamente relacionada com o tempo de vida dos

Jacobus W. Swart Materiais Eltricos Cap.08 p.70

portadores, como discutido no item 8.8. Desta forma, o tempo de vida pode ser
determinado a partir da taxa da reduo da corrente eltrica aps o desligamento da
fonte de luz.

Fig. 8.47 a) Esquema do experimento de fotoconduo em semicondutor; b) curva da

corrente, ilustrando o decaimento quando a fonte de luz desligada.

No caso de um material semicondutor de um dado tipo, sem estrutura especial

para separar os portadores minoritrios dos majoritrios, h necessidade de uma
fonte de luz de alta intensidade para que tenhamos uma condio de alta injeo. Isto
necessrio para que a variao da corrente seja significativa. No caso de condio
de baixa injeo teremos variao significativa apenas na concentrao dos
portadores minoritrios. Para detectar esta variao devemos dispor de estrutura
especial que permita separar os portadores minoritrios dos majoritrios

Jacobus W. Swart Materiais Eltricos Cap.08 p.71

Questes

8.1 A que principalmente devemos o sucesso dos semicondutores?

8.2 D exemplos de semicondutores compostos III-V, sendo 2 binrios e 2 ternrios.
8.3 Compare o "bandgap" entre o GaAs, InP, AlGaAs e InGaAs. Quais entre estes
podem ter o mesmo parmetro de rede ?
8.4 Explique fisicamente porque o nmero de portadores minoritrios diminui com o
nvel de dopagem.
8.5 Defina semicondutor intrnseco e extrnseco.
8.6 Indique a posio aproximada de estados associados s impurezas doadoras e
aceitadoras. Justifique. Porque os representamos por linha tracejada e no contnua ?
8.7 Dado um diagrama de bandas de um semicondutor, com dada densidade de
estados, e a probabilidade de ocupao dada pela funo de Fermi. Expresse a
densidade de eltrons e de lacunas em funo destas relaes, justificando os limites
de integrao.
8.8 Qual a motivao para usarmos a estatstica de Boltzmann ao invs da de Fermi?
Qual a definio de semicondutor degenerado e no degenerado ?
8.9 Demonstre a partir das relaes de Boltzmann que o produto np igual a ni2 e
qual a relao de ni com o parmetro EG do semicondutor e a temperatura.
8.10 D as relaes de concentraes de portadores para materiais tipo n e tipo p no
degenerados.
8.11 A partir das relaes de Boltzmann, determine a posio do nvel de Fermi
versus nvel de dopagem.
8.12 Use o modelo de bandas de energia em semicondutores e ilustre: a) um eltron,
b) uma lacuna, c) posies de doadores, d) posies de aceitadores, e) congelamento
de portadores majoritrios nos stios de doadores ao reduzirmos a temperatura em
direo a 0 K, f) idem para aceitadores, g) a distribuio de portadores em energia na
respectiva banda, h) um semicondutor intrnseco, i) um semicondutor tipo n, j) um
semicondutor tipo p, l) um semicondutor degenerado, m) um semicondutor no
degenerado.
8.13. Considere o nvel de Fermi em Ec e calcule a probabilidade de ocupao do
estado em Ec + kT.
8.14. Considere um semicondutor no degenerado. Determine o nvel de energia nas
bandas de conduo e de valncia onde o nmero de eltrons mxima.
8.15. Considere uma distribuio hipottica de estados nas bandas de conduo e de
valncia, dados por:
gc(E) = cte = Nc/kT p/ E > Ec
gv(E) = cte = Nv/kT p/ E < Ev
Desenvolva a relao de concentrao de portadores nas duas bandas em funo do
nvel de Fermi.
-3
8.16. Considere um semicondutor uniformemente dopado, NA = 1E15/cm . Qual a
concentrao de portadores a 0 K, 300 K e 650 K ? Qual a posio do nvel de Fermi
nestas mesmas temperaturas ?
8.17 Como varia o nvel de Fermi com a temperatura? Quais as relaes que devem
ser usadas para determinarmos o nvel de Fermi a uma temperatura qualquer?
8.18 Porque em semicondutores teremos velocidade de deriva dos portadores
proporcional ao campo eltrico e no uma acelerao dos portadores proporcional ao
campo eltrico?
8.19 Sendo a mobilidade dada por: = q.tcol/(2.m*). Quais as dependncias fsicas da
mobilidade?

Jacobus W. Swart Materiais Eltricos Cap.08 p.72

8.20 Quais os dois tipos mais importantes de espalhamento de portadores em
semicondutores?
8.21 Como varia a mobilidade com as temperatura? Explique qualitativamente por
qu?
8.22 Como varia a mobilidade com as dopagem? Explique qualitativamente por qu?
8.23 Explique qualitativamente porque o tempo mdio entre espalhamento por
impurezas aumenta com a temperatura.
8.24 Qual a razo entre a mobilidade eletrnica em Ge, Si e GaAs ?
8.25 Escreva a expresso da densidade de corrente de deriva. E da resistividade do
semicondutor.
8.26 Qual a definio de resistncia de folha? Calcule a resistncia de uma camada
semicondutora de 100 m de comprimento e de 20 m de largura, tendo como
resistncia de folha 20 / .
8.27 Desenhe um diagrama de bandas de um semicondutor em equilbrio trmico, tipo
n e com dopagem no constante. Abaixo deste, desenhe diagramas de potencial
eltrico e outro de campo eltrico.
8.28 Por que ocorre a difuso de partculas?
8.29 D a expresso da corrente de difuso em semicondutor.
8.30 Explique a medida de ponta de prova quente para determinar o tipo de um
semicondutor.
8.31 O que diz a relao de Einstein para semicondutores?
8.32 a) Uma amostra de Si possui dopagem uniforme com ND = 1016 cm-3 e mantido
temperatura ambiente. Calcule a resistividade da amostra, usando a relao (8.54).
Compare o resultado com dados da Fig. 8.24.
b) Considere que a amostra do item a) tenha adicionado mais dopantes tipo p, com NA
= 1016 cm-3. Recalcule a resistividade do material (cuidado com os valores das
mobilidades dos portadores a serem usados).
c) Calcule a resistividade de semicondutor intrnseco, sem dopagem. Compare o
resultado com o do item b).
d) Um resistor de Si tipo n, com rea de seo em corte de 10-2 cm2 e comprimento de
1 cm, apresenta resistncia de 500 . Determine a concentrao da dopagem.
8.33 Preencha a tabela abaixo com dados de interpretao do diagrama de bandas da
Fig. P8.33.
Portador Ecintica (eV) Epotencial (eV)
Eltron 1
Eltron 2
Eltron 3
Lacuna 1
Lacuna 2
Lacuna 3

Jacobus W. Swart Materiais Eltricos Cap.08 p.73

Figura do problema 8.33

8.34 Um dado semicondutor apresenta o diagrama de bandas, em condies de

equilbrio, dado na Fig. P8.34. Dados EG = 1.12 eV, ni = 1010 cm-3, e kT = 0.0259 eV.
a) Determine n em x = L/4, x = L/2, e x = 3L/4. b) Para que valores de x, se existir,
devemos classificar o semicondutor como degenerado? c) Apresente curvas
qualitativas da variao de n e p versus x. d) Apresente curvas esquemticas do
potencial eltrico e do campo eltrico dentro do semicondutor. e) Sendo L = 10-2 cm,
determine o valor do campo eltrico em x = L/2.

Figura do problema 8.34

8.35) Considere um semicondutor com o diagrama de bandas idealizado como na

Fig. P8.35. Sendo dados: EG = 1.12 eV, ni = 1010 cm-3, kT = 25.9 meV, n = 1345
cm2/V.s, p = 458 cm2/V.s. a) Esquematize curva de potencial eltrico e do campo
eltrico versus x (adote V = 0, em x = xa). b) Calcule a densidade de corrente eltrica
de deriva de eltrons em x = xa e em x = xb. Qual o sentido destas mesmas correntes?
c) Calcule a densidade de corrente de difuso de eltrons em x = xb e qual o sentido
desta corrente? d) Calcule a densidade de corrente total em x = xb. Explique.

Jacobus W. Swart Materiais Eltricos Cap.08 p.74

Figura do problema 8.35

8.36 Descreva o processo de gerao e recombinao (G-R) tipo banda a banda. Cite
possveis fontes de energia envolvidas no processo.
8.37 Descreva o processo de G-R tipo indireto.
8.38 Qual a origem de estados com nveis prximo ao do meio da banda proibida? Por
que estes so os mais efetivos para alterar as taxas de G-R ?
8.39 A densidade NT afeta a densidade de portadores em equilbrio ? E fora do
equilbrio ?
8.40 Defina o conceito de baixa injeo.
8.41 Argumente porque a taxa de G-R trmico em baixa injeo, em material tipo p,
dado por: - Cn x NT x n.
8.42 Qual o efeito do tempo de vida sobre a taxa de G-R trmico? Como define tempo
de vida? Como pode se controlar ou alterar o tempo de vida?
8.43 O que representa a equao da continuidade? Descreva suas componentes.
8.44 Dada a equao de difuso de portadores minoritrios, qual a representao de
cada termo ?
8.45 Dada a equao de difuso de portadores minoritrios, deduza as simplificaes
possveis nos seguintes casos:
a) estado estacionrio
b) ausncia de gradiente de portadores minoritrios
c) ausncia de campo eltrico,
d) ausncia de R-G trmico
e) ausncia de luz
8.46 Quais as solues da equao de difuso de portadores minoritrios nos
seguintes casos:
a) estado estacionrio e ausncia de luz
b) ausncia de gradiente de portadores minoritrios e ausncia de luz
c) estado estacionrio e ausncia de gradiente de portadores minoritrios
d) estado estacionrio, ausncia de R-G e de luz.
8.47 Qual o significado do comprimento de difuso?
8.48 Defina nveis de quase-Fermi.
8.49 Qual a relao entre a densidade de corrente de portadores e o correspondente
nvel de quase-Fermi?
8.50 Seja um semicondutor caracterizado pelo diagrama de energia dado na Fig.
P8.50. Seja dado que: EG = 1.12 eV, kT = 25.9 meV, ni = 1010 cm-3, , n = 1345
cm2/V.s e n = 10-4 s. a) Desenhe o potencial eltrico e o campo eltrico dentro do
semicondutor versus x. b) Para que valores de x existe neutralidade de cargas (lembre
da equao de Poisson). c) Desenhe a curva de concentrao de eltrons versus x,
Jacobus W. Swart Materiais Eltricos Cap.08 p.75
especificando os valores em x = xa e em x = xc. d) Calcule as densidades de corrente
de eltrons de deriva, de difuso e total em x = xa. Explique suas respostas. e) Um
eltron em x = xb com energia E = EC move-se da sua posio para x = 0, sem perder
sua energia total. Qual ser sua energia cintica em x = 0 ? f) Sendo introduzido uma
certa quantidade de excesso de eltrons em x = xc. Este excesso de eltrons ir
difundir-se no semicondutor em direo a x = xb. Sendo xc xb = 10-3 cm, qual frao
do excesso de eltrons alcanar xb ?

Figura do problema 8.50

8.51 Uma barra semicondutora semi-infinita, tipo p, iluminada, como na Fig. P8.51,
gerando GL pares eltron-lacunas uniformemente ao longo de todo seu volume.
Simultaneamente, h um sorvedouro de portadores em x = 0, impondo np(0) = 0 em
x = 0. Assumindo condio de estado estacionrio e que np(x) << pp0, determine
np(x).

Figura do problema 8.51

8.52 Considere um material de Si, tipo n, com dopagem uniforme ND = 1014 cm-3, e
com tempo de vida de minoritrios p = 1 s. A amostra era inicialmente iluminada por
longo perodo (>>p) com gerao GL = 1016 cm-3 pares eltron-lacunas,
uniformemente em todo o volume do semicondutor. No instante t = 0, a fonte de luz
desligada. Analise este transiente: a) A condio de baixa injeo satisfeita durante
todo tempo t > 0 ? Explique. b) Assumindo n(t) = p(t), estabelea uma relao da
condutividade do material ( = 1/) em funo do tempo.
8.53 Uma amostra de Si tipo n de comprimento L mantido em condio de estado
estacionrio tal que, pn(x=0) = pn0 = 1012 cm-3 e pn(x=L) = 0. O semicondutor
uniformemente dopado com ND = 1016 cm-3, mantido temperatura ambiente de 300
K e no h gerao por luz e nem outros processos ocorrendo no interior do
semicondutor. a) satisfeita a condio de baixo nvel de injeo? Explique. b) Como
varia n(x) ? c) Resolva p(x). d) Qual a posio do nvel de quase-Fermi de lacunas em
x = 0 e em x = L ?

Jacobus W. Swart Materiais Eltricos Cap.08 p.76

8.54 A condio de equilbrio e a condio de estado estacionrio sob iluminao de
um semicondutor so caracterizadas pelos diagramas de bandas na Fig. P8.54.
Sendo T = 300 K, ni = 1010 cm-3, n = 1345 cm2/V.s, p = 458 cm2/V.s, determine: a) As
concentraes de equilbrio n0 e p0. b) As concentraes n e p nas condies
estacionrias. c) ND. d) Vale a condio de baixa injeo no caso sob iluminao?
Explique. e) Calcule a resistividade do semicondutor em equilbrio e sob iluminao.
8.55 Uma amostra de Si de comprimento L e dopagem uniforme ND = 1015 cm-3
mantida temperatura ambiente, com perturbao em condio de regime
estacionrio, tal que: n ND, p = nI(1-x/L) + ni2/ND, para 0 x L. Como n ND
podemos assumir que 0. Nestas condies, desenhe o diagrama de bandas com
especificao de EC, EV, Ei, FN e FP versus x.
8.56 a) Desenhe o diagrama de bandas de um semicondutor de Si tipo n, de 2 cm de
comprimento, dopado com fsforo e com boro. A amostra apresenta o nvel de Fermi
a 4 kT abaixo do nvel EC. Considerando como referncia de potencial eltrico o nvel
EI, indique no diagrama de bandas o potencial eltrico correspondentes aos nveis EC,
EV, ED e EA. Assuma T = 300 K e os nveis ED e EA dados na Tabela 8.3. b) Desenhe o
diagrama de bandas do material com aplicao de uma tenso de 2V.
8.57 Uma amostra de Si tem dopagem tipo n com ND = 1015 cm-3 e est temperatura
ambiente de 300 K. Calcule a posio do nvel de Fermi e as concentraes p e n.
Assumindo que a distribuio de estados na banda de conduo seja dada por gcdE =
8 x 1020 (E)0.5dE cm-3, calcule o nmero de eltrons no intervalo de 1.9 kT e 2.1 kT
acima do mnimo da banda de conduo, EC.
8.58 Calcule o nvel de Fermi intrnseco de Si, Ge e GaAs.
8.59 Quais os parmetros mais importantes de caracterizao de semicondutores?
8.60 Explique o princpio da medida de ponta quente.
8.61 Explique o princpio da medida de efeito Hall. Que parmetros ela fornece?
8.62 Explique o princpio da medida de absoro de ressonncia ciclotrnica. Que
parmetro ela fornece?
8.63 Descreva duas tcnicas usadas para determinar o band-gap do material.
8.64 Descreva uma tcnica usada para determinar os nveis localizados dentro da
banda proibida.
8.65 Descreva a tcnica de fotocondutividade. Que parmetro ela fornece?

Jacobus W. Swart Materiais Eltricos Cap.08 p.77

 Captulo 4
Junes em Semicondutores
Os dispositivos semicondutores so constitudos por junes de diferentes
tipos, como mostrado na Fig. 9.50, no captulo anterior. Estas junes, tambm
chamadas de blocos construtivos de dispositivos, podem ser dos seguintes tipos:
juno pn (tipo homojuno), heterojuno, juno metal-semicondutor e juno
MOS (metal-xido-semicondutor), sendo esta ltima, na verdade, formada por
uma juno metal-xido e uma juno xido-semicondutor, como ilustrado na Fig.
9.50.
Na homojuno pn temos uma interface de transio, dentro de um mesmo
semicondutor, entre uma regio tipo p e outra regio tipo n.
Na heterojuno, um material semicondutor crescido sobre um outro
material semicondutor. Como cada material semicondutor tem uma faixa de
energia proibida caracterstica, teremos na heterojuno obrigatoriamente
descontinuidades nas bandas de valncia e/ou de conduo (normalmente em
ambas).
A juno metal-semicondutor constituda pelo contato de um metal com a
superfcie de um semicondutor. Todo dispositivo requer contatos eltricos com seu
meio externo.
A juno MOS por sua vez constitui uma juno com duas interfaces, sendo
ela a estrutura bsica de transistores de efeito de campo tipo MOS ou MOSFET.
Neste captulo estudaremos a fsica destas diversas junes, sem no entanto,
entrar muito a fundo nos dispositivos que as utilizam.

10.1 A Juno pn

A juno pn a juno bsica dos diodos bem como uma das junes
integrantes da grande maioria dos dispositivos semicondutores. A fsica envolvida
no entendimento da juno pn tambm fundamental para entender outras
junes, bem como, para entender os diferentes dispositivos semicondutores. Da
a importncia da nfase dada ao estudo desta juno. Como mostra a Fig. 10.1, a
juno pn formada por um bloco semicondutor onde temos a juno de uma
regio p com uma regio n.

p n

Si Si

Fig. 10.1 Esquema de uma juno pn em silcio.

Como j citamos, na interface da juno pn temos uma transio da dopagem

p para uma dopagem n. Esta transio na concentrao dos dopantes aceitadores

Jacobus W. Swart Materiais Eltricos Cap.10 p. - 1

para doadores pode ser uma transio abrupta ou uma transio (linearmente)
gradual, como ilustrado na Fig. 10.2, dependendo da largura da regio desta
transio. Na prtica teremos casos em que a aproximao por uma transio
abrupta adequada, enquanto que em outras uma transio linearmente gradual
deve ser considerada, ou mesmo casos em que um outra forma de transio
intermediria entre estas funes se aplique.

Fig. 10.2 Ilustrao de tipos de transio de dopantes numa juno pn, como uma
funo abrupta e como uma funo linearmente gradual.

Neste item estudaremos inicialmente a caracterstica eletrosttica da juno,

com e sem polarizao aplicada juno. Em seguida apresentaremos a
caracterstica da corrente que passa pela juno com a aplicao de tenso.
Embora uma juno em dispositivos normalmente apresente uma estrutura fsica
tridimensional, como mostrado na Fig. 10.3a, simplificaremos o estudo,
considerando apenas uma fatia central da juno, como mostrado na Fig. 10.3b.
Nesta fatia central teremos variao na dopagem em torno da interface, apenas
em uma nica direo. Isto permite simplificar a anlise para um estudo
unidimensional. Desde que a rea horizontal da juno, como na Fig. 10.3a, seja
muito maior que as outras dimenses, esta aproximao boa, pois os efeitos das
bordas deixam de ser significativos. Como vimos no captulo 8, valendo a anlise
unidimensional, as equaes de estado do semicondutor apresentam-se de forma
bem mais simples. Isto simplifica nossa anlise da juno.
Alm desta simplificao ainda adotaremos as seguintes hipteses: a) a
juno metalrgica (a interface pn) localiza-se na coordenada x = 0; b) a juno
do tipo degrau, com NA e ND constantes nas regies p e n respectivamente e c)
temos contatos hmicos perfeitos em x = + e x = -, onde contato hmico ideal
significa uma caracterstica I-V simtrica em torno da origem e queda de tenso no
contato desprezvel com a passagem de corrente.

Jacobus W. Swart Materiais Eltricos Cap.10 p. - 2

Fig. 10.3 a) Estrutura 3-D de um diodo pn e b) a seo de juno unidimensional.

10.1.1 Eletrosttica de Juno pn

Iniciamos com uma anlise eletrosttica qualitativa com o semicondutor em

equilbrio. Vamos supor hipoteticamente que os blocos semicondutores p e n so
colocados em contato num dado instante. Neste dado instante, considerando uma
juno abruptas como mostrado na Fig. 10.4a, teremos uma variao abrupta na
concentrao de portadores na interface da juno, como ilustrada nas Fig. 10.4b
e Fig. 10.4c. Esta variao abrupta na concentrao de portadores, de muitas
ordens de grandeza no caso, d origem a uma corrente de difuso como j
estudamos no item 8.7.2 do captulo 8. O transporte dos portadores por difuso,
faz com que haja uma remoo de lacunas na borda da juno do lado p e uma
remoo de eltrons na borda da juno do lado n, como ilustrado nas Fig. 10.4d
e Fig. 10.4e. Como foi explicado no captulo 8, a difuso dos portadores similar
da fumaa de cigarro, por exemplo. No caso da fumaa de cigarro, aps apagar o
cigarro, a difuso da fumaa continua at a contaminao uniforme de toda a sala
(supondo sem ventilao). E no caso da juno, ser que os portadores continuam
sua difuso at que desaparea o gradiente das suas concentraes, com uma
concentrao constante em todo o material? A resposta a esta questo negativa,
devido ao fato que, ao contrrio das molculas de fumaa que so neutras, os
portadores apresentam uma carga. O seu deslocamento por difuso faz com que
a original neutralidade de cargas em todos os pontos dos blocos semicondutores p
e n, seja interrompida. A remoo de lacunas na borda da juno do lado p, faz
com que aparea uma densidade de carga de valor negativa (os ons aceitadores
negativos deixam de ser neutralizados pelas originais lacunas, que agora se
deslocaram para o lado n). Analogamente, a borda da juno do lado n
transforma-se numa regio de carga positiva, pelo deslocamento dos eltrons para
o lado p, deixando assim os ons doadores e positivos no mais neutralizados.
Estas duas regies em torno da interface da juno forma uma regio chamada de
regio de depleo (falta de portadores) ou regio de carga espacial. Estas duas
regies de cargas espaciais, negativas e positivas respectivamente, do origem

Jacobus W. Swart Materiais Eltricos Cap.10 p. - 3

formao de um campo eltrico. Este campo eltrico assim criado, por sua vez, d
origem a uma componente de corrente de deriva (item 8.7.1), contrabalanando a
corrente de difuso, fazendo com que igual nmero de portadores, que
continuamente se deslocam por difuso, seja retornado ao seu local de origem
pelo mecanismo de deriva. Teremos uma situao de equilbrio e portanto de
condies estacionrias, quando a componente de difuso de lacunas seja igual e
de sentido contrrio componente de deriva das lacunas. Analogamente para os
eltrons, quando a componente de difuso de eltrons seja igual e de sentido
contrrio componente de deriva dos eltrons. Nesta situao de equilbrio, a
formao da regio de depleo e a variao das concentraes de portadores
como mostrado na Fig. 10.4f.

Uma anlise mais detalhada da juno implica em determinar a distribuio da

densidade lquida de cargas, do campo eltrico e do potencial eltrico.
Considerando a regio de depleo formada na juno e representada na Fig.
10.5a, teremos uma distribuio de densidade de cargas como ilustrada na Fig.
10.5.b. Os limites das regies de depleo nas regies p e n so respectivamente
xp e xn. Nas regies distantes da regio de depleo, a condio de neutralidade
de carga se mantm, ou seja:

= q( p n + N D N A ) = 0 (10.1)

Dentro da regio de depleo do lado p, no muito prximo sua borda, temos

que ambos, p e n, so desprezveis em relao a ND (lembre que NA no existe
nesta regio, ou caso exista, desprezvel em relao a ND). Assim, em grande
parte desta regio, vale:

= q.N A (10.2)

Analogamente, dentro da regio de depleo do lado n e no junto sua borda,

teremos p e n desprezveis em relao a NA Assim, em grande parte desta regio
vale:

= qN D (10.3)

Jacobus W. Swart Materiais Eltricos Cap.10 p. - 4

Fig. 10.4 a) Variao da concentrao de dopagem numa juno pn abrupta; b) e
c) variao hipottica inicial das concentraes de lacunas e eltrons
respectivamente; d) e e) variao final de equilbrio das concentraes de lacunas
e eltrons respectivamente; f) combinao das curvas d) e e), com indicao da
formao da regio de depleo. Os nmeros entre colchetes nas curvas b) e c)
representam valores de um exemplo tpico, sendo o eixo das ordenadas dada em
escala logartmica.

Jacobus W. Swart Materiais Eltricos Cap.10 p. - 5

 Dada a distribuio de cargas podemos determinar a variao do campo
eltrico, usando a lei de Gauss:

1
.dV = .d S (10.4)
V
S

Pela lei de Gauss devemos tomar um dado volume e integrar a carga nela
contida. Esta integral ser igual integral sobre a superfcie fechada do volume
adotado, do produto vetorial dos vetores campo eltrico e a normal superfcie.
No caso da nossa juno pn, temos um problema unidimensional, sem campo
eltrico nas demais direes. Considerando um volume cbico, com uma face
esquerda da regio de depleo e a face oposta dentro da regio de depleo,
resulta:

x
1
( x).dx

( x) = (10.5)

S

Na equao (10.5), o limite esquerdo da integral pode ser - ou qualquer outro

ponto esquerda da borda da regio de depleo, tendo em vista que nesta
regio tanto a densidade de carga bem como o campo eltrico zero. Como na
interface da juno temos uma inverso do sinal da densidade de carga, haver
uma inflexo na curva do campo eltrico neste ponto, como ilustra a Fig. 10.5c.
Como a equao de Poisson a equao diferencial correspondente lei de
Gauss, podemos tambm us-la para obter o campo eltrico. A equao de
Poisson dada por:

2V = (10.6)

ou ainda na forma:

. = (10.7)

ou seja, o divergente do campo eltrico proporcional densidade de carga

eltrica. Desta forma, obtm-se o campo eltrico pela integral da densidade de
carga, obedecendo-se s condies de contorno do problema.

Dado que o campo eltrico o gradiente do potencial eltrico, obtm-se o

potencial pela integrao do campo:

dV
( x ) = V ( x ) = (10.8)
dx

Jacobus W. Swart Materiais Eltricos Cap.10 p. - 6

 (no caso do nosso problema unidimensional)

x
V ( x ) = ( x' )dx ' (10.9)

(adotando-se V(-) = 0 como referncia).

Aplicando a operao da equao (10.9) sobre o campo eltrico da Fig. 10.5c,

obtm-se a variao do potencial eltrico como mostrado na Fig. 10.5d.
Observamos assim a existncia de um potencial interno (built-in potential, em
Ingls), ou tambm chamado de potencial de barreira. Mesmo sem tenso externa
aplicada, ou seja, em equilbrio, temos uma tenso interna na juno. Esta tenso
interna similar ao que existe no contato entre dois metais, como visto no item
6.3.9 do captulo 6. Um exerccio recomendado ao aluno tentar medir a tenso
interna da juno de um diodo. Efetuando esta medida, o aluno percebe que o
voltmetro mede 0V. Como explicar este resultado? Porque no conseguimos
medir esta tenso interna com um voltmetro? O fato o seguinte: para acessar as
regies p e n da juno devemos fazer contatos hmicos com estas regies. Em
seguida iremos acessar estes contatos hmicos com outros conectores metlicos.
Em cada uma destas junes, metal-semicondutor e metal-metal, teremos uma
teno interna. Agora, se curtocircuitarmos os terminais do diodo, a somatria de
todas as tenses internas na malha fechada ter que ser nula (2a lei de Kirchhoff).
Neste caso, a barreira interna da juno ser cancelada pelas tenses internas
das duas junes dos contatos metal-semicondutor. Estes contatos sero
estudados em detalhe no item 10.3. Ao abrir o circuito para inserir o voltmetro, a
compensao das tenses internas continuam valendo e assim no mediremos
uma diferena de tenso nos terminais do diodo.
No captulo 8 aprendemos que os diagramas de bandas de semicondutores
constituem uma rica representao para a anlise e entendimento dos mesmos.
Assim, tambm necessitamos do diagrama de bandas da juno pn para a sua
anlise e entendimento. Vejamos como construir o diagrama de banda da juno
pn como mostrado na Fig. 10.6. A primeira coisa a desenhar o nvel de Fermi,
como um nvel constante (apenas no caso de equilbrio). Porque este nvel
constante? Antes do contato das regies p e n da juno, portanto antes de
alcanar o equilbrio, realmente os nveis de Fermi nas regies p e n no so
iguais. A desigualdade destes nveis faz com que, ao se efetuar o contato, eltrons
da regio n migram para o lado p e lacunas da regio p migram para o lado n. Isto
porque os eltrons no lado n tinham inicialmente maior energia no lado n que no
lado p e analogamente para as lacunas, estas tinham inicialmente maior energia
no lado p que no lado n. Como a natureza procura o equilbrio com o sistema com
a mnima energia, temos este fluxo inicial de portadores, em concordncia com a
anlise e representao apresentada na Fig. 10.4. Em equilbrio, a probabilidade
de ocupao de todos os estados em certo nvel de energia, ao longo de todo a
material, deve ser a mesma. Caso contrrio haver migrao de portadores, at
que esta situao seja alcanada. Esta constitui uma lei bsica da natureza.
Situao anloga observada ao conectar-se, por meio de um cano, dois tanques

Jacobus W. Swart Materiais Eltricos Cap.10 p. - 7

de gua, inicialmente com nveis diferentes de gua. A situao de equilbrio
alcanada com os nveis de gua nos dois tanques se igualando. Uma vez
desenhado o nvel de Fermi constante, devemos desenhar o diagrama de bandas
da regio p e tambm da regio n, longe da juno, obedecendo as relaes de
Boltzmann (relaes (8.22) e (8.23), dado que n=ND no lado n e p=NA no lado p),
supondo o semicondutor no degenerado. Uma vez desenhado o diagrama nestas
duas regies, completa-se o diagrama com a unio gradual das bandas de
conduo e de valncia, na regio de transio, que corresponde regio de
depleo da juno.

Fig. 10.5 Eletrosttica da regio de depleo da juno pn.

Fig. 10.6 Diagrama de bandas de uma juno pn em equilbrio.

Vejamos agora algumas das utilidades do diagrama de bandas da juno.

Como j vimos no captulo 8 (item 8.7.1), o diagrama contm as informaes das
distribuies de densidade de cargas, do campo eltrico e do potencial eltrico. O

Jacobus W. Swart Materiais Eltricos Cap.10 p. - 8

potencial interno da juno, Vbi, pode ser lido diretamente do diagrama, tendo em
vista as seguintes relaes:

1
V = Ei (10.10)
q

1
Vbi = [ Ei () Ei ()] (10.11)
q

O campo eltrico dado pelo gradiente de uma das faixas de energia (relao
8.64):

1 dEi
( x) = (10.12)
q dx

Desta forma, observa-se que o campo eltrico nulo fora da regio de

depleo (bandas planas) e existe apenas dentro da regio de depleo, sendo
neste caso negativo, em concordncia com o campo na Fig. 10.5c. Como a
derivada das bandas passa por um mximo em x=0, o campo eltrico ser
mximo neste ponto.

Mostramos abaixo que a densidade de cargas dada pela derivada segunda de

uma das bandas do diagrama. Da relao (10.7) com uma dimenso temos:

d
= (10.13)
dx S

Substituindo o campo eltrico pela relao (10.12), obtm-se:

S d 2 Ei
= (10.14)
q dx 2

Como a derivada segunda de Ei negativa na regio de depleo do lado p (-

xp<x<0), a densidade de carga nesta regio ser negativa. Analogamente a
densidade de carga ser positiva na regio de depleo do lado n (0<x<xn), dado
que a derivada segunda de Ei positiva nesta regio. Este resultado est
novamente em concordncia com o resultado e anlise da Fig. 10.5b.

Clculo do potencial interno, Vbi:

Como descrito acima, podemos calcular a tenso interna da juno diretamente

pelas relaes de Boltzmann, supondo que o semicondutor no seja degenerado.
Nestas condies temos:

Jacobus W. Swart Materiais Eltricos Cap.10 p. - 9

 nn
E F Ei n
= kT ln (10.15)
ni

pp
E F Ei p
= kT ln (10.16)
ni

Subtraindo a relao (10.16) da relao (10.15), resulta:

nn pp
( E F Ei ) n ( E F Ei ) p = kT [ln + ln = Ei p
Ei n
= q.Vbi (10.17)
ni ni

kT nn . p p
Vbi = ln (10.18)
q ni2

kT N D . N A
Vbi = ln (10.19)
q ni2

Como exerccio acadmico iremos deduzir a mesma expresso da tenso interna

da juno, a partir da derivao do campo eltrico. O campo eltrico na juno
pode ser obtido da expresso da corrente de eltrons ou de lacunas.
Considerando a juno em equilbrio, tanto a corrente total de eltrons, como a
corrente total de lacunas, so nulas. A corrente total, por sua vz, tambm nula.
Igualando por exemplo a corrente total de eltrons a zero, obtemos:

dn
J n = q. n .n. + q.Dn =0 (10.20)
dx

Desta igualdade e considerando a relao de Einstein (8.81), obtm-se:

Dn 1 dn kT 1 dn
= = (10.21)
n n dx q n dx

Agora, a tenso sobre a juno pode ser obtida pela integrao do campo
eltrico sobre toda a regio (como o campo eltrico nulo fora da regio de
depleo, podemos estender a regio de integrao):

kT 1 dn kT n( ) dn
Vbi = .dx = dx = (10.22)
q n dx q n ( ) n

kT n ( ) kT n n
Vbi = ln( n) n ( ) = ln (10.23)
q q np

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 10

 Como nn = ND e np = ni2/NA, resulta:

kT N D . N A
Vbi = ln (10.24)
q ni2

Exemplo numrico: a) Considere uma juno pn em Si a 300 K, com NA = 1015

cm-3, ND = 1015 cm-3, calcule a tenso interna. Pela aplicao direta da relao
(10.24) temos:

1015.1015
Vbi = 0.026 ln = 0.6 V
10 20

b) Se um dos lados da juno tiver sua dopagem aumentada para 1017 cm-3,
qual seria sua tenso interna? Refazendo a conta, obtm-se Vbi = 0.72V. De
acordo com a frmula, bem como do diagrama de bandas da Fig. 10.6, quanto
maior forem as dopagens, maior ser a altura da barreira de potencial.
c) Considere agora, os nveis de dopagem como sendo os do limite de
degenerescncia do semicondutor e recalcule a altura da barreira de tenso
interna. No limite da degenerescncia, o nvel de Fermi est distante de 3kT do
topo da banda de valncia no lado p e distante 3kT do mnimo da banda de
conduo. O valor da banda proibida do Si a 300K vale aproximadamente 1.12 eV.
Isto pode ser convertido para nmero de kT, resultando EG = 43.08kT. Subtraindo
deste valor duas vezes 3kT, obtm-se:

q.Vbi = 43.08kT 6kT = 37 kT = 0.964eV : ou seja, obtm-se Vbi = 0.964 V.

Exerccio:
Considere o diagrama de bandas hipottico da Fig. 10.7a. Desenhe as
distribuies de cargas, de campo eltrico e de potencial eltrico. Calcule o valor
mximo do campo eltrico e do potencial interno da juno, assumindo kT/q =
26mV.Como a densidade de cargas dada por (10.14), ela pode ser representada
por duas funes delta, uma negativa em xp e outra positiva em xn. Fora destes 2
pontos a densidade de carga ser nula (Fig. 10.7b). O campo eltrico obtido por
(10.12). Ele ser nulo nas regies de bandas planas e constante na regio da
juno e dado por (Fig. 10.7c):

1 20kT


= = 5.2 x10 3 V / cm


4

q 10

J o valor da tenso interna obtida diretamente do diagrama de bandas, como

sendo 20kT/q = 0.52V (veja Fig. 10.7d).

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 11

Fig. 10.7 a) Diagrama de bandas de uma juno hipottica e as solues: b) da
distribuio de densidade de cargas, c) de campo eltrico e d) de potencial
eltrico.

Aproximao de Depleo:

At o momento obtivemos uma anlise qualitativa geral da eletrosttica da

juno, porm em termos quantitativos, conseguimos apenas uma soluo para a
tenso interna da juno. Faltam solues quantitativas para: as distribuies do
potencial eltrico, do campo eltrico, da densidade de cargas e os valores de xp e
xn, ou seja, as dimenses da regio de depleo. A soluo deste problema
bastante complexo, tendo em vista que a densidade de lacunas e eltrons varia
em x junto com a variao do potencial eltrico (veja relaes de Boltzmann). Isto

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 12

impede a obteno da soluo analtica da equao de Poisson. A equao de
Poisson pode ser resolvida com preciso usando mtodos de clculo numrico ou
ento, por meio de uma aproximao, obter-se uma soluo analtica. Ns
seguiremos aqui a segunda via, empregando a aproximao chamada de
aproximao de depleo. Os resultados obtidos com esta aproximao conferem
muito bem com medidas experimentais em muitos casos prticos, demonstrando
assim a validade do uso da aproximao. Esta aproximao assume as seguintes
hipteses:
a) A regio de depleo tem limites abruptos em xp e xn.
b) Em x < -xp vale pp(x) = NA e (x) = 0 (regio de corpo p)
c) Em xp<x<0, NA>>p(x) e n(x), resultando (x) = -q.NA (regio de depleo
lado p)
d) Em 0<x<xn, ND>>p(x) e n(x), resultando (x) = q.ND (regio de depleo lado
n)
e) Em xn<x, vale nn(x) = ND e (x) = 0 (regio de corpo n).
A Fig. 10.8b ilustra a aproximao descrita acima, pela linha pontilhada,
comparada com a soluo exata (linha cheia).
A partir das hipteses acima podemos escrever a equao de Poisson nas
diferentes regies:

d q.N A
= para xp<x<o (10.25)
dx S

d q.N D
= para o<x<xn (10.26)
dx S

d
= 0 para x<xp xn<x (10.27)
dx

Sendo a derivada do campo eltrico nula nas regies de corpo e considerando

que no foi aplicado tenso ou campo eltrico externo, resulta o campo eltrico
tambm nulo nestas regies.
A partir da equao (10.25) podemos determinar o campo eltrico por
integrao, lembrando que (-xp)=0:
( x ) x
q.N A q.N A
( x) = d = dx = ( x + x p ) para xp<x<0 (10.28)
o xp
S S

Analogamente, pela integrao da equao (10.26) e considerando (xn)=0,

obtemos:

q.N D
( x) = ( x n x) para 0<x<xn (10.29)
S

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 13

 Como a juno est dentro do mesmo material semicondutor, o campo eltrico
deve ser contnuo em x=0, como ilustra a Fig. 10.8c. Igualando as expresses
(10.28) e (10.29) neste ponto obtemos:

q.N A q.N D
.x p = .x n (10.30)
S S

Na.xp = ND.xn (10.31)

De acordo com a relao (10.31), o total de cargas negativas no lado p da

regio de depleo igual ao total de cargas positivas no lado n da regio de
depleo. Isto coerente com o fato de no criarmos cargas e que o dispositivo
como um todo mantm-se neutro. Desta forma, a rea do retngulo da esquerda
do grfico da Fig. 10.b deve ser igual rea do retngulo do lado direito do
mesmo grfico. Em outras palavras, quanto maior a dopagem de um dos lados da
juno, menor ser a largura da regio de depleo deste mesmo lado.

Uma vez que conhecemos o campo eltrico, podemos determinar o potencial

eltrico usando as relaes (10.8) e (10.9). Na regio de depleo do lado p temos
(relao 10.28):

dV q.N A
= ( x + x p ) para xp<x<0 (10.32)
dx S

Integrando a equao (10.32) e considerando a condio de contorno adotada

arbitrariamente de V(-xp)=0, obtemos:

V ( x) qN A x q.N A
V ( x) = dV = ( x + x p )dx = ( x + x p ) 2 para xp<x<0 (10.33)
0 S xp 2 S

Pela relao (10.33), o potencial eltrico na regio de depleo do lado p uma

funo parablica com curvatura positiva e centrada em xp, como ilustra a Fig.
10.8d.

De forma anloga, podemos obter a relao do potencial eltrico na regio de

depleo do lado n. Neste caso devemos tomar como condio de contorno do
potencial, V(xn) = Vbi. Desta forma obtemos:

Vbi qN D xn
Vbi V ( x) = dV = ( x n x )dx

(10.34)
V (x) S x

q.N D
V ( x) = ( x n x) 2 + Vbi para 0<x<xn (10.35)
2. S

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 14

 A relao (10.35) representa uma funo parablica com curvatura negativa e
centrada em xn, como mostra a Fig. 10.8b. A curva tambm mostra que as
parbolas (10.33) e (10.35) devem ser contnuas em x=0. Este fato ser usado em
seguida.

Fig. 10.8 Definio e resultados da aproximao de depleo em juno pn

(linhas pontilhadas).

Neste ponto temos as distribuies de densidade de carga, do campo eltrico e

do potencial eltrico ao longo da juno pn em equilbrio. Porm estas
distribuies, at o momento, esto descritas em funo das grandezas ainda
desconhecidas xp e xn. Podemos determinar os valores de xp e xn, pelas
imposies de continuidade do campo e do potencial eltrico em x=0. Desta forma
teremos:

a) pela relao (10.31):

x p .N A = x n .N D (10.36)

b) tomando V(0-)=V(0+)

q.N A 2 q.N D 2
xp = x n + Vbi (10.37)
2 S 2 S

Resolvendo xn e xp a partir do sistema de equaes (10.36) e (10.37), obtemos:

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 15

 2 S NA
xn = Vbi (10.38)
q N D (N A + N D )

2 S ND
xp = Vbi (10.39)
q N A (N A + N D )

2 S N + ND 2 S Vbi
W = xn + x p = Vbi A = (10.40)
q NAND q N D // N A

Exemplo numrico: Dado uma juno pn abrupta em Si a 300K, com NA =

10 cm-3, ND = 1015cm-3, sendo dado kT=26 meV, ni = 1010cm-3 e S = 1.045 pF/cm,
16

calcule Vbi, xn, xp e W. Usando as formulas: (10.24), (10.38), (10.39) e (10.40)

obtemos: Vbi = 0.66V, xn = 0.8846 m, xp = 0.0885 m e W = 0.9739 m. Observa-
se deste exemplo que, tendo o lado p uma dopagem com uma ordem de grandeza
maior que o lado n, a largura de depleo do lado n uma ordem de grandeza
maior que a do lado p e que a largura total da regio de depleo praticamente
igual da regio de depleo do lado n, menos dopada.

Exerccio:
Desenhe os diagramas de bandas (em unidades de kT), de densidade de
cargas, de campo eltrico e de potencial eltrico de uma juno p+n em equilbrio,
com ND = 2x1017cm-3 e NA = 5x1015cm-3. Considere kT=26 meV e ni = 1010cm-3.
Nota: o smbolo + como sobrescrito em p+ apenas significa que o lado p tem
dopagem muito maior que o lado n. Como resposta, a Fig. 10.9, mostra os 4
diagramas solicitados. Como valores numricos associados temos:

kT 10 33 kT
Vbi = ln 20 = 29.93 = 0.778 V
q 10 q
2.1017
E F Ei n = kT ln = 16.81kT
1010
5.1015
E F Ei p = kT ln = 13.12kT
1010
EG = 1.12eV = 43.08kT
x n = 0.0111m
x p = 0.4453m
q.N D
( 0) = ( x n ) = 3.4 x10 4 V / cm
S
q.N D 2
V ( 0) = x n = 0.0190V
2 S

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 16

 Fig. 10.9 Diagramas de a)
bandas de energia, b)
densidade de cargas, c) campo
eltrico, d) potencial eltrico de
uma dada juno n+p.

Eletrosttica da Juno com Aplicao de Polarizao:

O uso de junes em dispositivos semicondutores, faz com que elas

normalmente recebam uma polarizao do circuito da sua aplicao. Esta
polarizao pode ser direta (tenso no lado p maior que no lado n) ou reversa
(tenso no lado p menor que no lado n). Veremos agora como a polarizao da
juno altera a eletrosttica da juno. Na Fig. 10.10 mostrada a malha
completa de uma juno: a) em equilbrio (sem polarizao) e b) com polarizao
direta (Va>0). Consideremos inicialmente o caso sem polarizao ou em equilbrio.
Neste caso a corrente eltrica pela malha nula e consequentemente no
teremos quedas hmicas nas regies neutras do semicondutor. Nos contatos
hmicos do metal com o semicondutor p e n temos uma queda de tenso fixa, que
depende do metal utilizado (item 10.3), VP e VN respectivamente. Em equilbrio
temos ainda que a tenso, VJ, sobre a juno a prpria tenso interna da juno
Vbi. Pela soma das tenses na malha fechada resulta (tenso aplicada nula ou
Va=0):

VJ = VN 0 + VP = Vbi (10.41)

Vbi = V N + VP (10.42)

Com tenso aplicada e desprezando as quedas hmicas produzidas pela

corrente pelas regies neutras do semicondutor (vlido para baixos nveis de
corrente), a anlise de malha fechada resulta em:

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 17

V J = V N Va + V P = V N + V P V a (10.43)

Substituindo a relao (10.42) em (10.43), dado que os potenciais internos de

contato no so alterados pela passagem ou no de corrente, temos:

VJ = Vbi Va (10.44)

A relao (10.44) mostra que a tenso interna da juno reduzida do seu

valor original Vbi, pela aplicao de polarizao direta, Va>0. Com a polarizao
reversa, Va<0, a tenso interna da juno aumentada, ou seja, aumenta a altura
da barreira de potencial. Para determinarmos a distribuio de densidade de
cargas, de campo eltrico, de potencial eltrico e as dimenses da regio de
depleo, devemos proceder de forma totalmente similar ao realizado no caso da
juno em equilbrio, usando novamente a aproximao de depleo. Uma nica
diferena em relao ao caso de equilbrio encontrada, ou seja, h uma
alterao na condio de contorno na tenso interna da juno. Ao invs de usar
Vbi como condio de contorno para a soluo do potencial eltrico, devemos usar
VJ=Vbi-Va. Realizando estas operaes temos os resultados a seguir:

Na regio de depleo do lado n, 0<x<xn:

2 S NA
xn = (Vbi V a ) (10.45)
q N D (N A + N D )

q. N D
V ( x) = (Vbi Va ) ( x n x) 2 (10.46)
2. S

q.N D
( x) = ( x n x) (10.47)
S

b) Na regio de depleo do lado p, -xp<x<0:

2 S ND
xp = (Vbi Va ) (10.48)
q N A (N A + N D )

q.N A
V ( x) = (x + x p )2 (10.49)
2 S

q.N A
( x) = (x + x p ) (10.50)
S

A largura total da regio de depleo fica da seguinte forma:

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 18

 2 S N + ND 2 S (Vbi Va )
W = xn + x p = (Vbi Va ) A = (10.51)
q N AND q N D // N A

Destas expresses observa-se que:

a) Com aplicao de polarizao direta, temos uma reduo das dimenses da
regio de depleo, bem como uma reduo do campo eltrico e do
potencial eltrico na juno.
b) Com aplicao de polarizao reversa, temos um aumento das dimenses
da regio de depleo, bem como um aumento do campo eltrico e do
potencial eltrico na juno.

Fig. 10.10 Circuito completo de polarizao de um diodo, a) em equilbrio, Va=0,

b) com polarizao direta, Va>0]

Fig. 10.11 Efeito da polarizao sobre a eletrosttica da juno pn: a)

polarizao direta e b) polarizao reversa.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 19

 Os resultados discutidos acima esto ilustrados esquematicamente nas Fig.
10.11a, com polarizao direta, e Fig. 10.11b, com polarizao reversa. Nestas
figuras, os traos cheios representam as condies de equilbrio, como referncia.

Exemplos Numricos:

A) Como ilustrao quantitativa da variao da largura da regio de depleo

do lado n de um diodo pn, versus a dopagem ND nesta regio e parametrizado
com 3 condies de polarizao, veja os resultados da Fig. 10.12. Estes
resultados so aplicaes diretas da equao (10.45) para uma dopagem
constante NA na regio p.

Fig. 10.12 Largura de depleo do lado n da juno, versus nvel de dopagem

ND e parametrizado com a tenso de polarizao, Va = +0.4, 0.0, -3.0 V.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 20

 B) Consideremos uma juno pn com NA = 1016cm-3, ND = 1015cm-3, kT/q =
26mV, ni = 1010cm-3. Nestas condies resulta Vbi = 0.66V e W(0V) = 0.973m.
Calcule agora para que valores de tenso aplicada teremos W = 2.0 m e W = 0.6
m. O clculo de tenso Va requer resolver a equao (10.51) para os valores de
W desejados. Efetuando estas contas obtm-se Va = -2.12V para W = 2.0 m e Va
= +0.41 V para W = 0.6 m.

Exerccio:
Dada uma juno p+n, com NA = 1017cm-3, ND = 1015cm-3, calcule: a) Vbi, b) xn,
xp, W, (x=0), V(x=0), e VJ para os seguintes valores de Va: +0.4, 0, -1, -2, -3 e 4
V. Faa grficos de W x Va e W x (Vbi Va)0.5. Adotar kT=26 meV, S = 1.045
pF/cm, ni = 1010cm-3-.
Soluo:
a) Usamos a relao (10.24) para o clculo de Vbi, obtendo-se 0.718 V.
b) Por meio das relaes (10.42), (10.48), (10.51), (10.50), (10.49) e (10.44)
calculamos respectivamente os valores de xn, xp, W, (x=0), V(x=0), e VJ
para os diversos valores de Va. Os valores obtidos esto na tabela abaixo:

Tabela 10.1: Valores de xn, xp, W, (x=0), V(x=0), e VJ calculados para

diferentes valores de Va, para o diodo p+n dado.
Va xn xp W (x=0) V(x=0) VJ
[V] [m] [m] [m] [104 V/cm] [V] [V]
0.4 0.641 0.007 0.648 0.98 0.003 0.318
0 0.964 0.009 0.973 1.48 0.006 0.718
-1 1.491 0.015 1.506 2.28 0.016 1.718
-2 1.875 0.019 1.894 2.87 0.027 2.718
-3 2.193 0.022 2.215 3.36 0.036 3.718
-4 2.470 0.025 2.495 3.78 0.047 4.718
c) Os valores de W obtidos foram apresentados nos grficos da Fig. 10.14,
versus Va e versus (Vbi Va)0.5.

Dos resultados apresentados na tabela 10.1 e nos grficos da Fig. 10.13,

observamos que:
i) xn muito maior que xp
ii) W aproximadamente igual a xn.
iii) Todas as grandezas aumentam consideravelmente, em termos relativos,
com a tenso reversa aplicada.
iv) A maior parte da queda de tenso cai sobre a regio de depleo de
menor dopagem [(VJ V(x=0)) muito maior que V(x=0)]
v) A curva W x Va apresenta comportamento de uma curva tipo raiz
quadrada, enquanto que a curva W x (Vbi Va)0.5 apresenta-se na forma
de uma reta, como de se esperar pela relao (10.51).

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 21

 Fig. 10.13 a) Curva W x Va e b) curva W x (Vbi Va)0.5, correspondendo aos
dados da tabela 10.1.

Como fica o diagrama de bandas da juno pn com polarizao?

Devemos considerar dois aspectos relacionados, antes de responder a esta
questo:
a) a altura de barreira de energia nas bandas de conduo e de valncia deve ser
igual a q.VJ, onde VJ dado por (10.44). Ou seja, a barreira de energia para os
portadores reduzida com a polarizao direta e aumentada com a
polarizao reversa.
b) Com polarizao aplicada juno, o mesmo no mais se encontra em
equilbrio e assim, no mais podemos desenhar o nvel de Fermi constante.
Mais que isto, vimos no captulo 8, item 8.9, que fora de equilbrio o nvel de
Fermi deixa de existir e que, ao invs, podemos usar os nveis de Quase-
Fermi. Com a introduo de uma fonte externa no circuito, temos que os
eltrons no terminal positivo da fonte tm energia potencial q.VA menor que os
eltrons no seu terminal negativo. Esta energia diretamente transferida ao
longo dos seus conectores e contatos hmicos, propagando-se at a
proximidade da juno, onde, como j vimos, desenvolve-se toda a diferena de
tenso aplicada.

Baseada nas consideraes preliminares acima, podemos desenhar os

diagramas de bandas para a juno pn com polarizao direta e reversa, como
apresentados na Fig. 10.14. Note que os nveis de Quase-Fermi foram
considerados constantes e separados por q.Va dentro das regies de depleo.
Os nveis de Quase-Fermi voltam a se juntar dentro das regies neutras p e n e
longe das bordas das regies de depleo. Embora no exista uma prova cabal
para tal procedimento, existem argumentos convincentes que a justifiquem. Um

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 22

destes argumento, o fato da tenso aplicada cair toda sobre a regio de
depleo. A reaproximao dos nveis de Quase-Fermi nas regies neutras e a
partir da borda de depleo ser justificada no prximo item, 10.1.2.

Fig. 10.14 Diagramas de bandas de juno pn com a) polarizao direta e b)

com polarizao reversa.

Consideraes Finais:
Adotamos no desenvolvimento acima uma juno ideal, com dopagem do tipo
degrau abrupto de p para n. Na prtica, este tipo de perfil de dopagem nem
sempre ocorre, podendo sim ocorrer uma variao gradual de dopagem.
Dependendo do grau de inclinao desta variao da dopagem, a aproximao de
perfil tipo degrau, como adotado, pode ser muito boa. Em outros casos no entanto,
as equaes de distribuio de densidade de cargas, campo eltrico e potencial
eltrico, alm das larguras das regies de depleo devem ser revistas. Como
exemplo no caso de perfil linearmente gradual, obtm-se relaes de larguras de
regies de depleo como funo de raiz cbica de (Vbi-Va) ao invs de raiz
quadrada, como obtido acima. No iremos repetir o procedimento tedioso de
desenvolvimento destas equaes, tendo em vista que no acrescenta nenhum
novo conceito ao que j aprendemos. Alm disto, na maioria dos casos de
clculos manuais, adota-se a aproximao de juno abrupta. No caso de perfis
genricos ou quando desejarmos maior preciso, podemos usar programas de
computador, que utilizem mtodos numricos, baseados nos mesmos conceitos
que aqui apresentamos.
Com base na aproximao de depleo foi possvel desenvolver relaes
analticas relacionadas eletrosttica de junes pn, determinando a largura das
regies de depleo, a distribuio da densidade de cargas, do campo eltrico e
do potencial eltrico. Vimos ainda que a regio de depleo se estende
predominantemente no lado da juno com menor nvel de dopagem e que a
mesma aumenta com a aplicao de tenso reversa. Tambm a intensidade do
campo eltrico aumenta com a tenso reversa aplicada, sendo que seu valor
mximo sempre se localiza no ponto x=0, ou seja, bem na interface de transio
da juno. A tenso interna na juno bem como a altura da barreira de energia
no diagrama de bandas aumenta linearmente com a tenso reversa aplicada. Com

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 23

tenso direta aplicada, todos os efeitos so inversos ao dos descritos para a
tenso reversa. Note que o valor da tenso direta nunca deve exceder da tenso
interna da juno, Vbi. Quando a tenso aplicada aproximar do valor de Vbi, vrios
efeitos de segunda ordem de diodo comeam a aparecer, modificando
consideravelmente suas caractersticas.

Exerccio:
Aplique os conceitos, aprendidos na anlise da juno pn, sobre uma juno
isotipo pp+, em equilbrio e com perfil de dopagem como apresentado na Fig.
10.15a. a) Desenhe o diagrama de bandas correspondente, b) Derive uma
expresso para Vbi da juno isotipo, c) esquematize diagramas aproximados
para as distribuies de densidade de cargas, campo eltrico e potencial eltrico;
d) explique a origem dos dois tipos de cargas. (Nota: este exerccio constitui uma
boa oportunidade para verificar se o aluno aprendeu os conceitos apresentados no
estudo da juno pn, sendo assim capaz de aplic-los em situaes diferentes.)
Soluo:
a) No diagrama de bandas de energia basta seguir as expresses de
concentrao de lacunas de Boltzmann, assumindo p = NA longe da interface
da juno. Veja Fig. 10.15b.
b) Com base nas relaes de Boltzmann e pela observao do diagrama de
banda obtm-se:

kT N A 2 kT N A1 kT N A2
Vbi = ln ln = ln
q ni q ni q N A1

Supondo uma razo entre NA2 e NA1 igual a 100, obtm-se Vbi=0.12V
c) Desenhos esquemticos das distribuies de densidades de carga, de campo
eltrico e de potencial eltrico esto apresentados nas Fig. 10.15 c,d,e.
d) Como origem das cargas positivas e negativas temos o seguinte: a existncia
do gradiente de concentrao de lacunas em torno da juno d origem ao
fluxo de lacunas por mecanismo de difuso, removendo lacunas da regio
mais dopada. Isto por sua vez, aumenta a concentrao de lacunas e portanto
de cargas positivas na regio com menor dopagem. A remoo das lacunas da
regio mais dopada explica o aparecimento da carga negativa nesta rea.
Estas cargas, positivas e negativas, por sua vez, do origem ao campo eltrico
na juno, que em equilbrio, mantm a corrente de deriva das lacunas em
oposio ao seu fluxo por difuso.
Fig. 10.15 a) Perfil de dopagem
de uma juno isotipo pp+, b)
diagrama de bandas, c) distri-
buio de cargas, d) campo
eltrico, e) potencial eltrico
correspondentes juno.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 24

 10.1.2 Caracterstica I V de Juno pn

No estudo do comportamento da juno sob ao de uma fonte de tenso ou

de corrente externa, requer-se acrescentar estrutura do dispositivo os terminais
externos e os contatos hmicos metal-Si, em cada lado da juno, como ilustra a
Fig. 10.16a. O smbolo do diodo formado pela estrutura apresentado na Fig.
10.16b. Demonstraremos que o comportamento I V do diodo dado pela
expresso 10.52 e ilustrado graficamente pela curva da Fig. 10.16c. Este
comportamento chamado do tipo retificador, ou seja, o dispositivo conduz
corrente se polarizado diretamente (tenso no lado p maior que a tenso no lado
n) e no conduz corrente (praticamente) se polarizado de modo inverso ou reverso
(tenso no lado p menor que a tenso no lado n).


qVa
I = I0. e 1


kT

(10.52)

onde:


Dp Dn
I 0 = q.A.ni2 . +

 

(10.53)
L p .N D Ln . N A


Dp (Dn) = coeficiente de difuso de lacunas (eltrons).

Lp (Ln) = comprimento de difuso de lacunas (eltrons).

Fig. 10.16 a) Esquemtico da estrutura de um diodo de juno pn; b) smbolo

de diodo e c) curva caracterstica I V de diodo tipo retificador.
10.1.2.1 Anlise Qualitativa

a) Em equilbrio, ou seja, sem tenso eltrica aplicada, Va = 0:

A Fig. 10.17 mostra o diagrama de bandas da juno pn em equilbrio (nvel
de Fermi constante). Os tringulos de bolinhas representam a concentrao de
eltrons (bolinhas cheias) e de lacunas (bolinhas vazias) e sua distribuio
aproximada em energia. Observa-se a alta concentrao de eltrons (majoritrios)
no lado n e a baixa concentrao de eltrons (minoritrios) no lado p. Observao

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 25

complementar pode ser feita para as lacunas. Como j expomos no item 10.1.1, o
gradiente na concentrao de eltrons e de lacunas d origem a suas respectivas
correntes de difuso. Por outro lado, dentro da regio de depleo da juno
temos um campo eltrico indo do lado p (cargas negativas dos ons aceitadores)
para o lado n (cargas positivas dos ons doadores). Este campo eltrico d origem
s componentes de corrente de deriva dentro da regio de depleo, puxando
eltrons do lado p para o lado n (sentido contrrio sua corrente de difuso) e
lacunas do lado n para o lado p (tambm no sentido contrrio sua corrente de
difuso).

Fig. 10.17 Diagrama de energia de uma juno pn em equilbrio trmico, com

representao esquemtica do nmero e distribuio em energia dos portadores
majoritrios e minoritrios em cada regio.

Nesta situao de equilbrio, a corrente total pela juno deve ser nula. Alm
disto, as componentes de corrente total de lacunas e de corrente total de eltrons
tambm devem ser nulas (caso contrario teramos acmulo de cargas nas
extremidades do dispositivo, significando uma situao no estacionria). Assim,
deveremos ter em cada ponto x:

J P = J P , der + J P ,dif = 0 (10.54)

J N = J N , der + J N , dif = 0 (10.55)

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 26

 onde:

dp
J P = q. p . p. q.D p . (10.56)
dx

dp
J P = q. p . p. q.D p . (10.57)
dx

Em equilbrio, eltrons tendem a difundir-se no sentido contrrio ao da barreira

de energia da juno, enquanto que o campo eltrico repele os mesmos eltrons
em sentido contrrio, tanto os eltrons que vieram por difuso, bem como os
eltrons minoritrios presentes na borda da regio de depleo no lado p. A
componente de deriva dos eltrons minoritrios puxados do lado p ser
compensado pela frao do fluxo de eltrons em sentido contrrio por difuso e
com energia suficiente para vencer a barreira de potencial, resultando numa
corrente total de eltrons nula. Anlise similar pode ser feita para as lacunas.
Conclumos que em equilbrio, temos componentes de corrente de difuso e de
deriva no nulas, sendo que a soma das duas componentes nula, em qualquer
ponto, tanto para eltrons como para lacunas.

Fig. 10.18 Concentrao de portadores ao longo de uma juno pn, em

equilbrio trmico (_._._._) e com polarizao direta (......). A variao da largura
de depleo com a polarizao no considerada.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 27

 Analisando a estrutura da juno, nota-se que o gradiente de concentrao
dos portadores enorme, com variao que pode ser da ordem de uma dezena
de ordens de grandezas. Como exemplo, temos as curvas de concentrao de
portadores ao longo de uma juno com dopagens NA = 1016 cm-3 (lado p) e ND =
1015 cm-3 (lado n) apresentados na Fig. 10.18. Vimos no item anterior que a largura
da regio de depleo da ordem de grandeza de 1 m, resultando portanto num
gradiente enorme da concentrao dos portadores e numa corrente de difuso
nada desprezvel. Podemos assim afirmar que as componentes de corrente na
juno, mesmo em equilbrio trmico, so considerveis, enquanto a corrente total
de cada tipo de portador nulo.

b) Com polarizao direta, Va > 0:

Como visto no item 10.1.1, a altura da barreira de potencial, ou do potencial da
juno fica reduzida a Vj = Vbi - Va, como ilustrado pelos diagramas de banda da
Fig. 10.19a (em equilbrio e com polarizao direta). Adicionalmente temos uma
reduo da largura de depleo, bem como do campo eltrico. A reduo do
campo eltrico reduz as componentes de corrente de deriva (de lacunas e de
eltrons), enquanto que a reduo da altura da barreira permite que mais
portadores passem por cima da mesma, tendo como fora propulsora o
mecanismo de difuso. Como a distribuio de portadores em energia tem uma
dependncia exponencial com a energia, podemos esperar que o nmero de
portadores que conseguem vencer a barreira deve ter tambm uma dependncia
exponencial com a reduo da altura da barreira, ou seja com Va (Fig. 10.19a).
Com a polarizao direta temos que os componentes de difuso dos portadores
superam os componentes de deriva dos mesmos. Esta situao ilustrada
esquematicamente na Fig. 10.19b.

O aumento dos componentes de corrente de difuso dos portadores (lacunas

do lado p para o lado n e de eltrons do lado n para o lado p) faz com que haja um
aumento na concentrao de lacunas (minoritrios) na borda da regio de
depleo no lado n e de eltrons (minoritrios) na borda da regio de depleo no
lado p, como mostrado na Fig. 10.18. Comumente chama-se este processo de
injeo de portadores majoritrios, que atravessam a barreira de potencial da
juno. Nestas regies, fora da regio de depleo, prximo s suas bordas,
teremos continuidade de corrente pela combinao dos mecanismos de difuso e
de recombinao de portadores (o campo eltrico assumido nulo fora da regio
de depleo, portanto a componente de corrente de deriva ser nulo).

A funo exponencial da distribuio de portadores na sua respectiva banda

de energia, explica o aumento exponencial da corrente injetada atravs da juno,
resultando numa relao exponencial da corrente com Va, dada em (10.52) e
ilustrado na curva I V da Fig. 10.16c, para Va > 0.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 28

 Fig. 10.19 a) Diagramas de bandas de juno pn em equilbrio trmica (_____)
e com polarizao direta (- - - -), b) ilustrao dos componentes de corrente pela
juno com polarizao direta.

Vimos acima que, com a polarizao direta da juno estaremos injetando

portadores majoritrios sobre a barreira e que aumentaro a concentrao dos
minoritrios nas bordas da regio de depleo, como ilustrado na Fig. 10.18.
Agora devemos nos perguntar como se d o fluxo de corrente fora da regio de
depleo, at fechar o circuito. A Fig. 10.20 ilustra os fluxos envolvidos: dentro da
regio de depleo predomina o fluxo de difuso; fora e prximo da borda de
depleo teremos os mecanismos de recombinao (concentrao de minoritrios
acima do seu valor de equilbrio, devido ao portadores injetados) e de difuso;
devido a esta recombinao de portadores temos consumo dos minoritrios, bem
como de correspondente nmero de majoritrios da mesma regio; estes
majoritrios consumidos sero automaticamente repostos por um correspondente
fluxo dos mesmos, proveniente do contato externo, dando continuidade corrente

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 29

no semicondutor at os contatos externos. Nos contatos externos, no entanto,
devemos ter uma converso de portador majoritrio para eltrons no metal. No
contato com o semicondutor tipo n isto no ser necessrio, pois a corrente nesta
regio j de eltrons. Portanto apenas no contato metal com o semicondutor tipo
p devemos ter esta converso. Esta converso se d pela alta taxa de
recombinao de eltrons (vindos do metal) com as lacunas, portadores
majoritrios do semicondutor, na interface do contato. O contato metal-
semicondutor ser estudado em detalhe no item 10.3.
c) Com polarizao reversa, Va < 0:
Com polarizao reversa temos um aumento da altura da barreira de
potencial, pela mesma frmula acima, Vj = Vbi - Va, onde agora Va negativo,
como ilustrado em Fig. 10.21a. Este aumento da altura da barreira tem como
conseqncia: reduo (exponencial) do nmero de portadores, do fluxo de
difuso, que conseguem vencer a barreira de potencial, um aumento da largura de
depleo e conseqentemente do campo eltrico na juno. O aumento da altura
da barreira e do aumento do campo eltrico fazem com que os fluxos de difuso
de portadores sejam praticamente zeradas dentro da regio de depleo, antes de
alcanarem a sua borda oposta, ou o topo da barreira. Sobram no entanto as
componentes de deriva associadas aos portadores minoritrios nas bordas da
regio de depleo no lado p e no lado n. Estes portadores minoritrios, em
pequena quantidade por definio, so puxados pelo campo eltrico interno da
juno para o lado oposto da mesma. Estas componentes de deriva sero no
entanto constantes com a variao do valor da tenso reversa, tendo em vista que
elas sero limitadas pelo reduzido nmero de portadores disponveis na borda da
juno. Como analogia pode-se considerar uma cachoeira, onde o fluxo de gua
ser independente da altura da queda de gua e sim dependente do suprimento
de gua no incio da queda. Como conseqncia, com polarizao reversa obtm-
se uma corrente reversa pequena, dado por componentes de corrente de deriva
dos minoritrios, e constante com a polarizao, como indicado na pela
representao esquemtica na Fig. 10.21b. Esta discusso explica a curva I V
da Fig. 10.16c na regio de polarizao reversa, onde a corrente pequena,
negativa e constante.

Fig. 10.20 Representao dos diversos fluxos de portadores no circuito

completo de um diodo pn, com polarizao direta.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 30

 Fig. 10.21 a) Diagramas de bandas de juno pn em equilbrio trmica (_____)
e com polarizao reversa (- . - . - . -), b) ilustrao dos componentes de corrente
pela juno com polarizao reversa.

A deriva dos portadores minoritrios, a partir da borda de depleo, pelo

campo eltrico alto na regio de depleo, faz com que a concentrao dos
portadores de minoritrios nestas bordas seja reduzida a valores abaixo dos seus
valores de equilbrio, como ilustra a Fig. 10.22. Esta reduo na concentrao dos
minoritrios d origem aos processos de gerao de portadores e sua difuso
dentro da regio neutra (fora da regio de depleo) em direo borda de
depleo, alimentando assim a continuidade da corrente de deriva dentro da

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 31

regio de depleo. Os processos de difuso e gerao trmica nas regies
prximas s regies de depleo (dentro da distncia de alguns comprimentos de
difuso de minoritrios), so por sua vez, automaticamente alimentados pelo fluxo
de portadores majoritrios (em abundncia) vindos dos contatos externos, como
ilustrado na Fig. 10.23. Novamente, deveremos ter a converso de lacunas em
eltrons no contato metal com o semicondutor tipo p, como j explicado no caso
de polarizao direta.

Fig. 10.22 Concentrao de portadores ao longo de uma juno pn, em

equilbrio trmico (_____) e com polarizao reversa (_._._._). A variao da
largura de depleo com a polarizao no foi considerada.

Fig. 10.23 Representao dos diversos fluxos de portadores no circuito

completo de um diodo pn, com polarizao reversa.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 32

 10.1.2.2 Anlise Quantitativa: desenvolvimento da relao I V

Para a derivao da relao I V (10.52) devemos utilizar os conceitos e

mecanismos fsicos dos semicondutores desenvolvidos no captulo 8. Alm da
estrutura e fsica da juno vista no presente captulo, devemos fazer uso e
resolver as equaes de continuidade, de Poisson e por fim de densidade de
corrente, nas 3 regies do diodo: de corpo p, de depleo e de corpo n.

O desenvolvimento da relao I V, seguindo o procedimento citado acima

no simples de forma geral, mas pode ser consideravelmente simplificado se
adotarmos as seguintes condies e aproximaes:
No h fontes externas de gerao de portadores, tais como luz, etc. Esta
condio vlida em muitos casos prticos (diodo encapsulado e sem outras
fontes de radiao ou esforos).
Valem as aproximaes de juno abrupta e de depleo. Estas 2
aproximaes tem se mostrado bem realistas em muitos casos.
Procuramos a soluo de corrente DC, portanto de estado estacionrio.
No ocorre gerao e recombinao de portadores dentro da regio de
depleo. Esta aproximao bem razovel em algumas condies (dependo
da qualidade do material e da tenso de polarizao). Os casos em que a
aproximao deixa de ser boa, obtm-se caracterstica I V experimental com
um certo desvio em relao expresso matemtica 10.52. Um argumento
usado para justificar esta aproximao que a espessura da camada de
depleo muito menor que o comprimento de difuso de minoritrios, assim a
corrente gerada ou recombinada na regio de depleo dever ser muito
menor que a corrente gerada ou recombinada nas regies neutras e prximas,
onde a concentrao de portadores est abaixo (polarizao reversa) ou acima
do valor de equilbrio (polarizao direta).
mantida a condio de baixa injeo de portadores nas regies neutras p e
n. Esta condio vlida enquanto a tenso de polarizao direta no exceder
um valor limite. Portanto a relao 10.52 ter validade at um certo valor de
tenso de polarizao.
O campo eltrico nulo, nas regies de corpo, para efeitos de portadores
minoritrios. O campo eltrico nesta regio sempre ser muito pequeno, mas
suficiente para dar continuidade da corrente dos majoritrios que fecham a
malha do circuito completo. Assim, para todos os efeitos prticos, a corrente de
deriva de portadores minoritrios nesta regio pode ser considerada nula, dado
este campo eltrico muito pequeno (caso no fosse assim, a corrente de deriva
dos majoritrios seria enorme na mesma regio, aproximadamente 10 ordens
de grandeza superior ao dos minoritrios).
As regies de corpo tm dopagem uniforme. Esta aproximao boa e prtica
enquanto que no houver uma variao grande de dopagem nestas regies.

Assumindo as aproximaes acima, podemos desenvolver o modelo da

relao I V atravs do seguinte plano de derivao:

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 33

 Resolver a equao de difuso de difuso de portadores minoritrios na regio
neutra tipo n prxima regio de depleo, para obter a relao do excesso de
lacunas versus distncia, pn(x), tendo como origem espacial a borda da
regio de depleo do lado n, como definido na Fig. 10.24 (x=xn e x=0).
Lembramos que para resolver a equao diferencial de difuso de minoritrios,
necessitamos de duas condies de contorno para pn(x).
A partir da funo pn(x) podemos agora calcular a funo densidade de
corrente de lacunas, Jp(x), na regio neutra, restrita por hiptese a sua
componente de difuso.
Como a densidade total de corrente deve ser constante ao longo da estrutura
(condio de estado estacionrio), podemos espressar: Jn(x) = J Jp(x).
Analogamente, resolve-se a equao de difuso de difuso de portadores
minoritrios na regio neutra tipo p prxima regio de depleo, para obter a
relao do excesso de eltrons versus distncia, np(x), tendo como origem
espacial a borda da regio de depleo do lado p (Fig. 10.24, x=-xp e x=0).
Lembramos que para resolver a equao diferencial de difuso de minoritrios,
necessitamos de duas condies de contorno para np(x).
Novamente, podemos calcular Jn(x) pela componente de difuso dos eltrons,
calculado a partir de np(x).
Obtido Jn(x) calculamos Jp(x) a partir de J Jn(x).
Pelo plano, at este ponto, obtivemos Jp(x) e Jn(x) no lado n da juno e Jp(x)
e Jn(x) no lado p da juno. Mas falta determinar Jp e Jn dentro da regio de
depleo. Iremos assumir que estas duas componentes no variem ao longo
da regio de depleo. Isto pode ser feito tendo em vista a nossa hiptese que
desprezvel (nula) a gerao e recombinao de portadores nesta regio, ou
seja, o que entra deve sair da regio. Nestas condies podemos assumir:
Jp(x=0) = Jp(x=0) e Jn(x=0)=Jn(x=0), como indicado na Fig. 10.25.
Agora a densidade de corrente total, J, pode ser obtida pela soma das
componentes de densidades de corrente em qualquer ponto entre xp e xn
(pois elas so constantes nesta regio). Por convenincia, escolhemos as
seguintes duas componentes: Jn(-xp) e Jp(xn), tendo em vista que sabemos
calcular estas (como explicado acima). Assim obtemos J = Jn(-xp) + Jp(xn).

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 34

Fig. 10.24 Definies de eixos de absissas e origens para as regies neutras p e
n.

Fig. 10.25 Componentes de corrente nas bordas da regio de depleo.

Baseado nas consideraes acima, vamos agora efetuar a derivao do

modelo:

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 35

i) Determinamos inicialmente as condies de contorno das equaes
diferencias de difuso de minoritrios nas regies neutras fora da regio de
depleo.
Nas bordas da regio de depleo, em xp e xn, temos as seguintes condies
de contorno:

qVa
n p ( x p ) = n p 0 .e kT (10.58)

qV a
p n ( x n ) = p n 0 .e kT (10.59)

Esta condio de contorno proposto na literatura baseado em 3 argumentos

distintos:
Como a lei da juno. Uma lei uma proposta suportada apenas por
corresponder aos resultados ou a observao experimental. Como o modelo
desenvolvido baseado nas condies de contorno acima tem boa concordncia
com a caracterstica experimental da juno, podemos assum-las como uma
lei.
Assume-se por hiptese a condio de baixa injeo em todo o material e que
o campo eltrico dentro da regio de depleo com polarizao direta no
difere muito da condio de equilbrio, sem polarizao. Isto razovel para
polarizao direta com valor no muito grande (Va < Vbi), como pode ser visto
nas frmulas de eletrosttica da juno no item 10.1.1 (veja clculo de xn, xp e
campo eltrico). Baseado nestas duas hipteses pode determinar as condies
de contorno das equaes 10.58 e 10.59, como apresentamos no apndice
deste captulo.
Assume-se a condio de quase-equilbrio na regio de depleo, ou seja, que
o produto pn seja constante porm maior que ni2 (polarizao direta). Desta
forma temos nveis de quase-Fermi constantes dentro da regio de depleo
(FN FP = q.Va). A partir destas consideraes iniciais tambm podemos
desenvolver as equaes 10.58 e 10.59, como tambm apresentamos no
apndice no fim do captulo.

Na verdade, no h muita distino entre assumir as relaes 10.58 e 10.59

como uma lei, ou desenvolve-las a partir da validade de certas hipteses.
Qualquer que seja o caminho preferido pelo leitor, chega-se a um modelo de
relao I V do diodo que coincide com a observao experimental. Assim,
podemos tanto aceitar a lei como as hipteses impostas para deduzir as
condies de contorno.

Faltam mais duas condies de contorno que referem-se aos outros 2 pontos
extremos das regies neutras p e n da juno. Como em pontos localizados bem
distantes da regio de depleo estamos em pontos distantes da fonte de
perturbao na concentrao dos minoritrios (injetados atravs da juno), o
semicondutor j teve condies para voltar ao equilbrio, pela combinao dos
mecanismos de difuso e recombinao do excesso de minoritrios. Assim

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 36

podemos adotar as seguintes condies de contorno nos pontos infinitamente
distantes da borda de depleo:

n p ( x" = ) = 0 (10.60)

p n ( x' = ) = 0 (10.61)

E no caso de no termos um semicondutor infinito (regio no suficientemente

longo para que o semicondutor volte ao equilbrio), como ficam estas condies de
contorno? Neste caso, depende de temos ou no um contato hmico na
extremidade do mesmo, que na verdade normalmente temos. Um contato hmico
tem como caracterstica uma alta velocidade de recombinao de portadores na
sua interface, de forma que isto tambm impe as mesmas condies de contorno
10.60 e 10.61. No caso de termos uma regio neutra curta e sem contato hmico,
a condio de contorno no poder ser definida a priori e o problema torna-se
mais complexo.

ii) O segundo passo da nossa derivao refere-se resoluo da equao de

difuso de minoritrios nas duas regies neutras p e n.
A equao de difuso de minoritrios, dado pela relao 8.110 e 8.111, devem
ser resolvidas agora com as seguintes simplificaes j apresentadas: condio
estacionria (corrente DC) e sem outras fontes de gerao de portadores, ou seja,
GL=0 (dispositivo no escuro). Nestas condies, as equaes de difuso de
minoritrios nas regies neutras p e n, so respectivamente:

d 2 n p ( x" ) n p ( x" )
Dn =0 (10.62)
dx"2 n

d 2 p n ( x' ) p n ( x ' )
Dp =0 (10.62)
dx ' 2 p

Estas equaes devem ser resolvidas como apresentado no captulo 8,

baseado nas condies de contorno dadas acima. Como solues temos
respectivamente:

x"


qVa
n p ( x" ) = n p 0 + n p 0 e 1 .e


kT Lp

(10.63)

x'


qVa
p n ( x' ) = p n 0 + p n 0 e 1 .e


kT Lp

(10.64)

A Fig. 10.26 ilustra graficamente as equaes 10.63 e 10.64, tanto para a

condio de polarizao direta como reversa (similar Fig.10.18). Observa-se que

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 37

o excesso de portadores mximo prximo da borda de depleo e tende a zeros
para ponto bem distante da borda, de acordo com nossas condies de contorno.

Fig. 10.26 Concentrao de portadores minoritrios nas regies neutras da

estrutura, para polarizao direta (_._._._) e polarizao reversa (.......),direta (no
caso NA>ND).

iii) Tendo as funes das concentraes do portadores minorittios nas duas

regies neutras, podemos determinar a corrente de difuso destes
portadores. Lembramos novamente que a corrente de deriva destes
portadores pode ser desprezada, tendo em vista que o campo eltrico
nestas regies desprezivel. Na verdade estamos interessados apenas na
corrente de difuso no pontos xp (x=0) e xn (x=0).

As correntes de difuso de minoritrios nas duas regies neutras, calculados

com uso das relaes 10.63 e 10.64, so dadas respectivamente por:

d (n p ) x"


q.Dn qVa
J ( x" ) = qDn = .n p 0 e kT 1 .e Ln


(10.65)
dx" Ln

x'


d ( p n ) q.D p qVa
J ( x ' ) = qD p = . p n0 e kT 1 .e p



L

(10.66)
dx ' Lp

Na Fig. 10.27 apresentamos os grficos das equaes 10.65 e 10.66, com

converso para a abscissa comum x (isto implica em inverter o sinal da expresso
10.65). Novamente, as correntes de difuso dos minoritrios so mximas prximo
s bordas da regio de depleo, caindo assintoticamente a 0 com a distncia.
Esta reduo gradual das componentes de corrente de difuso compensada
pelo aumento correspondente da corrente de deriva dos majoritrios (mesmo com
campo eltrico desprezvel para efeito de minoritrios, podemos ter uma corrente
de deriva para os majoritrios, devido sua alta concentrao), resultando assim

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 38

em corrente total constante em qualquer ponto x. Observe ainda que as correntes
de eltrons e de lacunas mantm-se constante dentro da regio de depleo, por
hiptese (gerao e recombinao de portadores desprezvel dentro da regio de
depleo).

Fig. 10.27 Componentes de corrente de eltrons e de lacunas ao longo da

estrutura de juno pn com polarizao direta (no caso NA>ND).

iv) Neste ponto podemos determinar as componentes de densidade de

corrente de difuso nos pontos xp e xn. Tendo estas componentes
obtemos a densidade de corrente total pela juno, pela simples soma de
ambas.
Lembramos que este procedimento s possvel dada a hiptese de
densidades de correntes constantes ao longo da regio de depleo (suposto
desprezvel a gerao e recombinao de portadores dentro da regio de
depleo). Somente, baseado nesta condio que podemos determinar a
corrente total pela soma das componentes de corrente em pontos distintos.
Determinamos as componentes de corrente de difuso em xp e em xn como
segue:

d (n p )


qDn qVa
J n ( x p ) = q.Dn = n p 0 e kT 1


(10.67)
dx" x "= 0
Ln

d ( pn ) qD p qVa
J p ( x n ) = q.D p = 1

 

kT
p n0 e 

(10.68)
dx' x '= 0 Lp

Pela soma das expresses 10.67 e 10.68, obtemos a densidade de corrente

total pela juno:

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 39

 

Dp


D qVa
J = q n n p0 + 1


kT

p n0 
e

(10.69)
Ln Lp


Multiplicando a densidade de corrente total pela rea da juno obtemos a

corrente total, equao esta que o modelo que procuramos desenvolver:


qVa
I = I0 e 1
 

kT

(10.70)

onde:


D Dp
I 0 = q. A n n p 0 +
 


pn0 

(10.71)
Ln Lp


ou ainda, usando as relaes 8.27 e 8.28:



Dn Dp
I 0 = q. A.n 2
+
 

i  

(10.72)
Ln N A L p N D


v) Simplificaes e interpretaes do modelo:

Pela equao 10.70 do modelo, podemos traar a curva I V caracterstica de
uma juno, como mostrado na Fig. 10.16c. Esta curva mostra o comportamento
retificador, permitindo uma passagem de corrente com a polarizao direta, com
uma dependncia exponencial nesta regio. Com a polarizao reversa a corrente
praticamente bloqueada, permitindo a passagem de uma corrente reversa muito
pequena.
O termo entre parnteses da equao 10.70 pode ser simplificado caso a
tenso de polarizao for maior que algumas vezes a tenso trmica (kT/q), ou
Va>0.1V. Neste caso o termo 1 pode ser desprezado e a expresso fica:

qVa
I = I0e kT (10.73)

Aplicando a funo logartmica neperiana equao acima temos:

q
ln( I ) = ln( I 0 ) + Va (10.74)
kT

A equao 10.74 mostrada graficamente, em escala semi-log, na Fig. 10.28,

para polarizao direta. Observa-se uma curva linear, cuja inclinao dada por
q/(kT) e cuja extrapolao (para Va<0.1V) intercepta a coordenada em ln(I0). A
construo de tal grfico experimental permite determinar o valor de I0 de diodos
fabricados.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 40

 Fig. 10.28 Grfico da corrente versus tenso direta de uma juno pn, em
escala a) linear e b) semilogartmica.

Uma outra maneira de determinar experimentalmente o valor de I0, seria medir

a corrente reversa do diodo para Va<-0.1V, quando a corrente reversa torna-se
constante, I = -I0 (ver equao 10.70 e Fig. 10.16c). Este procedimento no entanto
no prtico, tendo em vista ser difcil medir correntes pequenas com preciso e
pelo fato de aparecerem componentes significativas de corrente no previstos no
nosso modelo. Estas componentes adicionais de corrente reversa so referentes
corrente de gerao de portadores nas regies de depleo do dispositivo (deixam
de ser desprezveis na polarizao reversa, tendo em vista corrente reversa ser
pequena e devido ao aumento da largura das regies de depleo com aumento
da polarizao reversa).

O termo I0 da expresso 10.70 varia de diodo para diodo, bem como, com a
temperatura, como podemos ver pelas relaes 10.71 e 10.72. Primeiramente
temos a rea da juno que depende da geometria usada na fabricao. Outros
fatores que dependem do processo de fabricao so: a) as dopagens NA e ND
das regies p e n respectivamente, e b) coeficientes de difuso, Dn e Dp, e tempo
de vida de portadores minoritrios, n e p. Estes ltimos fatores dependem
fortemente da qualidade do material, como explicamos no captulo 8. Pela relao
10.72 observamos uma dependncia direta com o quadrado da concentrao
intrnseca de portadores, ni2. Como conseqncia, I0 depende do tipo de
semicondutor (Ge > Si > GaAs), diminuindo com o seu valor de EG, e aumenta
exponencialmente com a temperatura (ver relao 8.25 e Fig. 8.14).

Do modelo da corrente pela juno podemos tambm observar que pode

haver um predomnio de corrente de lacunas ou de eltrons pela juno,
dependendo da relao entre as concentraes NA e ND (ver Fig. 10.27). Se
tivermos NA >> ND (chamada juno p+n), teremos Jp >> Jn. No caso de NA << ND
(chamada juno n+p), teremos Jp << Jn. Este resultado tem importncia na

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 41

anlise e modelagem de dispositivos (diodos e transistores bipolares, entre
outros).

Antes de completar esta sesso do modelo de corrente de juno pn, vale

reforar o conceito de armazenamento de cargas minoritrios na regies neutras e
prximas s bordas de depleo da juno (ver Fig. 10.18 e Fig. 10.26). Vimos
que com a polarizao direta temos a injeo de portadores pela juno,
aumentando a concentrao de portadores minoritrios nos dois lados opostos da
juno. Vimos que a quantidade de cargas minoritrias armazenadas determinam
o valor da corrente DC pela juno. Adicionalmente, a quantidade de cargas
minoritrias ir afetar o comportamento dinmico da juno. Cada vez que
alteramos a polarizao da juno necessitamos alterar a quantidade de cargas
minoritrias armazenadas em cada lado da juno. Esta remoo ou adio de
cargas minoritrias para mudar do estado de polarizao leva um certo tempo,
afetando assim o tempo de resposta da juno ou diodo. A variao de cargas de
minoritrias nas regies neutras com a variao da tenso de polarizao
representa uma capacitncia, chamada de capacitncia de difuso de minoritrios
da juno.

Exerccio: Considere uma juno pn tipo degrau, com NA = 1017 cm-3 e ND =

1015 cm-3, Dn = 30 cm2/s, Dp = 12 cm2/s, ni = 1010 cm-3, kT = 0.026 eV, Ln = 10 m,
Lp = 15 m, A = 10-4 cm2. Calcule: a) pn(xn) e np(-xp) para Va = 0.4 e 0.6 V; b)
Anlise se prevalece condio de baixa injeo nos casos do item a); c) a razo
entre a corrente de lacunas e a corrente total atravs da regio de depleo, Ip/I;
d) a razo entre a corrente de eltrons e a corrente total atravs da regio de
depleo, In/I; e) Analise como a reduo de ND afetaria as razes Ip/I e In/I.
Resoluo:

a) Clculo do excesso de portadores nas bordas da regio de depleo:

inicialmente calculamos os valores das concentraes de minoritrios de
equilbrio e depois o excesso, baseado nas relaes 10.58 e 10.59:

ni2 10 20
n p0 = = 17 = 10 3 cm 3
N A 10
ni2 10 20
pn0 = = 15 = 10 5 cm 3
N D 10
qVa
n p ( x p ) = n p 0 .(e kT
1)
qVa
p n ( x n ) = p n 0 .(e kT
1)

Efetuando as contas para os 2 valores de Va obtemos respectivamente:

np(-xp) = 4.58 x 109 cm-3 e 1.05 x 1013 cm-3
pn(xn) = 4.58 x 1011 cm-3 e 1.05 x 1015 cm-3

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 42

b) Comparando os valores acima com os valores das concentraes de
equilbrio, observamos que apenas a concentrao das lacunas, minoritrios
em xn, da ordem de grandeza da concentrao dos majoritrios nesta regio,
para o caso da polarizao com 0.6 V. Portanto nesta condio no vale a
condio de baixa injeo, ou seja, para este diodo, com a polarizao direta
de 0.6 V j estamos em condio de alta injeo, onde o nosso modelo de
corrente do diodo apresentado, deixa de ter validade.
c) Das expresses 10.68 e 10.69 podemos escrever:


Dp


qVa
I p = q. A.n 2
1


kT
i 
e

L p .N D


Dp


Dn qVa
I = q. A.n 2
+ 1
 

 

kT
i  
e

L p . N D Ln . N A


Ip 1
Portanto: = = 0.96 , ou seja, nesta juno p+n, 96% da corrente
I D n .L p .N D
1+
D p .Ln . N A
pela juno refere-se injeo de lacunas do lado p para o lado n.
d) Similarmente, das expresses 10.67 e 10.69 obtemos:
In 1
= = 0.04 , ou seja, apenas 4% da corrente pela juno refere-se
I D p . Ln . N A
1+
Dn .L p .N D
injeo de eltrons do lado n para o lado p.
e) Das duas expresses acima de Ip/I e In/I observa-se que, se reduzirmos a
concentrao ND da regio n do diodo, teremos um aumento da frao Ip/I e
uma reduo da frao In/I.

Apndices

A) Determinao das relaes 10.58 e 10.59 (lei da juno), assumindo baixa

injeo e campo eltrico na regio de depleo como de equilbrio:
Neste procedimento assumimos como hiptese que o campo eltrico e a
concentrao de portadores, com polarizao direta e em condio de baixa
injeo, no variem muito dentro da regio de depleo, em relao ao caso de
equilbrio. Assim, determinamos o campo eltrico dentro da regio na condio de
equilbrio, para em seguida us-lo na condio de polarizao direta. Esta
hiptese suportada pelo fato da corrente total de eltrons (ou de lacunas) pela
juno, em condio de baixa injeo, dada pela diferena dos fluxos de corrente
de difuso e de deriva na regio de depleo, ser bem menor que cada uma das
duas componentes. Da expresso 8.72 da densidade de corrente de eltrons e
igualando-a a zero, obtemos o campo eltrico como segue:

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 43

 dn
J n = q. n .n. + q.D. 0
dx

dn dn
Dn dx = kT dx
=
n n q n

Como tambm temos:

xp
Vj = .dx e V j = Vbi Va ; resulta:
xp

xn kT dn kT
Vj = =
n( x )
ln( n) n ( nx )
xp

q n q p

kT n (x )
Portanto: Vbi Va = ln n n , ou:
q n p ( x p )

qVbi qVa
n p ( x p ) = nn ( x n ).e kT
.e kT

Na condio de equilbrio tnhamos a relao (10.24):

kT N D .N A kT nn 0 . p p 0
Vbi = ln = ln
q ni2 q ni2

Substituindo esta ltima relao de Vbi na expresso de np(-xp) resulta:

ni2 qVa
n p ( x p ) = n n ( x n ). .e kT
nn 0 . p p 0

Como em condio de baixa injeo temos que a concentrao de majoritrios

no varia em relao ao seu valor de equilbrio, podemos cancelar nn0 com nn(xn)
na expresso anterior. Portanto resulta:

ni2 qVa kT qVa

n p ( x p ) = e = n po e kT
p p0

Ou se desejarmos apenas o excesso de portadores minoritrios em xp:

qVa
n( x p ) = n( x p ) n p 0 = n po (e kT
1)

De forma anloga obtemos:

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 44

 qVa
p n ( x n ) = p no e kT

qVa
p ( x n ) = p( x n ) p n 0 = p no (e kT
1)

B) Determinao das relaes 10.58 e 10.59 (lei da juno), assumindo condio

de quase-equilbrio na regio de depleo:

Condio de quase-equilbrio dentro da regio de depleo significa adotar os

nveis de quase-Fermi constantes nesta regio e que o produto pn seja constante,
embora no necessrio que seja igual a ni2. No caso de polarizao direta teremos
pn > ni2 e no caso de polarizao reversa teremos pn < ni2.

Vimos no captulo 8 que podemos escrever a densidade de corrente de

portadores como funo do gradiente do nvel de quase-Fermi ( relaes 8.137 e
8.138):

J p = p . p.FP

Como a concentrao p varia muitas ordens de grandeza de um lado da

regio de depleo ao outro lado, razovel supor que o gradiente do nvel de
quase-Femi de lacunas tenda a zero, para que resulte Jp constante e finito.
Portanto, conclui-se que o nvel de quase-Fermi de lacunas deve ser
aproximadamente constante dentro da regio de depleo, como mostra a Fig.
10.B1 (ver tambm Fig. 10.14). Argumentao similar podemos usar para justificar
que devemos ter o nvel de quase-Fermi de eltrons tambm constante dentro da
regio de depleo. Observe que a distncia dos dois nveis de quase-Fermi
dentro da regio de depleo corresponde prpria energia potencial da fonte de
polarizao, ou seja, q.Va. Longe das bordas da regio de depleo, os nveis de
quase-Fermi voltam a coincidir, uma vez que nestas regies, o semicondutor volta
praticamente condio de equilbrio trmico.

Fig. 10.B1 Diagrama de bandas de uma juno pn diretamente polarizada com

a indicao dos nveis de quase-Fermi de eltrons, FN, e de lacunas, FP.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 45

 Da Fig. 10.B1 e da definio dos nveis de quase-Femi temos:

Ei FP = Ei FN + q.Va

( Ei FN )
p n 0 = ni .e kT

Manipulando as duas relaes acima obtemos a prpria lei da juno para

lacunas (a relao para eltrons obtida de forma similar):

( Ei FP ) qVa
p n ( x n ) = ni .e kT
= p n0 .e kT

10.2 A Juno Metal-Semicondutor

A juno ou contato metal-semicondutor de fundamental importncia para
dispositivos eletrnicos, pois ela que permite a formao da conexo do
dispositivo semicondutor com o mundo vizinho e/ou externo, incluindo a formao
das interconexes entre dispositivos dentro do circuito integrado. Alm de
conexes com e entre dispositivos, a juno metal-semicondutor pode tambm
constituir a parte intrnseca de alguns tipos de dispositivos. As junes metal-
semicondutor podem apresentar comportamento de contato hmico (relao I-V
linear e simtrica em torno de V=0 e com baixa resistncia eltrica, ou seja, quase
uma reta vertical, passando pela origem) ou de contato tipo retificador (conduz
corrente para polarizao direta e praticamente no conduz corrente para
polarizao reversa). Veremos neste item que o comportamento hmico ou
retificador de um contato metal-semicondutor depende do metal e do tipo e nvel
de dopagem do semicondutor usados.

Desde 1874 conhecido o efeito retificador do contato de um metal com o

material semicondutor de PbS, com a apresentao do diodo de ponta de contato
por F. Braun. Este contato forma a estrutura intrnseca de diodo tipo Schottky, bem
como da porta de um transistor MESFET (MEtal-Semiconductor Field Effect
Transistor).

10.2.1 Diagrama de Bandas da Juno Metal-Semicondutor em Equilbrio

Inicialmente vamos supor os dois materiais separados e sem interao entre os

mesmos. Na Fig. 10.29 apresentamos os diagramas de bandas de um metal (Au
por exemplo) e de um semicondutor (Si tipo n por exemplo). Os diagramas so
desenhados usando como referncia um nvel comum que corresponde ao nvel
do vcuo, ou seja, o nvel de energia em que o eltron considerado fora e livre
do material. Como j definido no captulo 6, a funo trabalho, , a diferena
entre o nvel de energia do vcuo, E0, e do nvel de energia de Fermi, EF, do
material. A funo trabalho caracterstica de cada material (metal ou

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 46

semicondutor). No caso de semicondutores, a funo trabalho, S, no varia
apenas com o material do semicondutor, mas tambm com o nvel da sua
dopagem. O que fixo para cada material semicondutor a sua afinidade
eletrnica, , ou seja, a energia necessria para levar um eltron do nvel mnimo
da banda de conduo at o nvel de vcuo. No caso do semicondutor Si, este
valor 4.05 eV. Desta forma, a funo trabalho do semicondutor depende do tipo
e do nvel de dopagem e pode ser expressa por:


S = + (E C E F ) = +
EG NA
2 + kT . ln


 

, para material tipo p (10.75)

ni

S = + (E C E F ) = +
EG ND
2 kT . ln


 


, para material tipo n (10.76)

ni

Na tabela 6.2 apresentamos valores da funo trabalho de vrios metais,

M. Valores para mais metais so apresentados na tabela 10.2.

Tabela 10.2 Funo trabalho, M, de alguns metais

Metal Funo Trabalho [eV]
Ag 5.1
Al 4.1
Au 5.0
Cu 4.7
Mg 3.4
Ni 5.6
Pd 5.1
Pt 5.7

Fig. 10.29 Diagramas de bandas de a) metal e b) semicondutor tipo n, isolados.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 47

 Como o nvel de Fermi representa a energia mdia dos eltrons de conduo,
observa-se no caso da Fig. 10.29, que os eltrons do semicondutor tm energia
mdia maior que os do metal, no entanto, com a mesma probabilidade de
ocupao (0.5 em E = EF). Isto faz com que estes eltrons do semicondutor
tenham uma preferncia para migrarem ao metal se lhes for dada a oportunidade,
por meio de contato. Lembramos que a natureza sempre procura a situao de
mnima energia. Isto melhor ilustrado nos diagramas da Fig. 10.30, onde
mostramos o diagrama de bandas no instante hipottico do contato, antes da
transferncia de eltrons (b) e o diagrama de bandas aps o estabelecimento do
equilbrio termo-dinmico entre os dois materiais (c). No estabelecimento do
equilbrio, os eltrons inicialmente mais energticos do semicondutor iro para o
metal, at que a energia mdia dos eltrons do metal e do semicondutor seja a
mesma (mesmo nvel de Fermi). Aps estabelecimento do equilbrio observamos
que:
O nvel de Fermi uniforme nos dois materiais
H uma reduo da concentrao de eltrons na superfcie do semicondutor,
pela sua transferncia para o metal (aumentou-se a distncia entre EC e EF).
Esta reduo na concentrao de eltrons pode ser de tal nvel, a constituir a
formao de uma regio de depleo (n<< ND)
O nvel de vcuo, E0, mantm-se contnuo, porm no uniforme. Isto no deve
ser uma preocupao, j que se trata apenas de uma energia de referncia,
onde o eltron estar livre e fora dos materiais. Este comportamento de E0
resulta do fato de EF ser constante, E0 ser contnuo e ser uma constante e
independente da posio.
Os eltrons do metal encontram uma barreira de potencial de altura B, na
interface com o semicondutor. Por anlise da Fig. 10.30 b ou c, obtm-se
diretamente a relao: B = M -
Os eltrons no corpo do semicondutor encontram uma barreira de potencial de
altura q.Vbi, para chegarem at a interface metal-semicondutor. Por anlise da
Fig. 10.30b, obtm-se diretamente a relao: q.Vbi = M - S(x=).
A presena de barreira de potencial, tanto para eltrons irem do metal para o
semicondutor, como para os eltrons irem do semicondutor para o metal,
corresponde ao diagrama tpico de diodo de barreira Schottky ou retificador.
Veremos posteriormente que a ausncia das barreiras ou apenas uma barreira
reduzida, resultar em contato hmico.

O modelo do contato metal-semicondutor apresentado um modelo ideal e

simplificado, onde desprezado o efeito de estados de interface, que pode
apresentar um efeito significativo sobre o contato. Como no semicondutor Si, a
densidade de estados de superfcie relativamente baixa, o modelo aplica-se
razoavelmente bem neste caso. Porm isto no o caso de semicondutores como
o GaAs e outros compostos tipo III-V.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 48

 Fig. 10.30 Formao da barreira Schottky metal-semicondutor: a) estrutura
fsica, b) diagrama de bandas no instante hipottico do contato, antes do equilbrio
e c) diagrama de bandas aps estabelecimento do equilbrio trmico.

10.2.2 Eletrosttica do Diodo de Barreira Schottky Ideal.

No caso do contato metal-semicondutor, onde a funo trabalho do metal for

maior que a funo trabalho do semicondutor, tem-se um diodo retificador
chamado de diodo de barreira Schottky, ou simplesmente diodo Schottky. Este
diodo apresenta uma relao I V no linear, com conduo numa das
polarizaes e no conduo na polarizao inversa.

Na Fig. 10.31 apresentamos novamente o diagrama de bandas da estrutura,

sem incluir a referncia do nvel de vcuo, juntamente com os correspondentes
diagramas de densidade de cargas (regio de depleo no semicondutor e uma

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 49

funo delta de carga no metal junto interface), de campo eltrico e de potencial
eltrico.

Fig. 10.31 Barreira Schottky em equilbrio trmico: a) diagrama de bandas, b)

densidade de cargas, c) campo eltrico, d) potencial eltrico.

Como no se cria cargas, a estrutura como um todo deve manter neutralidade.

Houve apenas transferncia de eltrons de um material para outro. Desta
considerao podemos escrever:

QS = q.N D .x n = QM (10.77)

onde: xn largura da regio de depleo no semicondutor tipo n, QS a integral

da carga no semicondutor e QM a carga total no metal.

Como a densidade de cargas na regio de depleo constante, dado por

q.ND, resulta pela lei de Gauss, uma relao linear para o campo eltrico (similar
ao caso da juno pn):

1 x q.N D
( x) = q.N D .dx ' + A1 = x + A1 (10.78)
S 0 S

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 50

 Como no infinito, bem como na borda direita da regio de depleo, o campo
eltrico nulo, ou seja, (xn)=0, obtm-se:

q.N D
A1 = xn (10.79)
S

q.N D
( x) = ( x n x) (10.80)
S

Esta relao do campo eltrico (10.80), corresponde ao do grfico da

Fig.10.31c.

Definindo q.Vbi como sendo a altura da barreira no semicondutor,

correspondendo ao encurvamento total da banda de conduo por exemplo, ou do
nvel de referncia de vcuo, E0, obtm-se diretamente do diagrama de bandas da
Fig.10.30.c:

q.Vbi = M S (10.81)

Substituindo S por suas componentes, obtm-se:

q.Vbi = M ( E C E F ) (10.82)

Adotando como referencial de tenso o ponto da interface, temos V(x=0) = 0, e

como conseqncia resulta V(xn) = Vbi (potencial sobre o semicondutor). Para
determinar a funo da variao do potencial sobre o semicondutor devemos
integrar a funo do campo eltrico na regio:

x x q. N D q. N D x2
V ( x) = ( x' )dx '+ A2 = [ ( x n x' )]dx'+ A2 = ( xn x ) + A2
0 0 S S 2

Como V(xn) = Vbi, resulta:

q.N D x n2
A2 = Vbi
S 2

Substituindo A2 na expresso de V(x) acima, resulta:

q.N D
V ( x) = Vbi ( xn x) 2 (10.83)
2 S

Nota-se que a funo do potencial novamente uma parbola, como foi o

resultado obtido na juno pn. Este resultado vale no entanto apenas para casos

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 51

de dopagem constante. Da condio da nossa referncia de tenso, V(x) = 0, e da
expresso (10.83) resultam as seguintes relaes entre Vbi e xn:

q.N D 2
Vbi = xn (10.84)
2 S

2 S
xn = .Vbi (10.85)
q.N D

onde Vbi depende da diferena das funes trabalho do metal e do

semicondutor e pode ser obtido de (10.81) ou (10.82).

A anlise feita at este ponto foi feita na condio de equilbrio trmico, ou seja,
sem tenso externa aplicada. Vejamos agora o que acontece se aplicarmos uma
tenso direta (Vmetal > Vsemicond.) ou reversa (Vmetal < Vsemicond.). Com a aplicao da
fonte externa aumentamos a energia dos eltrons no terminal ligado polaridade
negativa da fonte, aumentando assim o nvel de Fermi do material deste lado.
Como toda a tenso aplicada dever cair sobre a juno (considerando baixa
corrente e resistncias parasitrias desprezveis), a separao dos nveis de Fermi
do metal e do semicondutor ser igual a q.VA, onde Va a tenso aplicada. Os
diagramas de bandas correspondentes polarizao direta e reversa do diodo
esto mostrados na Fig. 10.32. Analisando as alturas das duas barreiras de
potencial para os eltrons, obtm-se:
a) A altura da barreira vista pelos eltrons do metal para o semicondutor, no
alterada com a aplicao de tenso, direta ou reversa. A altura desta barreira
fixa e s depende de M e , dada pela relao:

B = M (10.86)

b) A altura da barreira vista pelos eltrons do corpo do semicondutor para a

interface metal-semicondutor alterada com a tenso aplicada e dada por:

qVJ = q (Vbi V A ) (10.87)

Pela anlise da Fig. 10.32 e da relao (10.87) observa-se que a altura da

barreira na banda de conduo no semicondutor, como conseqncia tambm a
largura da regio de depleo associada, so reduzidas com a aplicao de
polarizao direta da juno. O inverso ocorre com a aplicao de polarizao
reversa.

Ao repetir-se a anlise de distribuio de cargas, de campo eltrico e de

potencial eletrosttico na juno, com a nova condio de contorno para o
potencial eletrosttico em xn, dado agora no mais por Vbi e sim por (Vbi VA),
resulta a seguinte expresso para a largura da regio de depleo:

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 52

 2 S
xn = (Vbi V A ) (10.88)
q.N D

Fig. 10.32 Diagramas de bandas de diodo Schottky com polarizao a) direta e

b) reversa

Exerccio: Analise o contato de Cu com Si tipo n, com ND = 1016 cm-3,

temperatura ambiente. a) Trata-se de um contato tipo Schottky ou tipo hmico? b)
Calcule B; c) Calcule Vbi; d) Calcule xn para VA = 0 e VA = -2 V.
Temos os seguintes dados: M(Cu) = 4.7 eV (tabela 10.2), (Si) = 4.05 eV, kT =
0.026 eV, ni = 1010 cm-3.
a) Da Fig.10.30 observa-se que a barreira positiva no semicondutor, tpica de
contato Schottky, obtida no caso de M > S.
Aplicando a frmula (10.76), obtm-se: S = 4.05 + 0.56 0.36 = 4.25 eV. Desta
forma o valor da funo trabalho do semicondutor menor que o valor da funo
trabalho do metal, o que corresponde a um contato tipo Schottky.
b) De (10.86) obtemos: B = M - = 4.7 4.05 = 0.65 eV
c) De (10.82) obtemos: q.Vbi = M - - (EC EFS)x= = 4.7 4.05 (0.56 0.36) =
0.45 eV.
d) Os valores da largura da regio de depleo podem ser obtidos de (10.88).
Obtemos assim os seguintes valores: i) para VA = 0, xn = 0.242 m; ii) para VA
= -2 V, xn = 0.565 m.
Nota: observa-se que tanto a tenso interna da juno no semicondutor, bem
como a largura da regio de depleo do diodo Schottky so menores que os
valores em diodo pn.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 53

 10.2.3 Caracterstica I V de Diodo Schottky Ideal

Pela estatstica de Fermi-Dirac e de Boltzmann, a probabilidade de ocupao

dos estados de mais alta energia cai exponencialmente. Assim, a densidade de
eltrons nos estados na altura do pico da barreira de energia deve ser baixa,
porm no nula. Teremos assim um fluxo contnuo de eltrons com energia
suficiente para passar por cima da barreira do semicondutor para o metal. Porm,
estando em equilbrio, teremos um fluxo igual de eltrons vindo do metal,
passando por cima da barreira e alcanando o semicondutor. Desta forma o fluxo
lquido de eltrons sobre a barreira ser nulo em equilbrio. Estes fluxos de
eltrons so chamados de fluxos de emisso terminica de eltrons.

Como a altura da barreira vista pelos eltrons do metal para o semicondutor

fixa e independente da polarizao, B = M - , o fluxo de eltrons de emisso
terminica do metal para o semicondutor ser tambm fixo com a tenso aplicada.
Por outro lado, como a altura da barreira interna no semicondutor varivel com a
tenso aplicada, qVJ = q(Vbi - VA), o fluxo de emisso terminica de eltrons do
semicondutor para o metal ser grande para polarizao direta (crescente com
VA>0) e muito reduzido para a polarizao reversa.

Como conseqncia do exposto acima, pode-se demostrar que a densidade de

corrente lquida pela juno Schottky dada por:

q .V A q.V A
J = J 0e nkT
(1 e kT
) (10.89)

q. B
onde: J 0 = A .T 2 .e kT

A* = constante efetiva de Richardson =

4. .q.me .k 2
A=
h3
*
A /A vale 0.66 para Si tipo p e 2.1 para Si tipo n (orientao (100))
n = fator de idealidade

A expresso (10.89) similar corrente de um diodo retificador, com curva de

corrente versus tenso similar ao do diodo pn. O smbolo do diodo Schottky
como ilustrado na Fig. 10.32.

10.2.4 Contatos Metal-Semicondutor hmicos

Nos itens acima explicamos que a diferena entre um contato Schottky e um

contato hmico refere-se apenas relao entre as duas funes trabalho. Se M
> S teremos contato Schottky pois resulta Vbi > 0, enquanto que se M < S
teremos contato Schottky pois resulta Vbi < 0 (ausncia de barreira para os

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 54

eltrons do semicondutor). Isto correto de forma genrica, porm existe uma
exceo importante a esta regra como veremos mais abaixo.

Analisemos primeiramente o caso de M < S. Pelo procedimento exposto no

item 10.1, constri-se o seu diagrama, como ilustrado na Fig.10.33. Observa-se a
ausncia da barreira de energia para os eltrons da banda de conduo no
semicondutor. Adicionalmente, a barreira de energia vista pelos eltrons do metal
reduzida. Isto faz com que haja facilidade de fluxo de eltrons nos dois sentidos.
Isto caracterstico de um bom contato hmico.

Fig.10.33 Diagrama de bandas de um contato hmico com Vbi negativo, ou, M

< S.

A exceo regra citada acima refere-se ao caso com M > S (diagrama de

bandas de um contato Schottky) e quando o nvel da dopagem do semicondutor
for muito elevado. Se a dopagem for muito elevada, a largura da regio de
depleo formada ser muito estreita (ver relao (10.85) ou (10.88)). Sendo a

Fig.10.34 Diagramas de bandas de contato metal-semicondutor com M > S e

com alta dopagem tipo n+, sendo a) com polarizao reversa (tunelamento do
metal para o semicondutor) e b) com polarizao direta (tunelamento do
semicondutor para o metal).

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 55

barreira de potencial muito estreita, o fenmeno de tunelamento quntico torna-se
aprecivel, permitindo o fluxo de eltrons tanto do metal para o semicondutor
como o inverso.

Por causa da diferena da concentrao de eltrons num mesmo nvel de

energia, no metal e no semicondutor, em funo da polarizao da juno, resulta:
Maior corrente de tunelamento do metal para o semicondutor que no sentido
inverso, no caso de polarizao reversa.
Maior corrente de tunelamento do semicondutor para o metal que no sentido
inverso, no caso de polarizao direta.

Este fenmeno de corrente de tunelamento pelo contato tipo Schottky, com o

semicondutor altamente dopado, faz com que este seja o procedimento
normalmente adotado para se fazer um bom contato hmico, mesmo sendo M >
S.

Embora a anlise apresentada de contatos metal-semicondutor tenha sido feita

apenas para o caso de substrato tipo n, uma anlise anloga pode ser feita para
substrato tipo p, com resultados totalmente similares.

10.3 Heterojunes

Ao crescermos (por processo epitaxial por exemplo) um semicondutor de uma

dado material sobre um outro material semicondutor, formamos uma heterojuno.
Como cada material semicondutor tem uma largura de banda, EG, bem como uma
afinidade eletrnica, , caractersticos, teremos um diagrama com
descontinuidades na interface da heterojuno. A Fig.10.35 ilustra os vrios tipos
de estruturas de bandas de heterojunes, dependo dos tipos dos materiais e dos
tipos de dopagens. Considerando inicialmente os dois semicondutores
instnsecos, classificamos as heterojunes em tipo I a tipo III, de acordo com as
formas das descontinuidades nas bandas de conduo e de valncia, como
indicado na Fig.10.35. No caso de dopamens tipo p ou n, os diagrama adaptam-se
no sentido de alinhar sempre os nveis de Fermi, quando em equilbrio.

A forma de obteno do diagrama de bandas similar ao do caso do contato

metal-semicondutor, a partir dos dados das bandas proibidas e das afinidades
eletrnicas dos materiais. Na Fig.10.36 apresentamos o exemplo da heterojuno
de AlGaAs tipo n com GaAs tipo p, a) inicialmente com os materiais separados e
com suas bandas em relao ao nvel comum de vcuo e b) aps o contato e em
equilbrio trmico (nvel de Fermi constante e nvel de vcuo contnuo).

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 56

 Fig.10.35 Possveis alinhamentos das bandas de energia em heteroestruturas.
Tipo I: a banda proibida menor encaixada entre os limites da banda proibida
maior. Tipo II: alinhamento de bandas em degraus. Tipo III: Banda de conduo
(ou de valncia) contnua, com toda a diferena nas larguras das bandas proibidas
aparecendo na outra banda.

Fig.10.36 Diagramas de bandas de 2 materiais (AlGaAs tipo n e GaAs tipo p), a)

separados e b) em contado e em equilbrio trmico.

A partir desta heterojuno pode-se demonstrar que a relao entre a tenso

interna da juno dada pela relao (10.90), enquanto que a corrente pela
heterojuno dada pela relao (10.91), similar a de uma homojuno.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 57

 2
q.N D .x n2 q.N A .x p
Vbi = + (10.90)
2. 1 2. 2

onde: xn (xp) a largura da regio de depleo no lado n (lado p); 1 (2) a

constante dieltrica da regio n ou 1 (p ou 2).

q .V A
I = I 0 (e kT
1) (10.91)

onde I0 uma funo da heterojuno.

As heterojunes so utilizadas para a construo de vrios dispositivos

optoeletrnicos (lasers, fotodiodos, etc) e dispositivos eletrnicos especiais e
novos.

10.4 Contato ou Juno MOS

O contato ou juno MOS, que corresponde estrutura Metal-xido-

Semicondutor como indicado na Fig. 10.37, constitui a estrutura central ou
intrnseca de vrios dispositivos semicondutores de efeito de campo, entre os
quais os transistores MOSFET (elemento bsico de aproximadamente 95% dos
modernos circuitos integrados) e dispositivos CCDs (elemento bsico das
cmeras de vdeo). Alm de constituir a estrutura central destes dispositivos, ela
tambm forma o que chamamos de capacitor MOS. Tradicionalmente o xido
usado o xido de silcio, SiO2, porm de forma genrica poderia ser qualquer
outro isolante, com a correspondente generalizao do nome para MIS, Metal-
Isolante-Semicondutor.

Na estrutura MOS ilustrada na Fig. 10.37, o metal sobre o xido chamado

terminal de porta. Este metal pode ser uma camada ou filme fino de Al, silcio
policristalino altamente dopado (funcionando como um razovel condutor), um
metal refratrio, uma liga metal-silcio (siliceto), ou ainda uma combinao de
multicamadas destas, como por exemplo um siliceto sobre silco policristalino. A
espessura deste filme tipicamente da ordem de 0.5 m. A espessura do filme
isolante pode variar na faixa tpica de 2 a 1000 nm. O silcio deve ter um contato
eltrico em algum ponto, por exemplo nas costas da amostra, como ilustrado. Este
contato eltrico feito por meio do contato hmico metal-semicondutor j
estudado no item 10.2 acima.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 58

 Fig. 10.37 Estrutura de contato ou juno MOS ou ainda de capacitor MOS.

Temos por objetivo neste item estudar a eletrosttica do capacitor, bem como a
variao da sua capacitncia versus polarizao do terminal de porta em relao
ao substrato. Inicialmente iremos estudar uma estrutura MOS ideal assumindo as
seguintes condies:
A espessura do metal suficiente para garantir baixa resistncia eltrica e um
equipotencial ao longo de sua superfcie, tanto em termos de potencial DC
como AC. Esta condio satisfeita na maioria dos casos prticos.
O xido um isolante perfeito onde a corrente DC nula. Esta condio
tambm normalmente satisfeita, a menos quando a espessura do isolante for
muito fina (da ordem de 2 nm ou menos, dando origem a corrente de
tunelamento).
Temos cargas possveis apenas no metal e no semicondutor, ou seja, no
temos cargas dentro do xido e nem associada interface SiO2/Si. Esta
condio normalmente no satisfeita. Aps o estudo do caso ideal,
apresentaremos como a existncia destas cargas altera o resultado do caso
ideal, sem estas cargas.
A dopagem do semicondutor uniforme. Esta condio pode ser considerada
como verdadeira em vrios casos prticos, mas nem sempre. Nos limitaremos
a estudar o caso de dopagem uniforme.
O substrato tem espessura muito grande, de forma que podemos adot-lo
como de espessura infinita, com neutralidade de cargas e ausncia de campo
eltrico na sua parte inferior.
H um contato hmico perfeito nas costas do substrato, como indicado na Fig.
10.37.
O eletrodo de porta de rea grande, com dimenses bem maiores que da
espessura do xido (bem como da possvel espessura de regio de depleo
na superfcie do semicondutor). Desta forma podemos desprezar os efeitos de
bordas e fazer um estudo unidimensional em x (profundidade).
O metal de porta e o semicondutor apresentam idntico valor de funo
trabalho, ou seja a diferena de funo trabalho, MS = M - S = 0. Na Fig.
10.38 ilustramos os diagramas de bandas com indicao de funo trabalho ou
afinidade eletrnica, dos trs materiais da estrutura MOS, para o caso dos

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 59

 materiais ainda separados. A condio de MS = 0 tambm normalmente no
satisfeita. Aps o estudo do caso ideal, apresentaremos como a existncia de
uma diferena nas funes trabalho do metal e do semicondutor altera o
resultado do caso ideal.

Fig. 10.38 Diagramas de bandas de energia individuais do metal, xido e

semicondutor da estrutura MOS.

Ao juntarmos os trs materiais para formar a estrutura MOS, no caso de MS =

0, resulta o diagrama de bandas completo como mostrado na Fig. 10.39. Nota-se
que neste caso particular, o diagrama de bandas do semicondutor no alterado,
permanecendo na condio chamada de banda plana. Este caso corresponde
ainda condio com polarizao nula entre porta e substrato, ou seja, VG = 0.
Esta condio de VG = 0, impe que as energias mdias dos portadores no metal
e no semicondutor sejam as mesmas, ou que os nveis de Fermi sejam iguais,
justificando assim o diagrama da Fig. 10.39. Vimos no captulo 10 que no caso de
banda plana, ou seja, nveis de energia das bandas de conduo e de valncia
constantes, resulta campo eltrico nulo e densidade de cargas tambm nula. No
nosso caso de capacitor ideal, esta condio de banda plana obtida para a
polarizao nula, porm no caso genrico, ela acontece para uma tenso de porta
chamada de VG = VFB (do ingls, Flat Band), que no caso no ideal ser diferente
de nula, como ser mostrado mais abaixo. Apenas no caso de polarizao do
capacitor MOS ideal iremos ter cargas, tanto no eletrodo de porta como no
semicondutor, como ilustrado na Fig. 10.40, para o caso polarizao VG positiva.
Logicamente, no se cria cargas ao polarizar um dispositivo, apenas se transfere
cargas de um eletrodo a outro. Assim resulta:

Q+ = Q

ou

QM = QS

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 60

 Fig. 10.39 Diagrama de bandas de estrutura MOS ideal, substrato tipo p, em
equilbrio.

Fig. 10.40 Diagrama de cargas em capacitor MOS com polarizao positiva.

10.4.1 Anlise Eletrosttica da Estrutura MOS com Polarizao.

Iniciamos a anlise com as seguintes consideraes, adotando o substrato

como referencial terra e a tenso de porta dada por VG:
a) Como a densidade de corrente DC pela estrutura nula, podemos
escrever (do captulo 8):

J n = n .n.Fn = 0 (10.92)

J p = p . p.F p = 0 (10.93)

Portanto, os gradientes dos nveis de quase-Fermi de eltrons e de lacunas so

nulos, ou ainda, os nveis de quase-Fermi dos portadores so constantes. Sendo
os 2 nveis de quase-Fermi constantes eles s podem ser iguais entre s e ao
prprio nvel de Fermi do semicondutor (no h tenso aplicada sobre a parte
neutra, regio inferior, do semicondutor). Temos do captulo 8 que o nvel de Fermi
constante sinnimo de semicondutor em equilbrio trmico. Conclui-se portanto
que o semicondutor de um capacitor MOS, mesmo polarizado, continua em
equilbrio. Uma interpretao fsica deste fato associada ao fato de no estarmos

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 61

fornecendo ou dissipando energia ao sistema (o produto V.I = 0), ao contrrio do
que acontece com a polarizao de uma juno pn.

b) Os nveis de Fermi do metal e do semicondutor por outro lado, mesmo

sendo constantes, esto separados entre s pelo valor da energia potencial
dada pela fonte VG, ou seja:

E FM E FS = q.VG (10.94)

Apresentamos na Fig. 10.41 os diagramas de bandas e de cargas de capacitor

MOS ideal, substrato tipo p, para algumas condies de polarizao: a) VG = 0
(banda plana), b) VG < 0 (acumulao), c) VG > 0 (= VGi, depleo e superfcie
intrnseca, ou limiar de inverso fraca), d) VG > 0 (= VT, depleo e limiar de
inverso forte), e) VG > VT (inverso forte)

No caso de aplicarmos tenso VG negativa , carregamos o capacitor com

cargas negativas na porta (junto interface metal-xido) e cargas positivas no
semicondutor (junto interface xido-semicondutor). A carga positiva no
semicondutor tipo p s pode ser formada pelo acmulo de lacunas na superfcie.
O aumento na concentrao de lacunas na superfcie vem acompanhada pelo
aumento da diferena entre o nvel de Fermi intrnseco e do nvel de Fermi do
material, como pode ser verificado pela relao de Boltzmann (8.23 ou 10.95).
Para atender a esta condio necessrio que o nvel de Fermi intrnseco se
encurve para cima, j que o nvel de Fermi do material constante por estar em
equilbrio. Como conseqncia do encurvamento do nvel de Fermi intrnseco, as
bandas de conduo e de valncia tambm seguem o mesmo encurvamento,
dado que o nvel Ei aproximadamente o nvel mdio entre EC e EV. O potencial
no semicondutor dado pelo inverso do encurvamento total da banda de energia
e dividido pela carga eletrnica, q. Desta forma, o potencial de superfcie no
semicondutor ser negativo (encurvamento positivo na banda de conduo). A
tenso VG aplicada na porta ser dividida pelas quedas de tenso no
semicondutor e no isolante. A queda de tenso no isolante produz um campo
eltrico no mesmo, constante (ver relao de Poisson, com densidade de cargas
nula) e de valor negativo. Isto coerente com o diagrama da Fig. 10.41b, onde a
banda de conduo do xido apresenta gradiente constante e negativo (ver
relao 8.64).

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 62

 Fig. 10.41 Diagramas de bandas e de cargas de capacitor MOS ideal, substrato
tipo p, para as condies de polarizao de: a) banda plana, b) acumulao, c)
depleo e limiar de inverso fraca, d) limiar de inverso forte, e) inverso forte.

( Ei E F )
p = ni .e kT (10.95)

Ao aplicarmos uma tenso positiva na porta, carregamos o metal com cargas

positivas (extrao de eltrons do metal) e o semicondutor com cargas negativas.
Estas cargas negativas no semicondutor so inicialmente obtidas pelo efeito de
repulso dos seus portadores positivos, ou seja, das lacunas prximas
superfcie. Com a repulso das lacunas, as cargas negativas dos ons aceitadores
no substrato deixam de ser neutralizadas, permanecendo uma carga lquida
negativa nesta regio, como indicada no Fig. 10.41c, com sua densidade dada por
q.NA. A largura desta regio estende-se conforme aumentamos a tenso de
porta, at um valor mximo, xdMAX, aumentando assim gradualmente a carga
negativa no substrato. A repulso das lacunas corresponde a uma reduo do

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 63

fator exponencial, (Ei EF) na relao de Boltzmann (10.95), o que novamente
corresponde a um encurvamento das bandas de energia de conduo e de
valncia, bem com do nvel de Fermi intrnseco, uma vez que o nvel de Fermi do
semicondutor constante (equilbrio trmico). Este encurvamento das bandas de
energia para baixo neste caso, ilustrado na Fig.10.41c, indicando um potencial
crescente do corpo do semicondutor (x = ) para a superfcie (x = 0). A reduo
na concentrao de lacunas do corpo do semicondutor para a superfcie
acompanhado pelo aumento concomitante de eltrons, como observado pela
relao de Boltzamann para eltrons (8.22 ou 10.96), ou pela condio de
equilbrio, pela qual temos que pn = ni2. Assim temos que gradualmente, conforme
aumentamos a tenso VG, aumenta-se a concentrao de eltrons prximo da
superfcie do semicondutor. Enquanto a tenso de porta for baixa (VG < VGi, limiar
de inverso fraca), a concentrao de eltrons na superfcie mantm-se menor
que a concentrao intrnseca de portadores. J para tenso de porta moderada,
mas menor que a tenso de limiar de inverso forte, VT, a concentrao de
eltrons mantm-se menor que a concentrao de dopantes, NA.

( E F Ei )
n = ni .e kT (10.96)

Podemos definir o potencial de superfcie do semicondutor como o

encurvamento total das bandas de energia do corpo at a superfcie, dividido pela
carga q, ou seja:

1
S = [ Ei ( x = ) Ei ( x = 0)] (10.97)
q

Define-se o valor VGi como a tenso de porta quando a concentrao de

eltrons na superfcie for igual a ni. Esta condio, ilustrada na Fig. 10.41c,
acontece quando tivermos Ei = EF, ou ainda quando o potencial de superfcie, s,
for igual ao potencial de Fermi, F, sendo o potencial de Fermi dado por:

1 kT NA
F = ( E i E F ) x = = ln (10.98)
q q ni

Assim, para VG = VGi, tenso de limiar de inverso fraca, temos:

S = F (10.99)

Definimos o valor VT como a tenso de limiar de inverso forte, como sendo a

tenso VG onde a concentrao de eltrons na superfcie for igual ao valor de
lacunas no corpo do semicondutor (x = ), ou seja, ns = NA. Observando a relao
de Boltzmann de concentrao de eltrons (10.96) teremos esta condio quando
o encurvamento das banda for o dobro ao da condio de limiar de inverso fraca,

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 64

como ilustrado na Fig. 10.41d, ou seja, quando o potencial de superfcie for o
dobro do potencial de Fermi:

S = 2. F (10.100)

A condio de limiar de inverso forte dada acima a condio clssica

assumida. Mais recentemente, com a adoo de tenses menores na polarizao
dos circuitos integrados, um refinamento deste limite fez-se necessrio e um novo
limite vem sendo adotado, com um valor um pouco superior ao da relao
(10.100), da ordem de 6 kT/q acima. Neste texto mantemos a definio clssica de
2F.
Aumentando a tenso de porta VG a valores maiores que VT, aumentamos
fortemente a concentrao de eltrons na superfcie, Fig. 10.41e, sem aumentar
significativamente o valor da largura de depleo, ou seja, para VG > VT, xd
mantm-se aproximadamente constante e igual a xcMAX. Este comportamento
atribudo ao crescimento exponencial da concentrao de eltrons na superfcie
com o potencial de superfcie. Nestas condies, todo aumento de tenso de
cargas positivas no metal de porta ser compensado com o aumento de queda de
potencial no xido e de cargas negativas de eltrons na superfcie, sem aumentar
a regio de depleo, ou seja, sem aumentar as cargas negativas da regio de
depleo e sem aumentar significativamente o potencial de superfcie (um
aumento significativo do potencial de superfcie resultaria num aumento
exponencial ou astronmico na concentrao de eltrons na superfcie).

A condio de limiar de inverso forte, VT, o limite a partir do qual forma-se

uma camada de inverso significativa na superfcie, ou seja, forma-se ou induziu-
se na superfcie um canal de eltrons.

Uma anlise complementar ao dado acima pode ser feita considerando um

substrato de Si tipo n. Resultam potenciais e cargas de sinais opostos, com uma
anlise totalmente similar. Deixamos esta anlise como exerccio para o leitor.

Definimos acima a condio de potencial de superfcie no semicondutor para os

limiares de inverso. Esta informao na verdade no ser de grande utilidade por
no termos acesso direto a este potencial. Temos acesso sim ao potencial da
porta VG. Portanto fica a questo, para que valor de VG estamos na condio de
limiar da inverso forte, ou seja, qual o valor de VT. Este valor de grande
importncia para os transistores MOSFET, pois ser a tenso de porta a partir da
qual comea a haver uma corrente significativa entre os terminais de fonte de
dreno do transistor.

Vamos considerar o capacitor polarizado com VG igual a VT, tendo

consequentemente o diagrama de bandas ilustrado na Fig. 10.42a. O diagrama de
cargas correspondente mostrado na Fig. 10.42b, assumindo a mesma
aproximao de depleo adotada na teoria da juno pn, ou seja, a depleo
termina abruptamente em xd, que neste caso , como explicado acima, xdMAX.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 65

Apenas na origem, x = 0, temos uma concentrao significativa de eltrons, neste
caso, dado como sendo igual a NA. Mas como sua concentrao diminui
exponencialmente para potenciais menores, em x > 0, a integral de eltrons no
canal continua desprezvel frente carga de depleo. Assim podemos escrever
que a densidade de cargas na regio de depleo, 0 < x < xd, dado por:

( x ) = q.N A (10.101)

Fig. 10.42 Diagramas de um capacitor MOS ideal, substrato tipo p, polarizado

na condio de limiar de inverso forte: a) de bandas, b) de distribuio de cargas,
c) de campo eltrico, d) de potencial eltrico.

Similarmente ao procedimento adotado no caso da juno pn, o campo eltrico

no semicondutor obtido pela lei de Gauss, com condio de contorno de campo
nulo na regio neutra do semicondutor, resultando em:

q
( x) = .N A ( x d x ) (10.102)
Si

Portanto o campo eltrico nulo no corpo do semicondutor e varia linearmente

deste valor at um valor mximo na sua superfcie, como ilustra a Fig. 10.42c. O
campo eltrico no dieltrico deve ser constante, uma vez que a densidade de
cargas nula neste material (equao de Poisson). Temos da teoria de
eletromagnetismo, que numa interface entre dois materiais dieltricos, com
ausncia de carga de interface, o vetor densidade de fluxo eltrico, D, contnuo,
resultando na seguinte relao entre os campos eltricos perpendiculares

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 66

interface, que explica a descontinuidade do campo eltrico na interface mostrado
na figura:

ox S
Dox = = DS = (10.103)
ox S

O potencial eltrico pode ser obtido pela integral do campo eltrico, resultando
na relao (10.103) e ilustrado na Fig. 10.42d.

q.N A
( x) = ( xd x) 2 (10.104)
2. S

Podemos tambm escrever a seguinte relao de potenciais, baseada na

segunda lei de Kirchhoff:

VG = Vox + S (10.105)

Mais uma vez usando a lei de Gauss, podemos obter uma relao para a
tenso sobre o xido, Vox:

QG QS
ox = = (10.106)
ox ox

onde QG (QS) a integral da carga no metal (semicondutor) por unidade de

rea.

Como temos tambm que:

V
ox = ox
x ox
(10.107)

onde xox a espessura do dieltrico (xido).

Substituindo esta relao, na anterior (10.106), resulta:

QG QG Q
Vox = ox
= = S (10.108)
x ox C ox C ox

onde Cox a capacitncia do xido por unidade de rea, dado por ox/xox.

Como na condio de limiar de forte inverso ainda podemos desprezar a

integral dos portadores no canal, a integral de carga no semicondutor, QS, pode
ser expressa por:

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 67

QS = q.N A .x dMax (10.109)

Como para VG = VT, S = 2F, podemos determinar xdMAX da relao (10.104):

2 S
xd = S (10.110)
q.N A

2 S
x dMAX = .2 F (10.111)
q. N A

Substituindo as relaes (10.111), (10.109) e (10.108) em (10.105), obtm-se a

relao de VT:

1
VT = 2 F + 2.q. S .N A .2. F (10.112)
C ox

Analisemos agora o caso de diodo no ideal, onde no caso genrico temos

cargas distribudas no sistema SiO2/Si, associadas a: a) estrutura das ligaes
qumicas da transio entre os dois materiais, resultando numa carga fixa e
positiva prxima interface, b) estados de interface dentro da banda proibida do
semicondutor, c) estados dentro da banda proibida do dieltrico, d) cargas de
contaminao inica, tipo Na ou outros metais. A Fig. 10.43 indica a nomenclatura
internacional e a localizao relativa dos 4 tipos de cargas descritas. Estas cargas
podem ser agrupadas como uma carga efetiva localizada na interface SiO2/Si,
como sendo uma funo delta, de concentrao Qef, dado em C/cm2. A presena
de uma carga efetiva na interface SiO2/Si, faz com que mesmo com VG = 0,
teremos carga induzida, tanto no semicondutor como no metal, como indicado na
Fig. 10.44a. Como conseqncia, nesta condio o diagrama de banda no pode
corresponder condio de banda plana como no caso do capacitor ideal.
Necessitaremos agora aplicar uma tenso negativa na porta para que a carga
neste terminal seja em igual mdulo e de sinal oposto ao da carga efetiva de
interface, como ilustrado na Fig. 10.44b. Chamamos esta tenso de porta,
necessria para obter esta condio de banda plana, de VFB (Flat Band).

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 68

 Fig. 10.43 Terminologia para os nomes e localizao das cargas no sistema
SiO2/Si, obtido por oxidao trmica.

A presena desta nova carga na interface altera a relao (10.106) para:

QG (QS + Qef )
ox = = (10.113)
ox ox

Esta alterao tem como conseqncia uma alterao na tenso de limiar, VT,
dada como:

1
VT = VFB + 2 F + 2.q. S .N A .2. F (10.114)
C ox

onde VFB = - Qef/Cox.

Outra diferena geral em relao ao capacitor ideal refere-se diferena das

funes trabalho do semicondutor e do metal. No caso ideal, ela foi assumida
nula, enquanto de forma geral ela diferente. Assim como no caso do contato
metal-semicondutor, visto no item 10.3, a diferena de funo trabalho entre metal
e semicondutor corresponde a uma tenso interna, que induz cargas nos 2 lados
da juno. A Fig. 10.45 mostra o diagrama de bandas e de cargas de capacitor
MOS, substrato tipo p e porta de Al, com VG = 0 (assumindo neste caso
novamente ausncia de carga efetiva de interface). Nota-se que agora no temos
banda plana como no caso ideal, para VG = 0. Se, ao invs de mantermos VG = 0,

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 69

 Fig. 10.44 Efeito da carga efetiva, Qef, na interface SiO2/Si, para: a) VG = 0, b)
VG = VFB.

Fig. 10.45 Diagrama de a) bandas de energia e b) de cargas, de um capacitor

Al/SiO2/Si-p, com dopagem NA = 1015 cm-3, sem presena de cargas no xido (Qef
= 0).

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 70

aplicarmos uma tenso VG = MS/q, estaremos novamente na condio de banda
plana, como demonstrado na Fig. 10.46. Para o caso de substrato tipo p, podemos
expressar a diferena de funo trabalho como sendo (similar expresso 10.82):

MS = M S = M ( + EG 2 + F ) (10.115)

A diferena da funo trabalho entre metal e semicondutor altera a tenso de

banda plana como mostrado acima. Isto traz como conseqncia mais um
deslocamento na tenso de VT como dado em (10.114). A alterao total na
tenso de banda plana, levando em conta a soma dos efeitos da carga efetiva de
interface e de diferena de funo trabalho, ser:

MS Qef
VFB = (10.116)
q C ox

Fig. 10.46 Diagrama de bandas de capacitor MOS Al/SiO2/Si-p, com dopagem

NA = 1015 cm-3, sem presena de cargas no xido (Qef = 0), com aplicao de
tenso VG = VFB = MS/q = -0,806 V.

Tomando a relao (10.114) e o capacitor MOS de porta de Al e substrato de

Si, tipo p e tipo n, calculou-se valores de VT, variando o nvel de dopagem e a
espessura do xido, adotando-se ainda Qef=0. Os resultados esto mostrados na
Fig. 10.47. Nota-se que, para baixo nvel de concentrao de dopagem, VT
sempre negativo, tendo em vista o valor negativo de MS. O valor de VT aumenta
com o aumento da dopagem tipo p e com a espessura do xido. No caso de
substrato tipo n, quanto maior a dopagem ou quanto maior a espessura do xido,
maior o mdulo do valor de VT. Estes resultados mostram que possvel ajustar o
valor do VT desejado, pelo ajuste do nvel da dopagem e da espessura do
dieltrico, ou ainda pela mudana do material (funo trabalho) de porta.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 71

 A anlise feita at este ponto foi baseada no uso da aproximao de depleo e
camada de inverso muito estreita, como uma funo delta, chamado de modelo
delta-depleo. Anlises mais exatas podem ser feitas, usando clculo numrico
para resolver a equao de Poisson, junto com as relaes de Boltzmann das
concentraes de portadores. Resultados de distribuio de cargas e de potencial
eltrico no semicondutor tipo p, com F = 12kT/q, T = 300 K, para vrias condies
de polarizao, so mostrados na Fig. 10.48. Estes resultados mostram que a
anlise de aproximao de depleo anterior bastante razovel, indicando que a
carga de acumulao, bem como a de inverso ficam bem junto superfcie do
semicondutor e que a largura das regies de depleo para potencial de superfcie
de 24kT/q (limiar de inverso forte) e 30kT/q (acima do limiar de inverso forte)
so aproximadamente iguais, enquanto a concentrao de eltrons na superfcie
aumentou de 400 vezes (de NA para 400NA).

Fig. 4.47 Valores de VT de capacitores MOS, com porta de Al e substrato tipo p

(VTn, de canal n) e tipo n (VTp, de canal p), variando a dopagem NA e ND
respectivamente, para 3 valores diferentes de espessura de xido de silcio
(Qef=0).

Por procedimento similar podemos calcular a carga total no semicondutor em

funo do potencial de superfcie. O resultado mostrado na Fig. 10.49. Observa-
se uma boa concordncia entre os resultados das relaes (10.109) e (10.110) e a
curva na regio de depleo e de inverso fraca. Ainda, acima do limiar de
inverso forte observa-se um crescimento exponencial da carga para uma
variao muito pequena no potencial de superfcie. Este resultado justifica assumir
como constante a carga, ou largura, da regio de depleo para polarizao acima
de VT.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 72

 Por meio das relaes (10.105) e (10.108) podemos determinar uma curva
relacionando a tenso da porta e a tenso de superfcie. A Fig. 10.50 mostra este
resultado, usando o modelo delta-depleo e o clculo exato, confirmando a boa
aproximao obtida pelo modelo aproximado. Observa-se novamente que aps o
limiar de inverso forte, realmente o potencial de superfcie (como conseqncia
tambm a largura da regio de depleo) mantm-se razoavelmente constante e
que a adoo de um valor um pouco maior que o valor de 2F seria um pouco
mais exato. A boa concordncia do modelo de aproximao de depleo
tambm demonstrada pelo resultados de curvas de medidas de capacitncia
versus tenso, que ser apresentado no prximo item.

Fig. 10.48 Solues exatas de distribuio de cargas e de potencial eltrico no

semicondutor tipo p de capacitor MOS, para diferentes condies de polarizao:
a) em acumulao (s = -6kT/q), b) limiar de inverso fraca (s = F = 12kT/q), c)
limiar de inverso forte (s = 2F = 24kT/q), d) acima do limiar de inverso forte (s
= 2F + 6kT/q = 30kT/q).

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 73

 Fig. 10.49 Dados exatos de carga total no semicondutor, calculados em funo
do potencial de superfcie, para um capacitor MOS com substrato de Si tipo p, de
3 .cm, temperatura ambiente.

Fig. 10.50 Curva relacionando valores de polarizao VG com valores de

potencial de superfcie, obtidos por clculos exatos e por clculos pelo modelo
delta-depleo.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 74

 10.4.2 Desempenho AC, ou Caractersitica Capacitncia-Tenso, de
Capacitor MOS.

A motivao do estudo do desempenho AC do capacitor MOS deve-se aos

seguintes aspectos:
a) a capacitncia da porta MOS afeta o desempenho AC de transistores
MOS.
b) ela comprova o desenvolvimento terico da juno MOS apresentada
acima.
c) ela usada como monitorao da qualidade do sistema SiO2/Si e dos
processos de fabricao durante a fabricao de dispositivos e circuitos
integrados.

Normalmente usa-se a capacitncia diferencial da porta, definida como:

dQG dQS
C= = (10.117)
dVG dVG

A Fig. 10.51 mostra curvas de capacitncias versus tenso VG de capacitor

MOS de substrato tipo p, normalizada em relao a sua capacitncia mxima,
para trs condies de medidas: i) equilbrio DC (rampa DC muito lenta) e baixa
freqncia AC, ii) equilbrio DC e alta freqncia AC, iii) no equilbrio DC (rampa
DC rpida) e alta freqncia AC. Observa-se que em quaisquer das condies,
para VG negativo, ou seja, em acumulao, todas as medidas do o mesmo valor
de capacitncia. A curva tambm indica o ponto de polarizao que corresponde
tenso de banda plana.

Fig. 10.51 Curvas C-V de capacitor MOS em equilbrio e no equilbrio DC e

sinal AC de baixa e alta freqncia.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 75

 Ilustramos na Fig. 10.52 as cargas DC de equilbrio armazenadas e a variao
das mesmas com o AC do sinal aplicado para a medida da capacitncia, em
vrias condies de polarizao DC: acumulao, depleo e inverso.

No caso da polarizao na regio de acumulao, a estrutura funciona como

um capacitor de placas paralelas, tendo o xido como dieltrico, como mostra a
Fig. 10.52a, com capacitncia dada por:

ox
C MAX = A.C ox = A. (10.118)
xox

Fig. 10.52 Cargas e variao de cargas na estrutura MOS de substrato tipo p,

com aplicao de um sinal AC e com polarizao DC nas regies de: a)
acumulao, b) depleo, c) inverso, no caso de sinal AC de baixa freqncia, d)
inverso, no caso de sinal AC de alta freqncia.

Aumentando a tenso de porta para polarizao na regio de depleo,

teremos ausncia de portadores livres dentro da regio de depleo prxima
superfcie do semicondutor. Desta forma, toda variao de tenso ter como
resposta uma variao de cargas no final desta regio, ou seja, a variao de

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 76

cargas no semicondutor se dar pela variao na espessura da regio de
depleo, pela repulso ou atrao dos portadores majoritrios, lacunas no caso
(Fig. 10.52b). Esta situao corresponde a um capacitor formado pela composio
de duas camadas de dieltricos, uma como sendo o xido e o segundo sendo a
camada do semicondutor sem cargas livres, ou seja, a camada de depleo. Esta
capacitncia pode ser dada pela associao srie de duas capacitncias:

1 1 1
= + (10.119)
C A.C ox A.C S

onde:
S
CS = (10.120)
xd

Enquanto estivermos com polarizao na regio de depleo, a largura da

regio de depleo aumenta com a tenso, reduzindo a capacitncia do
semicondutor e como conseqncia a capacitncia MOS total, como mostra a Fig.
10.51.

Com a polarizao VG tal que corresponda a um ponto de forte inverso

(VG>VT), podemos ter duas situaes distintas, dependendo da freqncia do sinal
AC. No caso de sinal de baixa freqncia, os portadores minoritrios da camada
de inverso conseguem acompanhar a variao do sinal, pois sua freqncia
baixa o suficiente a ponto do sistema manter-se em equilbrio acompanhando sua
variao. Neste caso temos novamente um capacitor de placas paralelas dado
pela espessura do dieltrico (Fig. 10.52c). Como conseqncia a capacitncia
tende ao mesmo valor de CMAX medido na condio de acumulao (Fig. 10.51).
Por outro lado, se a freqncia do sinal for alta suficiente a ponto do semicondutor
no conseguir manter-se em equilbrio, no havendo tempo para que sejam
gerados ou recombinados portadores solicitados pela variao da tenso, dentro
do perodo de sua variao, a variao das cargas ocorrer em regio onde h
portadores que possam responder ao sinal. No caso, sero os portadores
majoritrios presentes no final da regio de depleo, como ilustra a Fig. 10.52d.
Neste caso, em termos de variao de cargas, que o que interessa na medida
de capacitncia diferencial, estaremos na mesma situao da polarizao na
regio de depleo e a capacitncia ser dada pela relao (10.119), com a
correo do valor de xd. Como explicamos no item anterior, na inverso forte, a
regio de depleo mantm-se constante e dada pelo seu valor mximo, xdMAX,
relao (10.111). Isto faz com que a capacitncia se mantenha tambm constante
num patamar de capacitncia mnima. Se no entanto variarmos tambm a tenso
de polarizao DC de forma muito rpida, o sistema no mantm equilbrio nem
na largura da regio de depleo (no d tempo para a gerao dos portadores
minoritrios para preencherem o canal na sua concentrao de equilbrio),
fazendo com que o sistema entre em regime de depleo profunda, reduzindo
gradualmente a capacitncia, como tambm indica a Fig. 10.51.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 77

 Estas observaes experimentais do suporte ao modelo delta-depleo de
cargas no semicondutor, exposto no item anterior. Observa-se ainda que quanto
menor a dopagem do semicondutor, mais larga ser a camada de depleo e
menor a sua capacitncia, como confirmam as curvas mostradas na Fig. 10.53. Na
verdade, pelas relaes dadas acima, podemos determinar o nvel da dopagem do
substrato pelas medidas das capacitncias mximas e mnimas da curva C-V de
alta freqncia e rampa lenta na variao DC de polarizao. De posse da
dopagem do substrato, podemos calcular a capacitncia correspondente ao ponto
de polarizao de banda plana, demonstrada em livros especializados como dado
por:


1 1 x ox LD
= +


(10.121)
C FB A ox S

onde LD o comprimento de Debye do material, tipo p neste caso, dado por:

S .kT
LD = (10.122)
q 2 .N A

Com o valor da capacitncia de banda plana calculada podemos agora retornar

curva C-V experimental e determinar a que tenso de porta ela corresponde,
obtendo-se assim a tenso de banda plana, VFB. Sendo as funes trabalho
conhecidas, pode-se agora calcular a carga efetiva de inteface, Qef, pela relao
(10.116).

Fig. 10.53 Curvas de capacitncia normalizada versus tenso VG, de

capacitores MOS com 3 tipos nveis diferentes de dopagem de substrato tipo p.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 78

 Recomendamos como exerccio, uma anlise da curva C-V de um capacitor
MOS com substrato tipo n, apresentado no Fig. 10.54.

Fig. 10.54 Curvas C-V normalizadas de capacitor MOS de substrato tipo n,

medidas em baixa e alta freqncias.

Consideraes finais:
Uma pesquisa atual, no incio do sculo 21, a pesquisa por isolantes
alternativos com constante dieltrica relativa maior que o do SiO2 (3.9). O motivo
por esta procura deve-se evoluo contnua na reduo das dimenses dos
dispositivos, entre as quais a espessura do dieltrico. Ao seguir este caminho,
chegou-se ao ponto em que a espessura do SiO2 fica da ordem de 1,5 nm ou
menor. Neste momento, a corrente de tunelamento atravs do mesmo torna-se
demasiadamente alta, prejudicando o desempenho dos dispositivos MOS, que em
princpio no devem ter corrente DC atravs deste terminal. A substituio do filme
de SiO2 por outro de constante dieltrica maior permite o uso de filme de
espessura maior, apresentando a mesma capacitnica por unidade de rea, que
o que interessa para manter o mesmo desempenho eltrico do dispositivo. Com
filme dieltrico de maior espessura suprime-se a corrente indesejada de
tunelamento, alm de reduzir a probabilidade de defeitos no filme. Os materiais
candidatos sendo pesquisados so Ta2O5, TiO2, Al2O3, ZrO2, Y2O3 e outros.
Com o estudo da juno MOS conclumos a anlise de todos os blocos
construtivos de dispositivos eletrnicos, bem como de optoeletrnicos, como
discutido no captulo 9 e ilustrado na Fig. 9.50. Com base nestes estudos, bem
como no conhecimento da fsica dos semicondutores do captulo 8, o aluno ter o
conhecimento bsico para o estudo dos dispositivos em s, que no faz parte do
escopo deste livro ou de uma disciplina de materiais.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 79

Exerccios

10.1 Descreva as 4 junes estudadas no captulo.

10.2 Descreva uma juno pn abrupta e outra gradual.
10.3 Porque os portadores no se redistribuem por difuso at uma distribuio
uniforme no semicondutor contendo uma juno pn ?
10.4 Porque forma-se uma barreira de potencial numa juno pn ?
10.5 Numa juno pn em equilbrio, qual a relao entre a corrente total, de
difuso e de deriva dos portadores?
10.6 Desenhe o diagrama de bandas de uma juno pn e estabelea a relao do
potencial interno da juno, indicando o no diagrama.
10.7 Indique num diagrama de bandas de uma juno pn, como observamos o
potencial interno, a presena de densidade de carga lquida e de campo eltrico.
10.8 Qual o valor do potencial interno de uma juno pn com dopagens no limite
da degenerescncia.
10.9 Defina a aproximao de depleo de uma juno.
10.10 Qual a motivao de se usar a aproximao de depleo ?
10.11 Considere uma juno pn abrupta e desenvolva as relaes do campo
eltrico versus x.
10.12 Considere uma juno n+p abrupta com NA = 5E15 cm-3, ND = 2E17 cm-3.
Desenhe o diagrama de bandas, (x), (x) e V(x). Dado kT = 26 meV, ni = 1E10
cm-3.
10.13 Idem questo anterior porm considerando uma juno n+n com ND1 =
5E17 cm-3 e ND2 = 1E15 cm-3.
10.14 Porque no detetamos a tenso interna de um diodo quando realizamos
medida com um voltmetro ?
10.15 Porque a tenso sobre a barreira interna da juno diminui com tenso
direta aplicada e aumenta com tenso reversa aplicada ?
10.16 Como varia a largura da regio de depleo quando aplicamos uma tenso
direta ou reversa na juno pn ?
10.17 Como varia a largura da regio de depleo com os nveis de dopagem ?
10.18 Considere uma juno p+n com NA = 1E17 cm-3, ND = 1E15 cm-3, calcule a)
Vbi, b) xn, xp, W, (x=o), V(x=0) para Va = +0.4, 0, -1 e -4 V.
10.19 Consedere um metal e um semicondutor com funses trabalho diferentes.
Porque os nveis de Fermi dos dois materiais iro se igualar ao se formar o
contato?
Eltrons iro de qual material a qual material?
10.20 Qual o significado de B e de Vbi em juno metal semicondutor ?
10.21 Desenhe o diagrama de bandas de uma juno metal semicondutor tipo n e
estabelea as relaes de B e de Vbi.
10.22 Como varia a largura da regio de depleo do contato metal semicondutor
com o nvel de dopagem deste ?
10.23 Porque conseguimos aumentar a emisso terminica de eltrons do
semicondutor para o metal ao aplicarmos tenso direta no diodo M-S tipo n ? E
como varia a emisso terminica do metal para o semicondutor ?

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 80

10.24 Desenhe o diagrama de um contato metal semicondutor tipo n sendo que
M < S. Este contato corresponde a um contato hmico ou retificador ?
10.25 Como e porque conseguimos transformar um contato com barreira interna
de potencial tpica de contato retificador em contato hmico ?
10.26 Considere uma heterojuno em equilbrio. Porque forma se uma
descontinuidade nas bandas de conduo e de valncia ?
10.27 Desenhe o diagrama de bandas de uma heterojuno Pn (p com Eg maior
que do n).
10.28 Um capacitor MOS com tenso DC aplicada est em equilbrio ?
10.29 Desenhe diagramas de bandas de estrutura MOS substrato tipo p, nas
condies de acumulao, banda plana, superfcie intrnseca e de forte inverso.
Indique tambm os diagramas de cargas correspondentes e os valores ou faixas
de VG e potencial de superfcie, s.

Jacobus W. Swart Materiais Eltricos Cap.10 p.- 81

 CAPACITOR M.O.S.(METAL-OXIDO-SEMICONDUTOR).

1. INTRODUO.

A estrutura de um capacitor MOS apresenta trs interfaces: metal-xido, xido-

semicondutor e semicondutor-metal, como ilustra a Figura. 1(a). A Figura.1(b) apresenta o
diagrama de faixas (ou bandas) de energia de um capacitor MOS ideal em equilbrio
termodinmico. Um capacitor considerado ideal quando: no h presena de cargas no xido
ou na interface Si/SiO2 , as funes trabalho do semicondutor e do metal so idnticas, e a
distribuio de dopantes no substrato (semicondutor) uniforme.
_____I____
eletrodo superior - metal \\\\\\\\\\\\\\\\
isolante (xido) SiO2
SiO 2
substrato de Si (tipo p)

Si - p
base - metal \\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\\
__I__
--
Figura.1(a)Estrutura de um capacitor MOS, com substrato de Si tipo-p.

Figura.1(b)Diagrama de bandas de energia de um capacitor MOS ideal, com substrato

tipo-p [9].

89
 Um capacitor MOS fabricado da seguinte forma: sobre uma lmina (substrato)
semicondutora depositada ou crescida (oxidao trmica) uma camada fina de material
isolante (xido). Utilizando-se material condutor (metal), so formados dois eletrodos: o
primeiro sobre a camada de xido (denominado eletrodo superior) e o segundo sob a lmina
(denominado eletrodo do substrato), como ilustra a Figura.1(a).
Basicamente, os dispositivos com estrutura metal-xido-semicondutor (MOS), quando
polarizados por um sinal de tenso eltrica aplicado entre seus eletrodos, operam sob o efeito
do campo eltrico resultante na superfcie do semicondutor. Em 1926, Lilienfeld [1]
apresentou o primeiro estudo sobre estes dispositivos. Em 1935, Heil [2] sugeriu que
dispositivos amplificadores de estado slido poderiam ser obtidos, utilizando-se este efeito de
campo. Shockley [3] demonstrou experimentalmente o efeito da modulao da condutncia em
semicondutores atravs da aplicao de campos eltricos em filmes finos de semicondutores.
A partir de 1957, a tecnologia planar revolucionou a fabricao dos dispositivos
semicondutores. Esta tecnologia foi desenvolvida pela primeira vez por Frosch e Derrick [4],
que utilizaram filmes de dixido de silcio (SiO2) como camada de proteo e tambm como
mscara para etapas de processo de difuso. Mas esta tecnologia s foi concretizada em 1960
por Hoerni [5], que obteve diodos e transistores planares de silcio.
A partir de 1960, com o processo de oxidao trmica, Khang e Atalla [6] obtiveram
uma camada de dixido de silcio de boa qualidade crescida termicamente e produziram o
primeiro transistor MOS. Baseando-se neste trabalho, o transistor MOS foi aperfeioado por
Hofstein e Heiman [7] em 1963 e a sua fabricao foi iniciada imediatamente. No entanto, estes
transistores apresentaram variaes nas caractersticas eltricas devido ao deslocamento de
cargas no xido de porta sob condies de elevado campo eltrico e alta temperatura,
obrigando a paralisao da produo pouco depois.
A partir de 1965, compreendeu-se a causa da instabilidade dos dispositivos M.O.S., com
a publicao do primeiro trabalho sobre contaminao do xido por ons sdio (Na+) [8].
Demonstrou-se que as cargas contaminantes do dixido de silcio eram ons mveis,
principalmente ons de sdio de carga positiva. Algumas solues para a reduo da
contaminao foram propostas [11,12]:
i) a utilizao de xido de silcio de porta dopado com fsforo - esta tcnica permite
diminuir bastante a mobilidade dos ons mveis, mas causa polarizao do xido, que no
diminui as variaes na caracterstica eltrica;

ii) a incorporao de cloro ao xido de silcio de porta - esta tcnica permite a fixao
dos ons mveis, sendo bastante utilizada em processos de oxidao trmica em temperaturas >
10000C;

iii) a utilizao do nitreto de silcio (Si3N4) ou xido de silcio nitretado como dieltrico
de porta - os filmes de Si3N4 permitem que a mobilidade dos ons mveis seja extremamente
reduzida, mas as etapas de obteno dos filmes por CVD, RTP ou nitretao trmica do xido
de silcio convencional envolvem tecnologia complexa e problemas com a integridade do filme
pela eventual incorporao de hidrognio.

Atualmente, a tecnologia MOS. proporciona a fabricao de dispositivos de alta

qualidade com dimenses submicromtricas e baixo consumo de potncia. Isto devido ao
melhor controle da contaminao e da gerao de partculas nos ambientes de processo, e s
etapas de limpeza mais eficientes, que proporcionam uma melhor estabilidade das propriedades
da interface SiO2/Si. Alm disso, o grupo de dispositivos com estrutura MOS vem aumentando
consideravelmente com o uso de outros materiais semicondutores como o germnio e os
semicondutores do grupo III-V (arseneto de glio (GaAs) e fosfeto de ndio (InP), por
exemplo) e de outros filmes dieltricos como o nitreto de silcio (Si3N4), a alumina (Al2O3), o
oxinitreto de silcio (SiOxNy) ou a intercalao de camadas dieltrica (Si3N4/SiO2 ou
SiO2/Si3N4/SiO2).

90
2 - CAPACITOR MOS [9]: CARACTERSTICA C-V.

Na Figura.2 apresenta-se um esboo das curvas C-V de um capacitor MOS ideal, com
substrato tipo p (a) e n (b), obtidas pela aplicao de uma tenso positiva e negativa entre os
eletrodos [9].

Figura.2 (a)Esboo de uma curva C-V de um capacitor MOS ideal, com substrato tipo-p;
(b)Esboo de uma curva C-V de um capacitor MOS ideal, com substrato do tipo-n.

Para uma anlise qualitativa das caractersticas C-V de um capacitor MOS ideal
necessrio definir seis diferentes situaes de polarizao em funo de f e s, sendo VG a
tenso no eletrodo superior em relao ao eletrodo do substrato (aterrado). O potencial de
superfcie do semicondutor s funo de VG e est relacionado com o encurvamento das
bandas de energia. Considera-se nesta descrio que o substrato do tipo-p. Para o substrato
do tipo-n a descrio semelhante. Na superfcie do semicondutor podem ocorrer seis
situaes:

1)VG<<0 - s<<0 - acumulao de portadores majoritrios (lacunas);

2)VG=0 - s=0 - condio de banda plana (no h encurvamento das bandas de
energia);
3)VG>0 - f>s>0 - formao da camada de depleo de lacunas (portadores
majoritrios);
4)VG>>0 - s=f - condio de superfcie intrnseca, ou seja, superfcie do
semicondutor com concentrao de portadores majoritrios (lacunas) igual a de minoritrios
(eltrons);
5)VG>>>0 - 2f>s>f - condio de inverso fraca - concentrao de portadores
minoritrios (eltrons) maior que a de majoritrios (lacunas);
6)VG>>>>0 - s>2f - condio de inverso forte - concentrao de eltrons muito
maior que a de lacunas;

As caractersticas C-V (Figs.2 (a) e (b)) podem ser divididas em trs regies:

91
 (i) Regio de acumulao: aplicando-se uma tenso negativa na eletrodo superior (VG
<< 0), as lacunas, que so os portadores majoritrios (substrato tipo-p), so atradas
superfcie do substrato (interface xido/semicondutor). A concentrao de lacunas aumenta
na superfcie do silcio, formando-se uma regio de acumulao de portadores majoritrios. O
nvel de energia de Fermi (EFS) aproxima-se da banda de valncia. Como este nvel
mantm-se constante em equilbrio trmico, h um encurvamento das bandas de energia de
valncia (Ev) e conduo (Ec) (Figura.3(b)). A camada de acumulao, para uma concentrao
alta de portadores majoritrios, pode ser considerada como o segundo eletrodo de um
capacitor de placas paralelas, pois o primeiro o eletrodo superior, resultando em um campo
eltrico Ep = -VG/tox no xido, como ilustra a Figura.3(a). Em condio de acumulao forte,
desde que ocorra um contato hmico direto entre o substrato tipo-p e a regio de
acumulao das lacunas, a capacitncia da estrutura MOS mxima e aproximadamente igual
a capacitncia no xido, que :

C max = Cox = (o.ox.A)/tox (1),

onde:
Cox - capacitncia no xido; o - permitividade no vcuo;
ox - permitividade do xido; tox - espessura do xido;
A - rea do eletrodo superior.

VG << 0

-----------------
SiO2
Ep=-VG/tox

++++++++++++ regio/acumulao
Si-p

--
metal SiO 2 Si-p

(a) (b)
Figura.3(a) Esquematizao da regio de acumulao no capacitor; (b) Diagrama de
bandas de energia na estrutura MOS, com o encurvamento nos nveis de energia
Ec, Ev e Ei.

Diminuindo-se a tenso negativa no eletrodo superior (VG<0), a camada de acumulao

de portadores majoritrios reduzida, pois o campo eltrico no xido fica menos intenso.
Diminuindo-se ainda mais a tenso na eletrodo superior para VG=0, a camada de acumulao
extinta, tornando as concentraes de portadores na superfcie semelhante as do corpo do
substrato. Nesta condio no h encurvamento das bandas de energia (condio de banda
plana - "flat band"- Figs.4(a) e (b)) e a tenso aplicada no eletrodo superior denominada
tenso de banda plana (Vfb), sendo Cfb a capacitncia de banda plana correspondente. Para o
capacitor MOS ideal, a tenso Vfb nula.

92
VG = 0

- -- -
SiO2

+ + + +
Si-p

--
metal SiO 2 Si-p
_ (a) (b)
Figura.4(a)- Esquematizao da condio de banda plana no capacitor; (b) Diagrama de
bandas de energia na estrutura MOS - no h encurvamento das bandas de energia.

(ii) Regio de depleo: para uma tenso no eletrodo superior maior que a tenso de
banda plana (VG > Vfb), ocorre um deslocamento dos portadores majoritrios (lacunas) da
superfcie do substrato, expondo os ons das impurezas aceitadoras (cargas negativas). Assim,
forma-se uma regio de depleo de portadores na superfcie, com largura Wd, constituda
pelos ons aceitadores, que compensa o campo eltrico aplicado (Figura.5(a)). Na condio de
depleo, ocorre a aproximao do nvel de Fermi em direo ao meio da banda proibida do
semicondutor e o encurvamento de bandas, como esquematizado na Figura.5(b).
Ressalta-se que a largura Wd proporcional ao potencial de superfcie s (VG), que
est relacionado com o encurvamento das bandas, ou seja, funo da tenso V G aplicada na
eletrodo superior. Wd dado por [10]:
W d = [(2.si.s)/(q.NA,D)]1/2 (2),
onde:
si - coeficiente de permissividade eltrica do silcio; q - carga do eltron;
NA,D- concentrao de dopantes aceitadores ou doadores no silcio.

A esquematizao da regio de depleo e o respectivo diagrama de bandas de energia

da estrutura MOS esto nas Figs.5(a) e (b).

VG > 0

+ + +
SiO2
Ep= VG/tox

- - - - - Wd regio/depleo
+ + +
Si-p

-- metal
SiO2 Si-p
(a) (b)
Figura.5(a) Esquematizao da regio de depleo no capacitor;(b) Diagrama de bandas
do silcio, com o encurvamento dos nveis Ec, Ev e Ei.

93
 A capacitncia relacionada a regio de depleo (Csd) associada em srie com a
capacitncia do xido do eletrodo superior, resultando em uma capacitncia total da estrutura
do capacitor MOS:

Ct(VG) = [(1/Cox) + (1/Csd(VG))]1/2 (3),

onde:
Ct(VG)- capacitncia total da estrutura MOS;
Cox - capacitncia do xido (Eq.1);
Csd(VG)- capacitncia da regio de depleo, que dada por:

Csd (VG) = si/Wd(VG) (4),

onde:
si - constante dieltrica do silcio.

(iii) Regio de inverso: aumentando-se ainda mais a tenso V G aplicada na eletrodo

superior da estrutura MOS (VG >> Vfb), consegue-se igualar as concentraes de portadores
(minoritrios e majoritrios) com a concentrao do nvel intrnseco do semicondutor (n=p=ni).
Neste caso, os nveis intrnseco e o de Fermi no diagrama de bandas assumem valores iguais.
Ocorre a atrao de portadores minoritrios (eltrons) em direo a superfcie do substrato.
Forma-se uma camada de inverso do tipo-n na interface Si/SiO2 . Com um valor maior de
VG (mantendo-se as condies de equilbrio), h um aumento na concentrao de eltrons
na superfcie do substrato, s(VG) torna-se saturado e Wd torna-se constante, alcanando um
valor mximo. Esta a condio de inverso forte (VG>2Vfb s>2f), com Wd = Wmax
(regio de depleo com largura mxima). O nvel de Fermi aproxima-se da banda de
conduo prxima da superfcie, como mostra as Figs.6(a) e (b).

VG >>>0

++++++++++
SiO2
Ep= VG/tox

--------------------- camada/inverso
- - - - - Wd regio/depleo
Si-p

-- SiO2 metal
Si-p
(a) (b)
Figura.6(a) Esquematizao da regio de inverso forte no capacitor; (b) Diagrama
de bandas de energia com os encurvamentos dos nveis de energia Ec, Ev e Ei.

O valor da capacitncia da estrutura MOS, em condio de inverso, funo da

freqncia do sinal ac de polarizao aplicado na eletrodo superior [10]. Para as medidas C-V
em baixa freqncia, tipicamente entre 5 a 100 Hz, o perodo de um sinal ac muito maior
que o tempo de resposta dos portadores minoritrios. Ento, quando formada a camada de
inverso, ocorre a gerao de pares eltron-lacuna suficiente para compensar o sinal aplicado,
ou seja, os eltrons (portadores minoritrios) em alta concentrao acompanham o sinal ac de
baixa freqncia, mantendo-se um estado de equilbrio. Assim, a capacitncia total para a
condio de inverso torna-se igual a Cox (Eq.1).

94
 Para medidas C-V em alta freqncia (> 1 kHz), em condies de acumulao e
depleo, h portadores majoritrios em concentrao suficiente para responder um sinal ac
deste tipo. Mas, na inverso, a capacitncia determinada pelo tempo de resposta dos
portadores minoritrios. Para um sinal de polarizao em alta freqncia, h um atraso dos
portadores minoritrios em relao a este sinal ac, ou seja, estes portadores no so gerados
em taxa alta suficiente para compensar o sinal aplicado na eletrodo superior. Ocorre a
modulao da camada de depleo de largura mxima e constante. Na condio de inverso
forte, portanto, a capacitncia total da estrutura MOS torna-se mnima:

Cmin = [(1/Cox) + (Wdmax/si)]1/2 (5),

onde:
Cmin- capacitncia total mnima para condio de inverso; utilizando-se sinal de
polarizao de alta freqncia;
Wdmax- largura mxima da camada de depleo;
Cox- capacitncia no xido;
si- constante dieltrica do silcio.

Numa estrutura MOS no ideal, h a presena de cargas no xido e na interface

Si/SiO2, e as funes trabalho do metal e do semicondutor so diferentes. Isto provoca um
deslocamento da curva C-V da estrutura MOS real em relao a ideal [4], pois a diferena
de potencial entre os eletrodos do capacitor MOS (VG) depende diretamente da diferena
das funes trabalho (MS), da tenso no xido (Vox), que relacionada com as cargas
efetivas no xido Q o, e do potencial de superfcie s:

V G = V ox + MS + s (6),

(a) Para um capacitor MOS ideal, a Eq.6 torna-se:

V G = s , pois V ox = 0 e MS = 0.
Para V G = Vfb (condio de banda plana); s = 0, portanto, V fb = 0

(b) Para um capacitor MOS real:

Vox = Q o .A/Cox ,
onde:
Cox dado pela Eq.1;
A - rea do dispositivo;
Qo- carga efetiva no xido.

Para condio de banda plana:

s = 0; VG = V fb = MS +Qo .A/Cox (7).

Da expresso 7, tem-se que:

Qo = [ MS - Vfb ].Cox/A (8)

Desta maneira, verifica-se um deslocamento no eixo da tenso (de Vfb=0 para Vfb=VG)
da curva C-V experimental (real) em relao a terica (ideal) (Figura 9). A tcnica C-V
permite determinar importantes propriedades eltricas das estruturas MOS, atravs de
comparao das curvas experimentais e tericas [9]. Diferentes procedimentos de medidas e
mtodos (recursivo, grficos e de deslocamentos de curvas C-V) so utilizados para

95
determinar estas propriedades, como: capacitncia de banda plana (Cfb), tenso de banda-
plana (Vfb), largura da camada de depleo (Wd), espessura do xido (t ox), concentrao efetiva
de dopantes eletricamente ativos (NA,D, A-para dopantes aceitadores de eltrons e D-para
dopantes doadores de eltrons), densidade de carga efetiva no xido (Q o), densidade de cargas
capturadas na interface (Qit), densidade de cargas mveis (Qm), densidade de cargas fixas (Qf)
e densidade de cargas capturadas (Q ot) no xido [10].

2.1- CARGAS NO XIDO DE SLICIO [10-14].

H quatro tipos de cargas que normalmente so observadas na estrutura do SiO2 e na

interface SiO2/Si como mostrado na Figura 7 [10]: cargas mveis, cargas capturadas no xido,
cargas fixas e cargas capturadas na interface. A carga efetiva Qo no xido compreende estes
quatro tipos de cargas. A presena delas no xido ou na interface xido/semicondutor ajuda a
diminuir a integridade do filme isolante e aumenta a instabilidade do comportamento dos
dispositivos MOS, gera rudos, aumenta as correntes de fuga das junes e da superfcie,
diminui a tenso de ruptura dieltrica, altera o potencial de superfcie s, afeta a tenso de
limiar Vt. Nveis aceitveis de densidade de carga efetiva no xido em circuitos ULSI so da
ordem de 1010 cm-2.

Figura 7 - Cargas no Silcio Termicamente Oxidado [10].

2.1.1 - Qm - CARGAS MVEIS.

As cargas mveis Qm so associadas a contaminao do xido de silcio por ons dos

metais alcalinos Na+, K+ e Li+ e ons H+ e H3O+. Estes ons so mveis no xido sob efeito de
campo eltrico temperaturas T temperatura ambiente. Alteram o potencial de superfcie s
e provocam instabilidade das caractersticas eltricas dos dispositivos MOS.
As cargas mveis Qm, principalmente os ons de sdio Na+, podem incorporar-se ao
xido de silcio nos processos de evaporao, oxidao trmica, recozimento trmico,
aplicao de fotorresiste e em qualquer etapa da fabricao, em que se utiliza o manuseio das
lminas. A contaminao do xido por cargas mveis pode ser reduzida para nveis aceitveis
da ordem de 1010 cm-2 , atravs da utilizao de [10-14]:
* tubos e borbulhadores de quartzo com alta pureza;

96
* oxidao seca ou em ambiente clorado, com recozimento ps-oxidao para obteno de
xido de eletrodo superior;
* oxidao pirognica ao invs da mida (em ambiente com H2O) para obteno de xido de
campo;
* limpeza do tubo de quartzo do forno de processamento trmico em ambiente clorado em altas
temperaturas, antes da oxidao;
* xido de silcio dopado com fsforo (passivao com fosforosilicato);
* reagentes, nas etapas qumicas, com baixos nveis de Na +;
* gua D.I. 18 M para ltimo banho de cada etapa qumica;
* evaporao com alumnio de alta pureza;
* filamentos para evaporao livres de Na +;
* evaporao por canho de eltrons ou por sputtering ao invs de evaporao trmica;
* luvas, mscaras e roupas adequadas para manuseio geral das lminas;
* processo automtico de transporte das lminas.

2.1.2 - Qit - CARGAS CAPTURADAS NA INTERFACE SiO 2/Si.

Por localizar-se na interface entre o SiO2 (material amorfo) e o Si (material cristalino),

as cargas capturadas na interface Q it ocorrem devido aos defeitos de posicionamento atmico
de uma estrutura silcio-oxignio (Si parcialmente oxidado ou Si no saturado) e a presena de
impurezas metlicas. Estados qunticos de energia so introduzidos na banda proibida do silcio
por estas cargas Qit, permitindo uma maior facilidade de comunicao eltrica entre as bandas
de valncia e conduo do silcio. Conforme o potencial de superfcie, esta facilidade de
comunicao eltrica permite variar o estado da carga Qit capturando (carregando) ou emitindo
(descarregando) portadores [10-14]. Portanto, estas cargas so positivas ou negativas.
A presena de Qit na interface SiO2/Si depende de vrios parmetros das etapas de
fabricao dos dispositivos MOS [10-14], tais como: orientao cristalogrfica dos substratos
de silcio), que determina a densidade relativa de ligaes na interface, sendo
Qit(111)>Qit(110)>Qit(100); temperatura de oxidao; ambiente de oxidao (Qit de ambiente
de H2O > Qit de ambiente de O2); recozimento ps-oxidao em N2 em alta temperatura por
tempo prolongado; contaminao por impurezas interfaciais (em ambientes de difuso,
oxidao e implantao); recozimento a baixa temperatura em ambientes sem a presena de
hidrognio; e processos radioativos (litografia por feixe de eltrons, raio-X e UV, evaporao
por feixe de eltrons, implantao inica, plasma e sputtering) que quebram ligaes
atmicas.
A neutralizao efetiva das cargas Q it executada por processos de recozimento ps-
metalizao (sinterizao) em baixa temperatura (aproximadamente 4500C) em ambientes com
a presena de hidrognio [10-14]. O hidrognio reduz a presena de Qit pois satura as ligaes
dos tomos de oxignio e de silcio e remove os defeitos estruturais na interface SiO2/Si. A
unidade de densidade de cargas capturadas na interface Dit normalmente representada por
nmero de cargas/cm2-eV e valores da ordem de 1010/cm2-eV so aceitveis para tecnologia
ULSI.

2.1.3- Qf - CARGAS FIXAS.

As cargas fixas Qf localizam-se na camada do xido a menos de 2.5 nm da interface

SiO2/Si, que a regio de xido tensionado (xido no-estequiomtrico, com composio do
tipo SiOx). As cargas fixas Qf no se comunicam eletricamente entre as bandas de valncia e
conduo do silcio (no h troca de portadores com o semicondutor) e mantm seu estado de
carga (so cargas positivas).
A presena de Qf no xido depende de vrios parmetros, que so: a orientao cristalina dos
substratos de silcio (Qf(111)>Qf(110)>Qf(100)), o ambiente de oxidao (seco ou mido), a

97
temperatura de oxidao, as condies de resfriamento dos substratos de silcio aps a
oxidao e a presso de O2 no ambiente de oxidao [10-14].

2.1.4- Qot - CARGAS CAPTURADAS NO XIDO.

As cargas capturadas no xido Qot localizam-se por todo o volume do filme de SiO2 e
so lacunas ou eltrons em armadilhas (traps) no corpo do xido. Estas armadilhas so
impurezas e ligaes atmicas quebradas (provocadas por tenses e defeitos no xido).
Normalmente so neutras, mas tornam-se carregadas quando eltrons ou lacunas so
introduzidos no xido por: tunelamento de portadores do substrato de silcio ou da eletrodo
superior (pode ocorrer para dispositivos MOS com xidos de eletrodo superior ultra-finos);
injeo de portadores por avalanche (pode ocorrer quando h grande diferena de potencial
entre as vrias regies de um dispositivo em operao, provocando a acelerao de portadores
por avalanche para dentro do xido); e exposio a radiao ionizante (com energia > 8.8
eV(energia da banda proibida (gap) do SiO2 )) [10-14]. Alm disso, as cargas capturadas no
xido Qot no variam com a polarizao de eletrodo superior, como ocorre com as cargas
capturadas na interface.
Recozimentos em ambiente com hidrognio em aproximadamente 4500C so eficazes na
minimizao das cargas Qot.

3- VARIAES DA CARACTERSTICA C-V.

As Figuras 8 (a), (b), (c) e (d) apresentam as variaes bsicas da caracterstica C-V de
um capacitor, medida em alta freqncia e provocadas pela presena das cargas Qm, Qf, Qit e
Qot, respectivamente. Os deslocamentos no eixo da tenso das curvas C-V so as variaes
produzidas pela presena de Qm, Qf e Qot no xido. Como estas variaes so similares,
necessita-se de uma identificao completa da origem de cada carga [14]:

Figura 8- Variaes bsicas na caractersticas C-V de alta freqncia provocadas pela

presena das cargas (a) Q f, (b) Qm, (c) Qit e (d) Qot [14].

98
 A presena da carga fixa Qf no xido, que geralmente positiva, provoca um
deslocamento negativo no eixo da tenso e no exibe histerese (deslocamento para sinais de
rampa crescentes e decrescentes) na curva C-V (Figura 8 (a)).
A presena da carga mvel Qm, que geralmente devida ons positivos que
respondem a aplicao de campos locais no xido mesmo em temperatura ambiente, provoca
histerese na curva C-V devido `a sua movimentao desses ons no xido, causada pela tenso
em rampa aplicada durante a medida (Figura 8 (b)).
A presena da carga capturada Qot no xido provoca principalmente um deslocamento
positivo (causado por eltrons capturados) ou negativo (causado por lacunas capturadas) no
eixo da tenso, resultante em perturbaes como a passagem de uma corrente eletrnica no
xido ou a gerao de pares de eltrons-lacunas mveis dentro do xido (Figura 8(d)). As
cargas Qot no xido tambm podem provocar histerese na curva C-V.
A carga capturada na interface Qit provoca uma distoro na curva C-V de alta
freqncia (Figura 8(c)). Ela est associada densidade Dit(E) de estados qunticos de energia
introduzidos por defeitos na banda proibida do silcio (onde as cargas podem ser capturadas), o
que causa uma maior comunicao eltrica entre as bandas de valncia e conduo do silcio,
resultando em um deslocamento Vfb da tenso de banda-plana na medida [14].

4- DETERMINAO DA DENSIDADE DE CARGAS EFETIVAS NA ESTRUTURA

SiO2/Si.

Na estrutura MOS real ocorre a presena de cargas no xido e na interface SiO2/Si, o

que causa um deslocamento no eixo da tenso (de Vfb=0 para Vfb=VG) da curva C-V
experimental (real) em relao a terica (ideal) (Figura 9). A neutralidade global de cargas na
estrutura MOS alcanada pela presena de uma carga imagem no semicondutor ou no metal
correspondente s cargas no xido e na interface SiO2/Si. Define-se como densidade de cargas
efetivas no xido Q o/q, a densidade da carga imagem induzida no semicondutor [12]. Portanto,
pode-se assumir que a carga efetiva Qo no xido compreende os quatro tipos de cargas
apresentados.

Figura 9- Deslocamento no eixo da tenso (de V fb=0 para Vfb=VG) da curva C-V
experimental (real) em relao a terica (ideal) [12].

99
4.1- PROCEDIMENTO - DETERMINAO DE Q o/q.

O sistema C-V de alta freqncia (1 MHz), com um capacmetro BOONTON 72-B,

esquematizado na Figura 10, permite obter a capacitncia diferencial em funo da polarizao
no capacitor MOS. Neste sistema aplica-se uma tenso em rampa com velocidade baixa entre
os eletrodos do capacitor. Determina-se Qo/q atravs da comparao entre as curvas C-V
experimental e terica na condio de banda-plana (potencial de superfcie nulo). Utilizando-se
o valor de Cfb (capacitncia de banda-plana) ideal obtm-se na curva C-V experimental o valor
de Vfb (tenso de banda-plana) (Figura 9). Com o valor de Vfb, tem-se pela expresso (8) o
valor de Qo. O mtodo mais usado para determinar Cfb e conseqentemente Vfb e Qo emprega o
clculo recursivo da concentrao de dopantes NA,D.

Figura 10- Sistema C-V de alta freqncia.

4.1.1- MTODO RECURSIVO DE OBTENO DE Q o/q [12].

Considerando-se a curva C-V experimental da Figura 10, determina-se Qo/q pelo

mtodo recursivo utilizando-se a seguinte seqncia de expresses:

Da expresso 1, obtm-se o valor da espessura t ox do xido:

tox = (o.ox.A)/Cox (9)

onde:
Cox - capacitncia no xido = C max - capacitncia mxima para condio de
acumulao;
o - permitividade no vcuo - o = 8.854x10-14 F/cm;
ox - permitividade do xido;
tox - espessura do xido;
A - rea do eletrodo superior do capacitor MOS.

100
 Da expresso 5, obtm-se a largura da camada de depleo Wd:

Wd = [(Cmin/Cox) -1].(Si .0.A)/Cox (10)

onde:
Cmin- capacitncia total mnima para condio de inverso; utilizando-se sinal de
polarizao de alta freqncia;
Cox- capacitncia no xido; o - permitividade no vcuo;
si- constante dieltrica do silcio - si = 11.9.

Da equao 2 obtm-se a concentrao de dopantes aceitadores ou doadores no

silcio NA,D:

NA,D = (4. si. F)/q.Wd2 (11)

onde:
si - coeficiente de permissividade eltrica do silcio;
q - carga do eltron - q = 1.602x10 -19 C;
Wd - largura da camada de depleo;

F - potencial de Fermi, dado por [14]:

F = (kT/q). ln[NA,D/ni] (12)

onde:
(kT/q) - energia trmica (300 K) = 0.0258 V;
NA,D - concentrao de dopantes aceitadores ou doadores no silcio;
ni - concentrao de portadores intrnseco no silcio - ni = 1.45x1010/cm3.

e F > 0, para substrato tipo-p;

F < 0, para substrato tipo-n.

Substituindo-se a expresso 12 em 11, tem-se a expresso para determinao de

NA,D* recursivamente:

NA,D = {[(4.si .kT)/q]. ln[NA,D*/ni]}/q.Wd2 (11)

onde:
si - coeficiente de permissividade eltrica do silcio;
q - carga do eltron - q = 1.602x10 -19 C;
Wd - largura da camada de depleo;
(kT/q) - energia trmica (300 K) = 0.0258 V;
NA,D* - concentrao de dopantes obtida recursivamente;
ni - concentrao de portadores intrnseco no silcio - ni = 1.45x1010/cm3.

O valor de N A,D* substitudo na expresso da capacitncia de banda-plana C fb, dada

por [14]:

101
 Cfb = (o.ox.A)/{tox + (ox/si).[(kT/q). si/(q.NA,D)]1/2} (12)

onde:
si - coeficiente de permissividade eltrica do silcio;
tox - espessura do xido; ox - permitividade do xido;
A - rea do eletrodo superior do capacitor MOS
q - carga do eltron - q = 1.602x10 -19 C;
(kT/q) - energia trmica (300 K) = 0.0258 V;
NA,D* - concentrao de dopantes obtida recursivamente;
ni - concentrao de portadores intrnseco no silcio - ni = 1.45x1010/cm3.

Substituindo-se este valor de C fb na curva C-V (Figura 9), obtm-se o valor

correspondente da tenso de banda-plana V fb, que substitudo na expresso:

Qo/q = [ MS - Vfb ].Cox/q.A (13),

que similar a expresso A8,

onde:
Vfb - tenso de banda-plana;
Cox - capacitncia no xido = C max - capacitncia mxima para condio de
acumulao;
q - carga do eltron - q = 1.602x10 -19 C;
A - rea do eletrodo superior do capacitor MOS;

e MS = M - S - diferena entre as funes trabalho do metal e do semicondutor;

com S = - F e para eletrodo de Al M = - 0.6 V; portanto, neste caso:

MS = -0.6 - (- F) (14).

5- RUPTURA NOS XIDOS E CARACTERSTICA I-V.

Um campo eltrico muito intenso (> 1MV/cm), maior que um determinado valor
crtico, aplicado estrutura MOS provoca a ruptura do xido, que perde as propriedades
isolantes. Este campo eltrico denominado campo de ruptura dieltrica E br dado por [15]:

Ebr = Vbr/tox (15)

onde:
Vbr - tenso correspondente ruptura dieltrica (unidade expressa em [MV]);
t ox - espessura do xido (unidade expressa em [cm]).

A ruptura dieltrica um fenmeno que pode ocorrer atravs da multiplicao por

avalanche de eltrons [15]:

Um campo eltrico suficientemente intenso, aplicado ao capacitor MOS, fornece a

alguns eltrons energia suficiente para serem injetados na banda proibida do xido. Os eltrons
injetados, que esto com alta energia cintica, colidem com outros eltrons ligados na rede

102
cristalina, retirando-os de suas rbitas e gerando eltrons e lacunas livres, que contribuem para
o aumento da corrente e de defeitos (traps) no corpo do xido. Os pares eltron-lacuna
gerados podem ento criar eltrons e lacunas livres adicionais ao longo de suas trajetrias
dentro da rede cristalina. Este processo causa uma multiplicao de portadores livres por
avalanche na estrutura dieltrica.
O processo de avalanche provoca o surgimento de uma grande quantidade de
defeitos (traps) na estrutura dieltrica. Alm disso, o xido torna-se aquecido pela interao
dos pares eltron-lacuna gerados. Em algumas posies da rede cristalina, o material aquecido
pela alta densidade de energia cintica local alcana a sua temperatura de fuso. Neste locais,
onde o material se funde, forma-se um micro plasma, que rompe totalmente a estrutura do
dieltrico.
As lacunas ou eltrons gerados podem tambm ocupar algumas armadilhas (traps),
que so impurezas e ligaes atmicas quebradas (provocadas por tenses e defeitos) j
anteriormente presentes no corpo do xido. Estas armadilhas, normalmente neutras, quando se
tornam carregadas pela introduo de eltrons ou lacunas, so denominadas de cargas
capturadas no xido Qot e localizam-se por todo o volume do filme de SiO2 (item 2.1.4). A
presena destas cargas no xido tambm contribui para o aumento da corrente no corpo do
dieltrico. Com isso, a ruptura do xido pode ocorrer pela aplicao de campos menos intensos
(< 6 MV/cm).

5.1- CARACTERSTICA I-V.

O campo de ruptura dieltrica pode ser determinado atravs da caracterstica I-V do

capacitor MOS, obtida pela aplicao de uma tenso dc (> 3 V). A Figura 11 mostra em (a) o
arranjo experimental para a obteno da medida corrente x tenso e em (b) mostra uma
caracterstica I-V de um capacitor MOS. Um analisador de parmetros HP-4145B, que permite
aplicar uma tenso dc de at 100 V, foi o equipamento utilizado para a obteno da medida
I-V.

(a)

(b)

Figura 11. (a) Arranjo experimental para a obteno da medida I-V;

(b) Caracterstica I-V de um capacitor MOS [14].

103
 Da caracterstica I-V (Figura 11) se obtm o valor correspondente de tenso aplicada
ao capacitor MOS que permite o aumento da corrente eltrica. Este valor de tenso dividido
pela espessura do isolante (expresso 15) resulta no valor do campo de ruptura dieltrica.

6- REFERNCIAS BIBLIOGRFICAS.

[1]- J.E. Lilienfeld, U.S. Patent, 475175 (1926), 1877140 (1928) e 190018 (1928).
[2]- O. Heil, British Patent, 439457 (1935).
[3]- W. Shockley and G.L. Pearson, Phys. Review, 74, 547 (1945).
[4]- G.J. Frosch and L. Derrick, J. Electrochem. Soc., 104, 547 (1957).
[5]- J.A. Hoerni, Planar Silicon Transistors and Diodes, IRE Electron Devices Meeting -
Washington D.C. (1960).
[6] D. Khang and M.M. Atalla, Silicon-Silicon Dioxide Field-Induced Surface Devices, IRE-
AIEE Solid-State Device Research Conference, Carnegie Institute of Technology, Pittsburgh,
Pa. (1960).
[7]- S.R. Hofstein and F.P. Heiman, Proc. IEEE,51, 1190 (1963).
[8]- E.H. Snow, J. Appl. Phys., 36(5), 1664 (1965).
[9]- J.A. Diniz, Tese de Mestrado-FEEC/UNICAMP (1992).
[10]- D.F. Takeuti, Tese de Mestrado-FEEC/UNICAMP (1992).
[11]- F. Damiani, Tese de Doutorado-FEEC/UNICAMP (1982).
[12]- N.G. Fontela, Tese de Mestrado- LME/USP (1978).
[13]- E.H. Nicollian and J.R. Brews, MOS (Metal Oxide Semiconductor) Technology, John
Wiley & Sons, New York (1982).
[14]- F.J.Feigl, VLSI Electronics - Microelectronic Science, Ed. N.G. Einspruch e G.B.
Larrabee, Academic Press, 6, 147 (1983).
[15]- N.P. Bogoroditsky, V.V. Pasynkov and B.M. Tareev, Electrical Engineering Materials,
MIR Publishers Moscow, 79 (1979).

104
O Transistor de Efeito de Campo Metal-xido-Semicondutor MOSFET

Jacobus W Swart

Vimos em captulo anterior o efeito do campo eltrico ou da tenso aplicada, a

uma porta de um capacitor MOS, ou seja, como, variando a tenso VG, variam os
diagramas de bandas, de densidades de cargas, de campo eltrico e de potencial
eltrico num eixo perpendicular superfcie. Estes resultados resultam da anlise
eletrosttica unidimensional, pelo uso das equaes bsicas de semicondutores e da
equao de Gauss e/ou de Poisson.
Esta anlise resultou entre outros, na determinao da tenso de limiar clssica
da estrutura MOS, definida como a condio onde o potencial de superfcie torna-se de
valor igual a duas vezes o potencial de Fermi, ou seja, considerando substrato tipo p,
temos:

S = 2. F (1)
kT N A
onde: F = ln (2)
q ni
1
VT = VFB + 2. F + . 2.q. Si .N A .2. F (3)
CO
onde:
QO
VFB = + MS (4)
CO
QO = carga efetiva de interface SiO 2-Si, por unidade de rea.
MS = diferena de funo trabalho entre o metal e o semicondutor.

C O = ox = capacitncia de placas paralelas do dieltrico de porta
t ox
por unidade de rea.

Estes conceitos citados acima constituem os fundamentos para o entendimento

do transistor MOSFET ou simplesmente MOS. O princpio bsico do transistor MOS
na verdade bem simples e foi proposto e patenteado j em 1928, por Lilienfeld, um
homem muito frente do seu tempo. Dizemos frente do seu tempo, pois a realizao
fsica do transistor MOS no foi possvel na poca, pela no maturidade tecnolgica. A
Fig. 1 ilustra um desenho esquemtico do transistor, como apresentado na patente. A
limitao tecnolgica da poca refere-se ao no controle e alta densidade de estados e
cargas de superfcie do semicondutor. Esta alta densidade de estados de superfcie
produzia uma blindagem do semicondutor, impedindo assim uma modulao da
densidade de portadores, portanto, da condutncia entre os contatos de fonte e dreno,
pela tenso de porta. Finalmente, apenas em 1960, obteve-se sucesso na fabricao
do transistor MOS, na Bell Labs, por D. Kahng e M. Atalla. A Fig. 2 mostra um desenho
esquemtico do transistor MOS tipo nMOS (substrato p). O transistor MOS um
dispositivo de 4 terminais, sendo estes: fonte, dreno, porta e substrato. O transistor
pMOS complementar ao nMOS, ou seja, formado por substrato tipo n e regies de
fonte e dreno tipo p.

1
 Neste captulo apresentaremos os princpios fsicos do transistor MOS e os
modelos bsicos de operao.

Fig. 1 Desenho esquemtico do transistor MOSFET como apresentado por

Lilienfeld, em 1928.

Fig 2 Desenho esquemtico da estrutura moderna do transistor MOSFET em

perspectiva, corte em seco transversal e o smbolo do transistor nMOS

2
 1. MOS de trs terminais ou diodo controlado por porta
A Fig. 3 ilustra a estrutura de um MOS de 3 terminais ou diodo controlado por
porta. Esta estrutura no tem aplicao prtica como dispositivo, mas de extrema
relevncia para o entendimento do funcionamento do transistor MOS, ou MOS de 4
terminais. O MOS de 3 terminais corresponde a um meio transistor, omitindo-se o seu
dreno.

Fig. 3 Estrutura de diodo controlado por porta o MOS de 3 terminais.

Para entender o efeito do diodo sobre a anlise do capacitor MOS, devemos

juntar os conceitos do diodo pn e do capacitor MOS. Na Fig. 4 repetimos as estruturas
de bandas de diodos pn, sem e com polarizao, sendo esta direta e reversa. Observa-
se que com polarizao direta ocorre uma reduo da barreira da juno enquanto com
polarizao reversa esta barreira aumenta. Para os casos de polarizao da juno, ou
seja, com a estrutura fora do equilbrio trmico, define-se nveis de quase-Fermi, que
so assumidos constantes dentro das regies de depleo (existem argumentos
convincentes que justificam esta aproximao). Dentro da regio de depleo da
juno, os dois nveis de quase-Fermi so separados em energia, com valor dado por
q.Va. Conhecidos os valores dos nveis de quase-Fermi podemos determinar as
concentraes dos portadores pelas relaes de Boltzmann.
A Fig. 5 mostra os diagramas de bandas bi-dimensional, de MOS de 3 terminais,
com diodo sem polarizao e com polarizao reversa. O caso do diodo com
polarizao direta no tem interesse para estudo de transistores MOS, dado que nunca
devemos polarizar as junes de fonte e dreno diretamente em relao ao substrato.

a)
3
 b)

c)
Fig. 4 Diagramas de bandas de diodo pn, a) em equilbrio, b) com polarizao
direta e c) com polarizao reversa.

Fig. 5 Diagramas de bandas bi-dimensionais de estrutura MOS de 3 terminais, a)

em equilbrio e b) com polarizao reversa do diodo.

4
 No caso do diodo com polarizao nula em relao ao substrato, a estrutura
permanece em equilbrio. Desta forma, o comportamento do capacitor MOS no sofrer
alterao em relao ao caso sem diodo, ou seja, valem os mesmos diagramas de
bandas, de densidade de cargas, de campo eltrico e de potencial eltrico do caso do
capacitor MOS convencional. Ocorrer apenas uma nica alterao, com relao ao
comportamento da curva C-V de alta freqncia da porta em relao ao substrato. Esta
curva ser o mesmo ao da curva C-V de baixa freqncia do capacitor. A explicao
deste resultado fcil de obter ao re-lembrar o motivo da diferena do comportamento
das curvas C-V de baixa e alta freqncia do capacitor MOS convencional. No caso do
MOS de 3 terminais, assim como no caso do capacitor MOS em baixa freqncia, a
capacitncia volta ao valor de C MAX para VG na regio de inverso forte. O motivo disto
atribudo habilidade dos portadores do canal responderem variao de V G, curto-
circuitando assim a capacitncia da regio de depleo abaixo da porta. No caso do
capacitor MOS medido em baixa freqncia, esta resposta d-se pela gerao e
recombinao de portadores (tempo de vida bem menor que o tempo de variao da
tenso), enquanto que no caso do MOS de 3 terminais, a resposta dos portadores de
canal d-se pelo suprimento ou drenagem de portadores pelo diodo justaposta ao canal
(no capacitor MOS convencional no existe esta fonte).
A grande diferena, no entanto, entre o MOS de 2 terminais e o MOS de 3
terminais ocorre com a polarizao reversa do diodo, como ilustra o diagrama de
bandas da Fig. 5b. Mesmo com VG com valor na regio de inverso do MOS de 2
terminais, pode no ocorrer inverso no MOS de 3 terminais. Isto se deve ao fato do
diodo drenar todos os portadores do canal enquanto o seu potencial de superfcie for
inferior ao potencial do diodo, VD+Vbi. Apenas quando o potencial de superfcie do
canal tornar-se de valor semelhante ao do diodo poderemos manter uma camada de
inverso na superfcie do semicondutor.
Enquanto o diodo polarizado impedir a inverso da superfcie (V G<VTB, onde V TB
o novo valor de tenso de limiar, dependente de VD), as relaes de densidade de
portadores (Boltzamann com quase-Fermi) e a equao de Gauss devem ser
respeitadas. A ausncia da carga de inverso deve ser compensada por um
incremento da carga de depleo para neutralizar a carga na porta, que aumenta com
a tenso VG. Esta carga de depleo est relacionada com o potencial de superfcie,
pela relao normal de uma camada de depleo obtida pela aproximao de
depleo:

QD = 2q. Si .N A . S (5)

A inverso ir ocorrer quando o potencial de superfcie tornar-se igual a VD+Vbi ou

VD+2F. Isto altera o valor da tenso de limiar para VTB dado por:

1
VTB = VFB + VD + 2. F +
. 2.q. Si .N A .(VD + 2. F ) (6)
CO
Em muitos casos, desejamos o valor VG de limiar no em relao ao substrato,
mas sim em relao tenso do diodo (normalmente a fonte do transistor MOS). Neste
caso devemos apenas aplicar a relao de mudana de referencial:

5
 1
VTD = VFB + 2. F + . 2.q. Si . N A .(VD + 2. F ) (7)
CO

No caso do transistor ou MOS de 4 terminais, esta expresso apresentada

normalmente como tenso de limiar de porta em relao ao terminal de fonte do
transistor. Portanto devemos substituir a tenso VD por VSB ou ainda por -VBS. Obtm-
se desta forma o VT do transistor dado por:

1
VT = VFB + 2. F + . 2.q. Si .N A .(2. F + VSB ) (8)
CO

A Fig. 6 mostra curvas C-V de dispositivo MOS de 3 terminais, tendo a tenso do

diodo como parmetro. Observa-se que quanto maior a tenso reversa do diodo, maior
a tenso de limiar de inverso e menor a capacitncia mnima obtida antes da inverso,
o que corresponde a uma regio de depleo maior e uma tenso de superfcie
tambm maior. O entendimento desta srie de curvas ajuda em muito o entendimento
do transistor MOS, incluindo o porque do aumento da tenso de limiar do transistor
quando aumentarmos a polarizao reversa da fonte do transistor em relao ao
substrato.

Fig. 6 Curvas C-V de dispositivo MOS de 3 terminais, com tenso do diodo como
parmetro.

2. Regies de operao
Dependendo da polarizao dos 4 terminais do transistor, definem-se
basicamente 3 regies de operao do mesmo: corte, linear e saturao. A Fig. 7
mostra uma srie de curvas caractersticas de um transistor nMOS. O transistor nMOS
funciona com tenses de porta e dreno positivas em relao fonte, passando corrente
positiva do dreno para a fonte. O transistor pMOS por outro lado, funciona com tenses
de porta e de dreno negativas em relao fonte, passando corrente negativa do dreno
para a fonte. Apresentaremos nossa anlise, considerando transistores tipo nMOS.
6
 Fig. 7 Curvas caractersticas de transistor nMOS, com indicao das regies de
operao: corte, linear e saturao.

Para tenso de porta menor que a tenso de limiar, V T, do transistor, a densidade

de cargas no canal nula ou muito pequena. Desta forma, a corrente que fluir entre
dreno e fonte tambm ser nula ou muito pequena (desprezvel em escala linear).
Nestas condies, o transistor est em regio de corte, ou ainda, em regio sub-limiar.
Para tenso de porta acima do valor da tenso de limiar e tenso de dreno com
valor pequeno, o transistor est na regio linear ou tambm chamado de regio triodo.
Nesta regio, a corrente diretamente proporcional s tenses de porta e de dreno.
Como a densidade de cargas no canal diretamente proporcional tenso VGS, a
condutncia, ou a corrente IDS, entre dreno e fonte, tambm segue esta mesmo relao
com VGS. No entanto, como mostraremos no prximo item, a condutncia de canal
apresenta uma dependncia com a tenso de dreno. Mais especificamente, a
condutncia diminui com a tenso V DS, resultando num aumento no linear da corrente
IDS com VDS.
Agora, quando a tenso de dreno, VDS, passa de um certo valor, a corrente IDS,
fica aproximadamente constante. Esta regio a chamada de saturao. A tenso V DS
a partir da qual a corrente satura, chamada de tenso de saturao, VDssat. Esta
tenso apresenta uma dependncia com a tenso de porta aplicada, como veremos
tambm no prximo item.

3. Relaes de Corrente-Tenso do Transistor MOS

No desenvolvimento de modelos de corrente do transistor faremos uso das
seguintes hipteses ou aproximaes:
A mobilidade de portadores de canal constante.
O gradiente de potencial na direo y, de fonte para dreno, muito menor que o
gradiente de potencial na direo x, de porta para substrato. Esta aproximao
conhecida como aproximao de canal gradual e permite simplificar a equao
de Poisson tridimensional para unidimensional. Desta forma, todos os resultados
da anlise de densidades de carga de inverso e de depleo do capacitor
MOS, bem como do diodo controlado por porta, podem ser aplicados
diretamente ao transistor.

7
 Temos o canal formado em toda a superfcie, desde a fonte at o dreno (regio
linear ou triodo).
A Fig. 8 mostra um desenho esquemtico do transistor nMOS polarizado em
regio linear, onde temos um canal formado (inverso forte) desde a fonte at o dreno.
A fonte considerada aterrada, ou seja, o terminal de referncia para as tenses de
porta, dreno e substrato. Mostraremos que a densidade carga de inverso no
constante ao longo do canal, mas ao contrrio, reduz-se da fonte at o dreno (VDS>0).

Fig. 8 Desenho esquemtico de transistor nMOS polarizado na regio linear de

operao.

De acordo com a teoria desenvolvida no capacitor MOS e do diodo controlado por

porta podemos escrever:

VGB = V FB + VOX ( y ) + S ( y ) (9)

O potencial de superfcie no ponto y pode ser desmembrado como (superfcie com

canal formado):

S ( y ) = 2. F + V ( y ) (10)

onde V(y) tenso reversa aplicada entre o canal e o substrato, variando desde
VSB (tenso entre fonte e substrato) em y=0, a V DB (tenso entre dreno e substrato) em
y=L.

VOX a queda de tenso sobre xido e pode ser expressa por (pela lei de Gauss):

QS Q + QD
VOX ( y ) = = I (11)
CO CO

onde, QS a densidade de carga no semicondutor, QI a densidade de carga de

inverso no canal e Q D a densidade de carga de depleo. Estas cargas variam com
y.

Das relaes acima podemos escrever:

QI ( y ) = C O [VGB VFB 2 F V ( y )] Q D ( y ) (12)

8
 Na condio de canal formado temos que:

QD ( y ) = 2q. N A Si [2 F + V ( y )] (13)

QI ( y ) = C O [VGB VFB 2 F V ( y )] + 2q. Si .N A [2 F + V ( y )] (14)

De posse da densidade de carga de inverso do canal podemos determinar a sua

condutncia e a relao I-V, como veremos nos prximos subitens.

3.1 Modelo de Lei Quadrtica, Shichman e Hodges ou SPICE Nvel 1

Neste modelo, assume-se a seguinte aproximao: a largura, portanto tambm a
carga, da regio de depleo constante, desde a fonte at o dreno e dado pelo seu
valor prximo fonte. Assim temos:

QD ( y ) = 2q. N A Si (2 F + VSB ) (15)

QI ( y ) = C O [VGB VFB 2 F V ( y )] + 2q. Si . N A (2 F + VSB ) (16)

Combinando as expresses (8) e (16) obtemos:

QI ( y ) = C O [VGB VT V ( y )] (17)

Sobre um intervalo dy do canal teremos uma queda de tenso dada por:

dV ( y ) = I D .dR( y ) (18)

O corrente ID a corrente que passa pelo canal e deve ser o mesmo valor para
qualquer ponto y (continuidade de corrente). A resistncia incremental do canal dada
por:
1
dR( y ) = xi dy (19)
1
W dx
0

onde a resistividade, W a largura do canal, xi a profundidade do canal. Por

comodidade, trabalharemos com o inverso da resistncia incremental. Lembramos
ainda a expresso da resistividade de eltrons no canal n:

1
= (20)
q n .n

onde n a mobilidade de eltrons (assumida constante em x e em y). Assim

podemos escrever o inverso da resistncia incremental como:

9
 i x
1 W W
= n qn( x )dx = n QI (21)
dR( y ) dy 0 dy

Substituindo (21) em (18) temos:

dy
dV ( y ) = I D (22)
W n QI

I D dy = W n QI dV ( y ) (23)

Integrando esta expresso em y, de 0 a L, ou em V, de 0 a VDS, resulta:

L V DS

I D dy = W n Q I dV ( y ) (24)
0 0

Integrando o lado esquerdo desta equao obtemos:

V DS
W
I D = n
L Q
0
I dV ( y ) (25)

A equao (25) a equao bsica para o desenvolvimento de vrios modelos de

relao I-V de MOSFET.
Substituindo a relao (17) em (25), considerando ainda VGS=VGB-VSB e
VYS(y)=V(y)-VSB, temos:

DS V
W
I D = n C O [(VGS VT ) VYS ( y )]dV ( y ) (26)
L 0

Efetuando a integral acima, resulta:

W V
ID = n C O [(VGS VT ) DS ]VDS (27)
L 2

A relao (27) vlida at o valor de VDS correspondente ao ponto de mximo da

curva da Fig. 9 (linha slida). Tomando o derivada nula da curva obtm-se o valor de
VDS=VDssat:

VDSsat = (VGS VT ) (28)

Observa-se da curva da Fig.9, bem como da equao (29), que o seu

comportamento bem linear para VDS pequeno (VDS << VGS-VT). Para VDS j no to
prximo da origem, a curva torna-se cada vez menos linear, correspondendo a um
aumento da resistncia de sada do transistor. Este efeito deve-se reduo da carga
no canal, medida que aumentamos a tenso de dreno (ver relao (17)).
10
 Fig. 9 Curva de corrente de dreno versus tenso VDS, para um valor fixo de VGS,
de acordo com a relao (27).

A relao (17) mostra que a carga de canal, Q I, reduz-se da fonte ao dreno, tendo
em vista que V(y) aumenta em direo ao dreno. No entanto, no necessitamos
determinar a funo V(y) para a obteno da corrente ID. Mesmo assim, poderemos
obt-lo por clculo numrico. A Fig. 10 mostra a variao qualitativa de V(y) da fonte
at o dreno (considerou-se VSB=0 neste caso). Observa-se que V(y) no varia
linearmente, mas sim com uma variao mais forte. Fisicamente isto se deve
continuidade da corrente ID ao longo do canal. Se QI(y) diminui, o campo eltrico de
arraste dos portadores deve aumentar para manter a corrente constante. Como o
campo eltrico no canal dado pela derivada de V(y) em relao a y, esta derivada
deve ser uma funo crescente, justificando assim este aumento mais forte que linear
de V(y).

Fig. 10 Variao da tenso de canal, V(y), em relao tenso de fonte, ao longo

do canal.

O modelo da lei quadrtica bastante simples e imprecisa. A sua utilidade serve,

sobretudo para anlise preliminar de circuitos ou clculos manuais. Em anlise de
circuitos por programa de simulao tipo SPICE recomenda-se o uso de modelos mais
precisos.

3.2 Modelo e Corrente de Saturao

Substituindo o valor de VDssat, dado por (28) em (27) obtm-se o valor da corrente
de saturao:
W
I Dsat = n C O (VGS VT ) 2 (29)
2L
Para VDS>VDssat, a corrente ID no varia mais, em primeira aproximao.
Fisicamente, o ponto de saturao corresponde situao em que QI torna-se
nula, ou seja, ocorre a constrio do canal (pinch-off). No ponto de constrio do
11
canal ocorre uma inverso do campo eltrico no xido, como ilustram os resultados
numricos apresentados nas figuras 11 e 12. Entre a fonte, y=0, e o ponto de
constrio, y=y, valem as hipteses adotadas para o desenvolvimento do modelo de
corrente do transistor, porm para y>y, a hiptese de canal gradual deixa de valer, ou
seja, a variao do campo eltrico longitudinal deixa de ser desprezvel em relao
variao do campo eltrico transversal. Neste momento necessitaramos de clculos
bidimensionais para calcular as densidades de cargas, campos eltricos, potenciais,
valor de y e a corrente I D.

Fig. 11 Variao do potencial V(y) e do campo eltrico transversal no xido, ao

longo do canal para transistor MOS polarizado na regio de saturao.

Fig. 12 Seco em corte de MOSFET em saturao, com indicao de linhas de

corrente (flechas horizontais) e direo do campo eltrico (fechas verticais). Linha
tracejada representa a borda da regio de depleo; y o ponto de constrio do
canal e L a distncia entre o dreno e o ponto y.
Na obteno do modelo de corrente na regio linear foi considerada apenas a
corrente de deriva longitudinal dos portadores ( a nica relevante nestas condies).

12
No entanto, na regio fsica do transistor, com y>y, a corrente de deriva longitudinal
torna-se totalmente desprezvel frente s correntes de difuso e deriva transversal.
A soluo para este problema complexo calcular a corrente, considerando
apenas a regio do canal com forte inverso, ou seja, a regio com y<y. Lembramos
que no ponto y sempre teremos V(y)=VDBsat, independente do valor ou posio y.
Assim podemos calcular a corrente usando o modelo linear, tomando o cuidado de
substituir VDS por VDssat, mesmo para VDS>VDSsat. isto que fizemos na obteno da
relao (29).
Para VDS=VDssat, o ponto y ocorre em y=L. Para VDS>VDssat, no entanto, o ponto y
distancia-se cada vez mais de y=L, aumentando o valor de L, definido na Fig.12.
Desta maneira, para continuar calculando corretamente a corrente ID, devemos
substituir o valor de L por (L-L) na expresso (29). Isto faz com que a corrente de
saturao aumente levemente com o valor de VDS, para VDS>VDssat.
Uma boa analogia do comportamento aproximadamente constante da corrente de
saturao o caso do fluxo de gua de um rio com uma queda dgua. O fluxo
determinado pelo suprimento de gua do rio e independente da altura da cascata. A
cascata pode ser comparada ao trecho de constrio, L, do transistor, sendo altura da
cascata correspondente tenso (VDS-VDssat) que cai sobre o trecho L.

3.3 Modelo de Carga de Corpo, Ihantola e Moll ou SPICE nvel 2.

O modelo da lei quadrtica considera o efeito da tenso V(y) ou VDS sobre a
variao da carga de inverso do canal, porm despreza o seu efeito sobre a variao
da carga de depleo. O modelo de carga de corpo acrescenta este efeito ao modelo
anterior. Fora este efeito, o modelo assume as mesmas hipteses adotadas pelo
modelo da lei quadrtica.
Podemos usar a mesma equao (25), porm com a carga QI dada pela relao
(14), sem aproximao, mantendo a varivel V(y) no termo da raiz quadrada,
correspondente carga de depleo. Efetuando a operao da integrao da equao
(25) obtemos o seguinte:

2 2q Si N A
ID =
W V
n C O (VGS VFB 2 F DS )VDS (V + 2 + V ) 3 2 (2 + V ) 3 2
L 2 3 CO DS F SB F SB


(30)

A tenso de dreno de incio da saturao pode ser obtida pela equao (14),
como a condio de constrio do canal (QI=0). A soluo de V(y) desta operao nos
fornece o valor da tenso dreno de saturao.

q Si N A 2C 2 (V VFB )
VDSsat = (VGS VFB 2 F ) + 1 1 + O GS (31)
C O2 q Si N A

Nota-se que este modelo j consideravelmente mais complexo que o da

equao (27). A Fig. 13 compara as curvas caractersticas calculadas pelos dois
modelos apresentados. Observa-se uma grande diferena nas curvas, sobretudo
quando o valor da tenso de porta for maior. Isto mostra a importncia de considerar o

13
efeito da variao da carga de depleo ao longo do canal no desenvolvimento do
modelo, como feito neste item.

Fig. 13 Curvas caractersticas calculados pelos modelos da lei quadrtica

(equaes 27 a 29) e da carga de corpo (equao 30 combinada com 31).

3.5 Corrente Sub-Limiar

Os modelos SPICE nvel 1 e nvel 2 apresentados acima assumem ID nulo para
tenso de porta VG menor que VT. Na verdade a corrente no se anula
instantaneamente em VG=VT, como mostram as curvas de ID versus VG, na Fig. 14. Na
escala linear (Fig. 14a), a corrente aparentemente se anula em tenso prxima a VT,
porm, em escala logartmica nota-se que a corrente cai exponencialmente para V G<VT
(Fig. 14b). Ou seja, na regio sub-limiar, a corrente tem um comportamento
exponencial com a tenso de porta. Nesta regio, o transistor apresenta uma
semelhana com o transistor bipolar de juno em termos de comportamento.
Inclusive, o mecanismo de transporte predominante da corrente o de difuso, como
no BJT, ao contrrio da operao do MOSFET na regio linear, onde o mecanismo
predominante o de deriva, como apontamos anteriormente.
A curva da Fig. 14a representa ainda uma das maneiras de extrair o valor de VT
do transistor, pela extrapolao da reta ao eixo da abscissa, de acordo com a equao
(29). Esta curva normalmente obtida pela medida da corrente ID versus VGS=VDS (isto
garante que o transistor nMOS esteja sempre em saturao, desde que o valor de VT
seja positivo).

14
 Fig. 14 a) Curva da raiz quadrada de ID e b) log(ID) versus VG em torno e abaixo
de VT.

Uma expresso aproximada da corrente nesta regio, vlida para VSB=fixo, :

W ' q (VGS VT ) nkT qVDS

ID = IM e (1 e kT
) (32)
L

onde:
2q S N A kT
2

I =
'

2 2 F + VSB q
M

n = 1+
2 2 F + VSB

o parmetro de efeito de corpo, a ser definido no item 4.2.

Um parmetro usualmente empregado como caracterstica da corrente sub-limiar

de um MOSFET o parmetro S, de inclinao da corrente, definido como a variao
de VG correspondente variao de uma dcada na corrente ID, dado por:

S VGS ( I D' ) VGS (0.1I D' ) (33)

Demonstra-se que em muitos casos vale a seguinte aproximao, comumente

empregada:

kT t
S ln 1 + Si ox (34)
q ox x d max

No passado, a corrente sub-limiar no representava muita relevncia, tendo em

vista que se usavam tenses relativamente altas no circuito. Atualmente, pelo alto nvel
de integrao, bem como pelas vrias aplicaes que requerem baixo consumo de
potncia (sistemas mveis e outros), h uma demanda enorme por reduzir cada vez
mais a tenso de alimentao. Isto faz com que os transistores operem freqentemente
15
prximo regio de limiar e/ou sub-limiar. Assim, a apropriada modelagem da corrente
nesta regio torna-se cada vez mais importante. Uma questo mais complexa ainda
refere-se transio entre as regies claramente sub-limiar e claramente linear. A
corrente nesta regio normalmente modelada por equaes empricas de ajuste
gradual entre as duas.

4. Efeitos Secundrios Importantes

4.1 Variao da Mobilidade
Teoria de transporte de portadores por deriva ensina que a mobilidade, em
material de corpo, definida como a razo entre a velocidade do portador e o campo
eltrico aplicado, varia com a freqncia de espalhamentos dos portadores com a rede
e com as impurezas. Desta forma, ela normalmente reduzida pelo aumento da
concentrao de impurezas (dopantes), bem como da temperatura. Agora, nos
transistores MOS, o transporte dos portadores se d na superfcie do semicondutor.
Isto d origem a mais uma forma de espelhamento dos portadores, pelo choque do
portador com a barreira de potencial da interface e/ou com a rugosidade desta mesma
interface. Como conseqncia, a mobilidade de superfcie tipicamente bem mais
baixa que a de corpo. Quanto maior o campo eltrico transversal ao canal, maior a
freqncia de colises com a interface e menor ser a mobilidade. Uma frmula
emprica, muitas vezes usada para modelar a mobilidade efetiva dos portadores no
canal do MOSFET, dado em (35). Outras frmulas so tambm encontradas na
literatura e usados nos diversos modelos.

0
= (35)
1 + (VGS VT ) + BVSB

onde 0 a mobilidade efetiva para VGS prximo a VT e e B so parmetros

empricos.
A Fig. 15 apresenta uma curva de ID versus VGS para VDS=0,1 V. Para esta
polarizao de dreno estaremos em regio linear na maior parte da excurso VGS.
Assim, de acordo com a equao (27), a tangente da curva fornece o valor da
mobilidade (assumido conhecido os valores de W, L e C O). Observa-se que a tangente
cada vez menor medida que VGS aumenta, o que est de acordo com a equao
(35). A anlise da variao da mobilidade com VGS permite a determinao do
parmetro . A extrapolao da maior tangente e sua interseco com a abscissa
representam uma outra forma de obteno do VT.

Fig. 15 Curva ID versus VGS para VDS fixo e pequeno.

16
 4.2 Efeito da Polarizao de Substrato
Como nos vimos no item 1, a polarizao reversa de um diodo, no nosso caso, a
fonte do transistor MOS, altera o valor da tenso de limiar, como expressa pela relao
(8). Esta alterao do VT por sua vez, tem forte efeito sobre a corrente ID (expresses
27 e 29).
Em muitos casos a fonte do transistor MOS est ligada linha de terra do CI,
porm isto nem sempre verdade. No incomum ter dois transistores nMOS, por
exemplo, colocados em srie (uma porta NAND de duas entradas ou mais, por
exemplo). Neste caso, a fonte do segundo transistor no est aterrada mas sim ligado
ao dreno do primeiro. Ou seja, o potencial de fonte do segundo transistor varivel, e
como conseqncia, o seu VT ser varivel, afetando diretamente sua corrente. Isto faz
com que o circuito torne-se mais lento. Este efeito ser menor, quanto menor a
variao do VT com a polarizao da fonte em relao ao substrato, VSB. Podemos
reescrever a equao (8) na forma (36) abaixo, onde o parmetro chamado de fator
de corpo, dado pela expresso (37). Portanto, o ideal ter o fator de corpo o menor
possvel. No entanto, por outras consideraes no podemos reduzir a dopagem do
substrato a nosso bel prazer, de forma que devemos conviver com um dado fator de
corpo, caracterizando um dos parmetros importantes do transistor, sendo um dos
parmetros de modelos SPICE.

VT = VFB + 2. F + (2. F + VSB ) (36)

1
= . 2.q. Si .N A (37)
CO

O parmetro pode ser obtido pela medida de VT para vrios valores de VSB,
seguido da anlise da curva de V T versus raiz quadrada de (2F+VSB).

4.3 Modulao do Comprimento Efetivo de Canal

A Fig. 16 ilustra a variao da corrente ID na regio de saturao do transistor.
Este efeito j foi descrito no item 3.2 e explicado pelo efeito da reduo do
comprimento da regio de inverso do canal, como ilustrado na Fig. 12. Este efeito
tambm chamado de modulao do comprimento efetivo de canal. A variao da
corrente ID com VDS, na regio de saturao, pode ser modelada pelo termo (1+VDS),
como mostrado na expresso seguinte, do modelo da lei quadrtica. Forma semelhante
pode ser empregada com outros modelos de corrente. A Fig. 16 tambm indica como,
pela inclinao da curva de corrente na regio de saturao podemos determinar o
valor de .

W
I Dsat = n C O (VGS VT ) 2 (1 + VDS )
2L

17
 Fig. 16 Ilustrao (exagerada) do efeito de modulao de comprimento efetivo de
canal e a determinao do parmetro .

4.4 Efeito de Temperatura

As caractersitcas I-V de MOSFET so afetados por temperatura por duas
maneiras:
a) O aumento da temperatura aumenta a freqncia de colises de portadores
com a rede, reduzindo assim a mobilidades e como conseqncia a corrente de dreno.
Este efeito dominante para altas correntes, ou seja, para VGS>>VT.
b) O aumento da temperatura reduz o potencial de Fermi. Isto pode ser visto pela
relao (2), onde a variao da concentrao intnseca de portadores, ni, o fator
predominante (este aumenta exponencialmente com a temperatura). A reduo de F
reduz o valor de VT, aumentando como conseqncia a corrente ID. Este efeito
predominante para baixas correntes, ou seja, para VG prximo a VT.
A Fig. 17 mostra o efeito global da temperatura sobre a corrente de dreno.
Observa-se que o transistor MOS possui um ponto de operao onde no ocorre
variao com temperatura, onde os 2 efeitos descritos acima se cancelam
mutuamente. Isto pode ser usado no projeto de circuitos em aplicaes especiais. A
variao da corrente de dreno apropriadamente includa nos modelos SPICE. Em
geral, o efeito da temperatura sobre as caractersticas de MOSFET muito menor que
no caso de BJT.

Fig. 17. Variao da corrente ID versus VGS, com aumento da temperatura.

18
 4.5 Isolao entre MOSFETs em Circuitos Integrados

Num CI com transistores MOSFET, o processo de isolao entre os transistores

muito mais simples que no caso de CIs com transistores BJT, onde necessita-se
realizar difuses para formar junes de isolao. No CI MOS, para garantir isolao,
basta evitar a formao de um canal de inverso na superfcie, nas regies passivas,
chamadas de regies de campo. Isto deve estar garantido mesmo que passe por cima
do xido de campo uma linha metlica com a mxima tenso empregada no circuito.
Para tanto, basta que esta regio de campo tenha um VT maior (bem maior de
preferncia) que VDD, de alimentao.
Temos duas maneiras para controlar o VT da regio de campo (no transistor ativo
vale o mesmo procedimento):
a) Aumentar a espessura do xido da regio de campo. Como pode ser visto pela
relao (3), quanto maior a espessura do xido, menor a capacitncia CO e maior o
valor de VT. A Fig. 18 mostra a estrutura esquemtica de um transistor MOS com
incluso das regies perifricas de xido de campo espesso.
b) Aumentar a dopagem de substrato prximo superfcie do semicondutor. O
aumento de NA aumenta diretamente o valor de VT como se observa da relao (3).
Este aumento de dopagem pode-ser obtida por uma implantao inica especfica, com
dopante do mesmo tipo ao do substrato, normalmente antes de realizar a etapa de
oxidao de campo.
Vale ressaltar o efeito da carga efetiva de interface, QO, sobre o VT, como
podemos tambm observar da relao (3). Como a carga QO sempre positiva, seu
efeito sempre desviar o VT para a esquerda, no eixo de VG. Isto ajuda a isolao
entre transistores tipo pMOS, porm age em sentido contrrio para a isolao entre
transistores tipo nMOS. Atualmente isto no representa um grave problema, tendo em
vista que temos um bom controle sobre a reduo do valor de QO e adicionalmente, a
tcnica de implantao de ons nos permite corrigir adequadamente a dopagem de
superfcie, compensando o desvio negativo provocado pelo efeito da carga de
interface. No passado, no entanto, este representou uma grande dificuldade, a tal ponto
de se optar inicialmente (anos 60 e 70) pela tecnologia pMOS de CIs e no pela
tecnologia nMOS, mesmo sendo o nMOS um dispositivo mais rpido que o pMOS
(n~3p).

Fig. 18 Desenho esquemtico da estrutura completa de um transistor nMOS, com

incluso da regio perifrica de xido de campo. Note um xido de campo espesso e
um aumento da dopagem de substrato abaixo deste xido.

4.6 Manipulao Destrutiva de MOSFETs

O uso de dieltrico de porta, normalmente dixido de silcio, apresenta uma das
grandes vantagens do MOSFET, conferindo lhe altssima impedncia de entrada,
19
comparada aos transistores BJTs. No entanto, este fato tambm traz uma grande
desvantagem. O dixido de silcio apresenta ruptura dieltrica para campos eltricos da
ordem de 2 x 107 V/cm. Assim, um transistor com espessura de xido de porta de 10
nm, rompe com tenso da ordem de 20 V.
Uma pessoa pode carregar-se eletrostaticamente pela frico com o ar, e/ou
andando sobre um carpete. Ao tocar em seguida, um terminal ligado porta de um
transistor MOS, transfere esta carga, podendo dar origem a uma enorme tenso, da
ordem de mil V por exemplo, dado a capacitncia de porta ser muito pequena e a
tenso gerado estar relacionada por Q/C. Esta tenso facilmente est em excesso
tenso de ruptura do dieltrico.
Para reduzir ou evitar esta ruptura destrutiva do MOSFET, devemos tomar o
cuidado de aterrar o corpo, conectando o brao terra. Adicionalmente importante
colocar dentro do CI, em paralelo ao terminal de porta do transistor de entrada do
circuito, um dispositivo de proteo, que permita o escoamento de carga de
manipulao, evitando assim o acmulo de carga na porta do transistor. comum
incluir um diodo reversamente polarizado neste dispositivo de proteo. O diodo possui
uma corrente reversa que permite descarregar a carga, e/ou o mesmo pode romper,
descarregando a mais rapidamente, lembrando que o rompimento de um diodo no
destrutivo, como o o dieltrico de porta.

5. Tipos de MOSFETs
No desenvolvimento deste captulo consideramos sempre transistores tipo nMOS
e sempre consideramos seu VT como sendo um valor positivo. Este transistor
chamado de transistor nMOS de enriquecimento. Existe, no entanto, o transistor
complementar ao primeiro, o chamado transistor pMOS de enriquecimento. A
modelagem deste transistor similar, bastando a troca de nomes de alguns parmetros
e alguns sinais nas frmulas. O transistor pMOS de enriquecimento apresenta um VT
negativo. Por definio, transistor de enriquecimento um transistor normalmente
cortado, ou seja, se a tenso de porta for nula, a corrente ser nula. Esta definio se
aplica tanto ao nMOS como ao pMOS.
Tanto o nMOS como o pMOS tm tambm o transistor do tipo depleo, que
significa um transistor normalmente conduzindo, ou seja, mesmo com a tenso de
porta nula, pode passar corrente pelo transistor. Assim, o nMOS de depleo apresenta
VT negativo enquanto o pMOS de depleo apresenta VT positivo.
Similar ao explicado sobre o controle de VT das regies de campo, no item 4.5,
podemos controlar o VT alterando, por exemplo, a dopagem na regio do canal. Para
tornar o transistor do tipo depleo podemos por exemplo reduzir a dopagem, ou ainda
mais drasticamente, formar um canal por uma juno metalrgica na superfcie, por
uma dopagem do tipo oposto ao do substrato.
A Fig. 19 ilustra os 4 tipos de transistores, incluindo um esquemtico de sua
estrutura, suas curvas caractersticas e seu smbolo. Existem, no entanto, diferentes
smbolos empregados para transistores MOS, como podemos ver, para o caso do
transistor nMOS e pMOS tipo enriquecimento, na Fig. 20.

20
 Fig. 19 Estrutura, curvas caractersticas e smbolo dos 4 tipos de MOSFETs: a)
nMOS de enriquecimento, b) nMOS de depleo, c) pMOS de enriquecimento, d)
pMOS de depleo.

Fig. 20 Diferentes tipos de smbolos usados para representar transistores MOS, a)

nMOS tipo enriquecimento e b) pMOS tipo enriquecimento. No smbolo da esquerda, a
flecha indica o sentido do diodo entre substrato e canal. No smbolo do centro, a flecha
indica o sentido da corrente pelo fonte do transistor (sai no nMOS e entra no pMOS). O
smbolo da esquerda o smbolo simplificado (no pMOS h um crculo de negao na
entrada; pMOS funciona como lgica negativa)

21
 6. Referncias:

1 H. Craig Casey, Jr, Devices for Integrated Circuits, John Wiley & Sons, 1999.
2 Kanaan Kano, Semiconductor Devices, Prentice Hall, 1998.
3- Paolo Antognetti & Giuseppe Massobrio, Semiconductor Device Modeling with
Spice,
4- R. Jacob Baker, Harry W. Li, David Boyce, CMOS - circuit design, layout and
simulation,
5 - Yuhua Cheng, Chenming Hu, Mosfet Modeling & Bsim users guide,
6- Yannis Tsividis, Operation and Modeling of the Mos Transistor, 2nd edition,
WCB/McGrow Hill, 1999.
7- Orcads manual
8- IEEE - Transactions on Electron Devices n9 - September 1983 (1219-1228)
9. http://sc.tamu.edu/help/hspice/html_doc/manual/hspice-128.html

22
 Escalamento e Limites dos Dispositivos MOS
Jacobus W. Swart e Marcelo A. Pavanello
CCS e FEEC - UNICAMP

1. Introduo

Desde o advento dos circuitos integrados (CIs), no incio da dcada de 60, uma contnua
reduo das dimenses tem sido observada. De modo geral, observa-se uma reduo pela metade a
cada seis anos. Simultaneamente, uma duplicao do tamanho das pastilhas (rea do chip) ocorre a
cada oito anos. Em adio a estes dois fatos, melhoramentos em leiautes e novas estruturas fsicas
resultaram em uma evoluo quanto eficincia de empacotamento[1,2].
A combinao destas trs evolues, mencionadas acima, resultou em um incremento muito
intenso do nmero de componentes por pastilha. Este incremento corresponde a aproximadamente 2
vezes/ano at o ano 1972/1973 e 4 vezes/3 anos a partir desta data. A figura 1 ilustra a grande evoluo
tecnolgica evidenciada na fabricao de CIs.

Figura 1 Evoluo do nmero de dispositivos por pastilha com o passar dos anos.

Esta rpida evoluo na tecnologia dos CIs foi, e continua sendo, motivada por fatores
econmicos e de desempenho eltrico. Como principais fatores temos:
i) Considerando, inicialmente, uma mesma funo, temos devido apenas reduo das dimenses:
a) Maior densidade, e portanto, maior nmero de pastilhas por lminas. Como numa rea de
pastilha menor devemos ter um nmero menor de defeitos, o rendimento de fabricao
dever ser maior;
b) O circuito dever ser mais veloz;
c) O circuito consumir menor potncia.
ii) Por outro lado, considerando pastilhas com maior nmero de componentes, um mesmo sistema
eletrnico pode ser fabricado com menor nmero de pastilhas. Isto resulta em um menor custo de
montagem do sistema, menor volume e tambm maior confiabilidade, devido reduo no nmero de
conexes entre as diversas pastilhas [3].
As evolues mencionadas foram possveis, e tm sido acompanhadas, pelo surgimento de
teorias de escalamento e por pesquisas dos fenmenos limitantes em dispositivos de menores
dimenses. A seguir apresentamos algumas das teorias de escalamento reportadas, analisamos vrias

1
limitaes em transistores de pequenas dimenses e discutimos os limites de escalamento dos
dispositivos MOS.

2. Leis de Escalamento

As leis de escalamento podem ser utilizadas como guia para o projeto de novas geraes
tecnolgicas, a partir de uma gerao testada e em uso. Adicionalmente, estas leis permitem prever o
desempenho destas novas geraes e fazer uma anlise dos limites do escalamento. Apresentamos em
seguida algumas das leis de escalamento reportadas.

2.1 Escalamento por Campo Eltrico constate

Esta lei foi proposta em 1974 por Dennard et al. [4]. Segundo esta lei, reduz-se todas as
dimenses e polarizaes com um fator de escala k e aumenta-se as concentraes de dopantes com o
mesmo fator ke, conforme mostrado na Tabela 1:

Tabela 1 Regra de escalamento por campo eltrico constante

Parmetro Fator de Escala (ke>1)
Dimenses L, W, tox e x j 1/ke
Concentrao de dopantes ke
Polarizao 1/ ke

O fato do campo eltrico no ser alterado pelo escalamento evita variaes em efeitos que
dependam do campo eltrico. Desta forma, os dispositivos devem conservar caractersticas eltricas
similares.
Uma anlise do impacto do escalamento no desempenho dos dispositivos pode ser feita a partir
de modelos bsicos para a corrente eltrica que flui entre fonte e dreno (IDS), substituindo-se nestas
equaes bsicas as constantes definidas na Tabela 1:

a) em triodo:
ox W ' V
'
I
I DS
'
= VGS ' VT DS VDS ' DS (1)
t ox L' 2 ke

b) em saturao:

I DS =
' ox W '
2t ox L'
(
VGS VT
'
)
2

I DS
ke
(2)

Desta forma, a corrente eltrica tambm escalada por um fator 1/ke.

VDS
'
VDS ke
Para o caso da impedncia de sada, R on = =
'
'
(3), observa-se que a mesma no
I DS I DS
ke
escalada, mantendo-se constante.
VDS I DS P
A potncia dissipada, P = VDS I DS = = 2 (4), sofre um escalamento com 1/ke2.
' ' '

ke ke ke
Por outro lado, a potncia por unidade de rea no sofre escalamento:

P
P' ke P
'
= = (5)
A A A
ke

2
 Como as dimenses verticais so escaladas com o mesmo fator de escala que as dimenses
horizontais, as capacitncias so escaladas tambm por um fator 1/ke:

A 2
A' C
C = ' = k = (6)
'

d d k
k
A velocidade de chaveamento torna-se maior com o escalamento, como indica a expresso
aproximada para o tempo de atraso (t a), o qual tambm escalado com 1/k e:

C V
C'V ' k k = t a (7)
= ' =
'
ta
I I k
k
3
A figura de mrito, produto potncia versus tempo de atraso, sofre um escalamento (1/k e) , como
mostra a equao (8):

P t a P.t a
P ' .t a = . = 3 (8)
'

k2 k k
Assim, o desempenho eltrico do dispositivo escalado melhorado, enquanto que a potncia por
unidade de rea permanece inalterada, evitando problemas com a temperatura. A figura 2 ilustra
esquematicamente o princpio de escalamento, neste caso promovendo uma reduo ke=2, observando-
se que as curvas caractersticas permanecem idnticas e escaladas:

Figura 2 Representao esquemtica do princpio do escalamento.

Entretanto, o escalamento terico descrito, sofre as seguintes ressalvas:

1) A mobilidade () foi considerada constante com o escalamento. Sabe-se, no entanto, que o

incremento do nvel de dopagem do substrato requerido pelo escalamento causa uma reduo na
mobilidade [5] e, por conseqncia, na corrente I DS;

3
2) As larguras das regies de depleo (wD) no so escaladas como previsto para as demais
dimenses. Esta discordncia deve-se no escalabilidade do potencial de barreira das junes (V Bi) , o
qual na verdade eleva-se com o aumento da dopagem:

kT N A N D
(9)
VBi = ln
q n i 2

A equao (10) indica o escalamento de wD, o qual ocorre idealmente apenas se V >>
VBi:

2 Si V w
wD =
'
VBi + D (10)
qk e N ke ke

Pode-se, no entanto, contornar o problema aumentando N por um fator maior que ke, ou ainda,
reduzindo-se a temperatura de operao para, por exemplo, a temperatura de nitrognio lquido (77K),
com o intuito de reduzir VBi. Entretanto, esta ltima soluo muito radical, pois incrementa
significativamente a complexidade de montagem dos equipamentos.

3) A diferena de funo trabalho entre metal de porta e semicondutor (ms) e o potencial de Fermi (F)
no so escalados, resultando em um escalamento no ideal para a tenso de limiar (V T):

t ox
ke V
VT = ms + 2 F +
'
Q ox + 2 Si qk e N 2 F BS (11)
ox ke

Este problema pode tambm ser contornado escalando-se N e/ou tox com um fator diferente de
ke.

4) A corrente na regio de sublimiar no pode ser escalada. Desta forma, o inverso da inclinao da
curva de corrente, comumente chamado de inclinao de sublimiar (S), tambm no escalado, como
indicado na equao (12). Assim, a reduo de VT implicaria numa elevao da corrente de corte (Io)
indesejvel. A figura 3 mostra esquematicamente a regio de obteno da inclinao de sublimiar. Nesta
figura, a curva tracejada indica a elevao de Io provocada pelo escalamento de VT. Como o valor de Io
determina a freqncia mnima para a restaurao de informaes (refresh time) em CIs dinmicos e a
potncia DC em CIs estticos, elevaes neste valor so evitadas. Desta forma, escalar VT como
proposto inicialmente, representa uma sria dificuldade. A soluo seria evit-la enquanto possvel, ou
assumir compromissos. Uma possvel soluo para o problema tambm a reduo da temperatura.

VGS C + C it
ln (10 )1 + D
kT
S= = (12)
log(I DS ) q C ox

4
 log(IDS)

tg=1/S

Io

VT VT VGS
Figura 3 Comportamento da corrente de sublimiar de um transistor MOS.

2.2 Escalamento por Tenso Constante e por Tenso Quase Constante

Estas duas leis foram apresentadas por Chatteryee et al. em 1980 [6]. Nestas leis, as dimenses
horizontais e as dopagens so escaladas de forma idntica lei de escalamento com campo eltrico
constante (EC). Na lei por tenso constante (VC), as polarizaes no so escaladas e na lei por tenso
quase constante (VQC), as polarizaes so escaladas por 1 , ou seja, por um fator intermedirio
ke
entre os casos EC e VC. Com o intuito de no degradar a confiabilidade dos dispositivos por ruptura do
xido de porta, optou-se por escalar a espessura desta por um fator menor no caso VC, de modo que
este campo eltrico seja o mesmo nas leis VC e VQC. Na tabela 2 apresentam-se os fatores de
escalamento de acordo com o proposto por estas duas leis.

Tabela 2 Leis de escalamento por tenso constante e por tenso quase constante
Parmetro Fator de Escala
Tenso constante Tenso quase constante
Dimenses W, L, x j 1 1
ke ke
tox 1 1
ke ke
Concentrao de dopantes,N ke ke
Polarizao 1 1
ke

Estas duas leis tiveram as seguintes motivaes para o seu surgimento:

a) A no escalabilidade da tenso de limiar e da corrente de sublimiar;
b) A dificuldade em escalar variaes nos parmetros de processo na mesma proporo do
escalamento dos valores dos mesmos parmetros;
c) A necessidade de padronizao dos valores de polarizao dos CIs;
d) Manuteno das margens de rudo apropriadas nos sinais lgicos;
e) Manuteno da compatibilidade com outras famlias de CIs, tais como a TTL.

Os parmetros de desempenho dos dispositivos, escalados segundo estas duas leis, esto
comparados ao dos dispositivos escalados segundo a lei por campo eltrico constante na Tabela 3.

5
 Tabela 3 Comparao do desempenho dos dispositivos escalados segundo as leis EC, VC e
VQC.
Parmetro Lei de Escalamento
EC VC VQC
IDS 1 k 1
e
ke
C 1 1 1
3
ke ke 2 ke
ta (CV/I) 1 1 2 1 3
ke ke ke 2

P 1 ke 1
2
ke ke
P . ta 1 1 1
3 3 2
ke ke 2 ke
P/A 1 5 3
ke 2 ke 2

Nota-se que dispositivos escalados segundo a lei VQC apresentam desempenho intermedirio
ao dos casos de escalamento segundo EC e VC. As leis VC e VQC resultam em CIs mais rpidos que
no caso da lei EC, porm o consumo de potncia, e de potncia por unidade de rea aumentam.
Conseqentemente, o escalamento por VC e VQC no podero ser aplicados com fatores muito
elevados.

2.3 Guia generalizada para miniaturizao

Este guia foi proposto por Brews et al. em 1980 [7]. Baseados em dados experimentais e de
simulao bidimensional de dispositivos, os autores encontraram uma relao emprica (equao 13)
entre Lmin e as espessuras do xido de porta (tox), da profundidade de juno (xj) e das larguras de
depleo das junes de fonte e dreno (ws e wd, respectivamente). Lmin definido como o comprimento
de canal para o qual o efeito de canal curto menor que 10%, sendo que a ocorrncia de efeito de canal
curto caracterizada pela variao da corrente de sublimiar com 1/L e com V DD.

[
L min = A x j t ox (w s + w d )
2
] 1
3
(13)
onde A uma constante emprica.
Desta forma, desejando-se um processo adequado para um dado Lmin, os parmetros xj, tox, N e
VDD so ajustados de forma a satisfazer a equao (13).

2.4 Teoria generalizada para escalamento

Com base nas consideraes apresentadas nas leis VC e VQC e na otimizao das
caractersticas do transistor, Baccarani et al. [8] propuseram uma teoria generalizada para escalamento.
De acordo com esta teoria, todas as dimenses so escaladas por um fator 1/kd e as
polarizaes so escaladas por um fator independente 1/kV. A concentrao de dopantes por sua vez
2
aumentada pela relao kd /kv. A tabela 4 resume esta lei de escalamento.
Tabela 4 Resumo da teoria generalizada para escalamento
Parmetro Fator de Escala
Dimenses W, L, tox e x j 1
kd
Polarizao 1
kv
Concentrao de dopantes, N kd
2

kv
6
 Nota-se que no caso em que kd=kv esta lei coincide com a lei de campo eltrico constante.
Assim, a lei generalizada engloba a lei EC, mas no as leis VC e VQC.
As distribuies de potencial eltrico, campo eltrico e das concentraes de eltrons e lacunas
resultantes do escalamento apresentam intensidades escaladas, mas mantm-se idnticas. Por
exemplo, o campo eltrico escalado com k d/kv.
Como conseqncia, os efeitos dependentes das formas de distribuio do campo eltrico e do
potencial eltrico continuam inalterados. Como exemples destes efeitos temos o efeito de canal
curto/DIBL (Drain Induced Barrier Lowering) e perfurao MOS (Punchthrough).
Pode-se concluir, a partir desta anlise, que os dispositivos escalados segundo as leis VC e
VQC apresentam alteraes nas distribuies do campo eltrico e do potencial eltrico, com
degradaes nos efeitos mencionados.
O desempenho eltrico dos dispositivos escalados segundo esta lei generalizada, apresenta-se
similar ao das leis EC, VC e VQC, dependendo da relao entre kd e kv, como indicado na Tabela 5.

Tabela 5 Desempenho dos dispositivos escalados segundo a lei generalizada

Parmetro Fator
E k d
kv
IDS kd
2
kv
P kd
3
kv
P/A kd
3

3
kv
ta kd
2
kv
P . ta 1
2
k d .k v

2.5 Procedimento prtico para o escalamento

As leis at ento apresentadas servem como guia para o projeto de novas geraes de
processos. Na prtica, alm do uso destas leis, faz-se o uso intensivo de simuladores (uni, bi e
tridimensionais) de processo e de dispositivos. Como exemplos dos simuladores temos SUPREM-IV[9],
que um simulador bidimensional de processos, MEDICI[10] e PISCES[11], que so simuladores
bidimensionais de dispositivos e DAVINCI[12], que um simulador tridimensional de dispositivos.
Em geral, as estruturas geradas pelo simulador de processos, o qual possui modelos para as diversas
etapas individuais de processos, so alimentadas aos simuladores de dispositivos, que resolvem
bimensional ou tridimensionalmente as equaes da continuidade e de Poisson. Desta forma,
incorporando-se as alteraes decorrentes do processo de fabricao, nas caractersticas eltricas dos
dispositivos e uma melhor correlao entre os valores experimentais e os resultados das simulaes
obtida.
Por meio destas simulaes pode-se otimizar a estrutura do dispositivo, por meio da anlise dos
seguintes parmetros e limitaes:
tenso de limiar
efeito de canal curto e DIBL
perfurao MOS (Punchthrough)
corrente de corte (I0)
tempo de atraso
potncia
7
 corrente de porta e de substrato/confiabilidade

O diagrama de blocos da figura 4 apresenta um procedimento para o projeto de novas geraes

de processo escaladas.

Incio

Fixar VDD, xjn,

xjp, tox, Ln e Lp

Implantao inica
para previnir
perfurao MOS

Concentrao de
dopantes para ajuste
de VT

Verifica a
ocorrncia
de efeito de
Problemas
canal curto

Clculo de IDS, ta e P

Anlise de
VDD para
confiabilidade Problemas

Final

Figura 4 Exemplo de procedimento para escalamento de uma tecnologia.

8
3 Limitaes em transistores MOS de pequenas dimenses

A reduo das dimenses dos dispositivos faz com que uma srie de efeitos secundrios
tornem-se mais intensos. Como principais efeitos secundrios que influenciam o desempenho de
transistores de pequenas dimenses temos:
efeito de canal curto/DIBL ou VT x L e VT x VDS
perfurao MOS
resistncia parasitria de fonte e dreno
Capacitncia da camada de inverso
reduo da mobilidade
injeo de portadores quentes
rupturas
efeitos de canal estreito.

Em seguida estes efeitos so apresentados resumidamente.

3.1 Reduo de V T com L e com V DS (DIBL)

Com a reduo das dimenses, a quantidade de carga espacial da regio do canal consumida
pelas regies de depleo de fonte e dreno torna-se aprecivel em relao a quantidade total de cargas
controladas pela porta do transistor. Desta forma, com valores menores de potencial aplicado porta
ocorre a inverso da superfcie da regio de canal. Como conseqncia, um reduo no valor da tenso
de limiar com comprimentos de canal menores ocorre, como ilustra a figura 5. A velocidade da reduo
de VT com 1/L depende de tox, N e xj. Existem alguns modelos apresentados na literatura para a
descrio deste fenmeno, dentre os quais destacamos o de Yau [13], para substrato com concentrao
uniforme e Nataraj [14], para substrato com perfil de dopagem tpico de tecnologias CMOS.

VT

VT0
VT0 - VT

Lminimo L
Figura 5 Ilustrao da reduo de V T com a diminuio de L.

No projeto de um processo deve-se ajustar os parmetros tox, N(x) e xj de tal forma a obter uma
variao mxima tolerada em VT (VT), a partir de uma tenso de limiar inicial V T0. O pior caso inclui VDD
mximo e Lmin, considerando ainda possveis variaes nestes parmetros.

3.2 Perfurao MOS (Punchthrough)

A reduo do comprimento de canal do transistor pode ocasionar a reduo da barreira de

potencial entre fonte e canal, induzida pela polarizao aplicada ao dreno. Em outras palavras, o
aumento da polarizao reversa na juno dreno-canal, provoca um aumento da largura de depleo
desta juno para o interior do canal. Caso o comprimento de canal seja pequeno, inicia-se uma
interao entre as regies de depleo das junes fonte-canal e dreno-canal, provocando a diminuio
da barreira mencionada, na juno fonte-canal. Esta reduo causa a injeo de portadores da fonte
para o substrato, dando origem a uma corrente parasitria de IDS atravs do substrato, no controlada
pela porta.
9
 Um dispositivo que apresenta a ocorrncia de perfurao MOS apresenta um ponto de cela na
sua distribuio interna de potencial eltrico e de concentrao de portadores, como ilustrado nas figuras
6 A e B, respectivamente. Diferentemente, dispositivos que no sofrem a ocorrncia deste efeito
apresentam uma distribuio monotnica de potencial eltrico e de concentrao de portadores na
direo perpendicular superfcie, como ilustrado nas figuras 7 A e B, respectivamente.

Figura 6 Perfil do potencial eltrico (A) e da concentrao de portadores (B) no equilbrio, para
um dispositivo sofrendo de perfurao MOS.

Uma forma de observar a ocorrncia ou no de perfurao MOS analisar a corrente na regio

de sublimiar do transistor. Como a corrente de perfurao MOS passa pelo corpo do dispositivo e,
portanto, no sofre influncia do potencial de porta, a corrente total na regio de sublimiar no mais
apresenta um comportamento exponencial com VGS, como previsto teoricamente para um dispositivo
sem perfurao MOS.

A perfurao MOS pode ser controlada com os seguintes parmetros do transistor: L, N(x), t ox, xj
e VBS. Estes parmetros podem ser ajustados at a supresso completa da corrente de perfurao MOS.
Em geral, uma implantao inica com alta energia realizada com o intuito de elevar a concentrao do
corpo do transistor, de forma a evitar que a regio de depleo do dreno caminhe para o interior do
canal.

10
 Figura 7 Perfil do potencial eltrico (A) e da concentrao de portadores (B) no equilbrio, para
um dispositivo sem a ocorrncia de perfurao MOS.

3.3 Resistncia parasitria de fonte e dreno (R DS)

Como demonstrado anteriormente, a impedncia de sada dos transistores no varia com o

escalamento, no caso da lei por campo eltrico constante. No entanto, com o escalamento seguindo as
demais leis, onde a tenso no escalada na mesma proporo do escalamento das dimenses, a
impedncia de sada diminui com o escalamento. Desta forma, a razo RDS/Ron aumenta, tornando a
resistncia parasitria mais relevante. Assim, a resistncia parasitria tem uma degradao crescente
sobre o ganho dos transistores (gm) [7, 15, 16, 17], sobre a corrente de dreno e atraso das portas [18].
recomendado que a soma das resistncias parasitrias de fonte e dreno no excedam a 10% da
resistncia intrnseca do canal.
A resistncia parasitria de fonte e dreno possui as seguintes componentes, como indicado na
figura 8:
Rco Resistncia de contato entre metal e difuso;
Rd Resistncia da regio de difuso;
Rsp Resistncia de espalhamento prximo ao canal;
Rac Resistncia da regio de acumulao, entre regio de espalhamento e canal.

11
 Janela de
Contato

Porta

xj Lc Ld
Extenso de
fonte/dreno

Rco Rac
Rd Rsp

Figura 8 Representao esquemtica das componentes da resistncia parasitria entre fonte e

dreno.

Analisando-se separadamente cada uma destas componentes:

a) Resistncia srie da difuso (R d):

Esta resistncia dada pela seguinte relao:

'
Ld
Rd = R0 (14)
W

onde R0 a resistncia de folha da difuso e L d o comprimento da regio de difuso.
A resistncia de folha era esperada seguir uma dependncia de 1/xj com o escalamento. Isto
seria correto se a resistividade da difuso fosse constante com o escalamento. Porm, devido a
dificuldades prticas para se obter junes rasas, sobretudo tipo p+ (canalizao durante a implantao
inica e alto coeficiente de difuso), estas eram obtidas pela reduo da dose da implantao inica e,
portanto, com o aumento da resistividade da difuso. Como conseqncia, a resistncia de folha seguia
n

uma relao do tipo 1 com n6 para junes rasas do tipo p+ [19].
xj
Atualmente, novas tcnicas para a obteno de junes rasas foram reportadas, baseadas em
recozimento trmico rpido (RTP) e implantao em silcio pr-amorfizados. Segundo estudos recentes,
a componente Rd representa a parcela parasitria menos importante, tendo em vista tambm o uso de
siliceto sobre toda regio de fonte dreno mais dopada. Desta forma, a resistncia, associada regio
mais dopada de fonte e dreno, fica restrita ou embutida na resistncia de contato. No entanto permanece
a componente de resistncia srie de difuso associada regio de extenso de fonte e dreno, tambm
chamada de regio LDD (Lightly Doped Drain). Esta regio normalmente tem nvel de dopagem menor e

12
profundidade de juno tambm menor, resultando esta sim numa resistncia crtica (para L 100 nm)
[20].

b) Resistncia de contato entre metal e difuso (R co):

Esta componente refere-se resistncia entre o metal e uma seco da difuso localizada na
borda do contato, e normal corrente eltrica. Esta resistncia depende da resistividade de contato (c)
entre o metal e o semicondutor e da resistncia de difuso, alm de parmetros geomtricos. A
resistncia Rco bem representada pela equao [21, 22]:

R 0 c R0
R co = coth L c (15)
W
c

Para transistores de dimenses pequenas, (LC << (c/RD)), obtm-se:

c
Rco
W .L c

Observa-se um incremento em Rco para valores menores de L (dimenso mnima), o que

explicado pelo incremento de R0, bem como pela reduo da rea do contato, com o escalamento das
dimenses. Atualmente, o uso de estruturas de siliceto de titnio (TiSi 2), cobalto (CoSi2) ou nquel (NiSi)
na porta, fonte e dreno (estrutura SALICIDE) promove uma reduo eficaz na componente Rco , porm,
mesmo assim, no futuro esta resistncia representar um limitao (para L 100 nm) [20].
c) Resistncia de espalhamento e de acumulao prximo ao canal (Rsp + Rac) [17, 20, 23].

Estas duas componentes so dependentes da polarizao e do perfil de dopagem, prximo

juno metalrgica. Quanto mais abrupta o perfil, menor esta regio e a sua resistncia associada. Nesta
regio o perfil pode ser aproximado pela equao:

N(x ) = N A e k e x (16)

onde x=0 na juno.

Observa-se uma reduo de Rsp e Rac com a reduo de L, decorrente do incremento do campo
eltrico entre porta e as regies de fonte e dreno, o que aumenta a carga na regio de acumulao
dentro da difuso de fonte e dreno. Mesmo assim ela torna-se um valor crtico para tecnologias com L
70 nm [20].

3.4 Capacitncia da camada de inverso e da camada de depleo na porta (Si-poli)

A carga no canal do transistor (Q c) expressa classicamente por [15]:

Q c = C ox (VGS VT ) (17)

ox
onde C ox = (capacitor de placas paralelas).
t ox

Como a camada de inverso (canal) tem uma certa espessura, de 1 a 3 nm tipicamente [20], a
estrutura MOS no pode ser tratada como um capacitor de placas paralelas, quando a espessura do
isolante de porta for da mesma ordem de grandeza. Adicionalmente, o material de porta de Si-poli,
mesmo altamente dopada, apresenta uma camada de depleo de superfcie.
Neste caso, a porta MOS apresenta uma capacitncia efetiva por unidade de rea composta por:

13
 1 1 1 1
= + + (18)
C ef C ox C c C poli

Si Si
onde C c = , tc a espessura mdia do canal, C poli = , tdepl a espessura da camada de
tc t depl
depleo na porta de Si-poli.

Clculos mais exatos mostram que o efeito da capacitncia da camada de inverso

desprezvel para espessuras de xido de porta at 6 nm [24]. A Fig. 9 mostra a distribuio de
portadores no canal e na porta de Si-poli, nas condies de inverso e de acumulao, obtidos por
clculos de mecnica quntica. Estas capacitncias sries poderiam ser incorporadas numa capacitncia
efetiva de xido, pela adio das espessuras equivalentes (levar em conta diferena das constantes
dieltricas dos materiais) das camadas de inverso (~0.3 nm) e de depleo do Si-poli (~0.5 nm)
espessura do xido [20].

Figura 9 Distribuio de cargas em capacitor MOS com espessura de xido de 1 nm e porta de

Si-poli, com polarizao de 2 V nas condies de inverso (linha cheia) e acumulao (linha
tracejada), obtidos por clculo de mecnica quntica. Os picos das concentraes de portadores
ficam distante da interface por efeito de confinamento quntico.

3.5 Corrente de Tunelamento de Porta

Corrente de tunelamento ocorre quando uma barreira de potencial torna-se muito estreita, como
ilustra a expresso:
2.m .q. B
J tun = A. exp(2 2
.t ox ) (19)
onde , A uma constante de proporcionalidade, m a massa efetiva do portador, B a altura da
*

barreira vista pelo portador.

Na verdade, no vem muito ao caso o valor absoluto da corrente de tunelamento pelo dieltrico
de porta, mas sim o seu valor relativo corrente de canal, IDS, devendo ficar limitado a menos de 1%
desta. Este critrio impe um limite mnimo para espessuras de SiO2 da ordem de 1.5 nm, para
polarizao de 1 V. Uma soluo para este problema substituir o tradicional SiO 2 por outro dieltrico de
maior constante dieltrica (teremos uma capacitncia equivalente com uma espessura de dieltrico

14
maior e portanto menor corrente de tunelamento). Esta soluo torna-se obrigatria para tecnologias
com dimenses mnimas a partir de 100 nm.

3.6 - Reduo da Mobilidade

Sabe-se que a mobilidade reduz-se com o aumento do campo eltrico [5, 25, 26]. A seguir, ser
apresentada a reduo da mobilidade com o campo eltrico, separadamente em relao ao campo
eltrico transversal e longitudinal.

a) campo eltrico transversal:

Conforme indicado anteriormente, em escalamento realista de dispositivos, a tenso eltrica
reduzida com um fator de escala menor do que o utilizado para as dimenses. Isto faz com que o campo
eltrico aumente com o escalamento. Mesmo no caso do escalamento ideal de campo eltrico constante,
o campo eltrico transversal aumenta devido ao no escalamento de ms.
A reduo da mobilidade provoca uma diminuio, na mesma proporo, na transcondutncia do
transistor. Na figura 10 apresentada a reduo da mobilidade em funo do campo eltrico transversal,
para diversas espessuras de xido de porta. Na figura 11 observa-se o desvio da transcondutncia em
relao ao teoricamente previsto, devido variao do campo eltrico transversal com a reduo da
espessura do xido de porta.

Figura 10 Reduo da mobilidade em funo do aumento do campo eltrico transversal, para

diversas espessuras de xido de porta.

b) campo eltrico longitudinal

Similarmente ao campo eltrico transversal, o campo eltrico longitudinal tambm se eleva com
o escalamento dos dispositivos, resultando tambm em uma reduo da mobilidade. Alm desta reduo
da mobilidade, para um campo eltrico maior que um certo campo crtico (E>Ec), a velocidade dos
7
portadores satura em uma velocidade mxima de aproximadamente 10 cm/s. Este campo crtico vale
4 15
aproximadamente 2x10 V/cm para eltrons e 1x10 V/cm para lacunas, como apresentado na figura 12,
na qual tem-se o valor da velocidade dos portadores em funo do campo eltrico.

15
 Figura 11 Reduo da transcondutncia decorrente da elevao do campo eltrico transversal
com a reduo da espessura do xido de porta.

Figura 12 Velocidade dos portadores em funo do campo eltrico.

A reduo da mobilidade e a saturao da velocidade dos portadores explicam um crescente

desvio da transcondutncia com a reduo do comprimento de canal, em relao ao limite terico
fornecido pela expresso (20):

g m = .C ox
W
(VGS VT ) (20)
L
Com comprimento de canal muito curto, o dispositivo apresenta uma saturao no valor da
corrente eltrica, expresso pela equao (21), independentemente do valor de L, sendo que todos os
portadores caminham com velocidade mxima (v max) [15].
I DS = fC ox Wv max (VGS VT ) (21)

Nesta situao limite, a transcondutncia passa a ser expressa pela seguinte relao,
independente de L e da tenso de porta:
g m = fC ox Wv max (22)

16
 Resultados experimentais mostram que em dispositivos sub-micromtricos, a transcondutncia
apresenta um comportamento tendendo ao expresso pela equao (22), no mais seguindo a relao
quadrtica teoricamente esperada em transistores de canal longo.
A mobilidade tem seu valor reduzido por espalhamento com fnons, impurezas (dopantes),
cargas de interface e rugosidade da interface do Si e dieltrico. No entanto, uma espalhamento adicional
comea a ocorrer quando o dieltrico tornar-se extremamente fino. Para filme de SiO 2 da ordem de 1 nm,
as funes de onda de eltrons no metal e no Si comeam a sobrepor-se. Nesta situao, impurezas
presentes no material de porta representam um espalhamento adicional para os portadores no canal do
MOSFET, reduzindo adicionalmente sua mobilidade.

3.7 Injeo de portadores quentes

Portadores quentes so portadores que possuem alta energia cintica e que, como
conseqncia, podem apresentar os seguintes fenmenos fsicos:
a) injeo de portadores no xido de porta, transpondo a barreira de potencial entre o silcio e o xido,
como mostrando na figura 13;
b) ionizao por impacto, criando novos portadores quentes, podendo haver multiplicao por avalanche.
Observa-se pela fugira 13 que a barreira para a injeo de lacunas muito maior que para
eltrons. Adicionalmente, o coeficiente de ionizao por impacto para eltrons maior do que para
lacunas. Desta forma, os efeitos de portadores quentes so mais intensos em transistores nMOS do que
em pMOS.

Figura 13 Diagrama de faixas de energia, indicando as barreiras para eltrons e lacunas na estrutura
MOS.

3.7.1 Efeitos de portadores quentes em transistores MOS

Devido ao aumento do campo eltrico com o escalamento, transistores de menor dimenso so

mais sujeitos ocorrncia dos efeitos de portadores quentes, uma vez que os portadores adquirem
maior energia cintica.
Com relao injeo de portadores no xido de porta, existem 4 modos principais em
transistores nMOS, os quais encontram-se apresentados na figura 14.
a) eltrons quentes do canal
b) eltrons quentes e lacunas quentes produzidos por avalanche;
c) eltrons quentes do substrato, induzidos por ionizao secundria;
d) eltrons trmicos quentes.
O fenmeno de portadores quentes gera uma srie de efeitos nos dispositivos MOS, tais como:
a) corrente de porta e de substrato

17
 Dependendo do campo eltrico prximo ao dreno, um significativa corrente de substrato pode
ser originada, a ponto de provocar quedas hmicas apreciveis no substrato. A corrente de porta,
embora no produza queda hmica significativa, causa degradaes em gm e VT com o tempo, reduzindo
assim o tempo de vida do componente.
b) degradao da mobilidade ou transcondutncia
A degradao da mobilidade e da transcondutncia est associada a gerao de estados de
interface e no xido, causados pela injeo de portadores quentes.
c) degradao da tenso de limiar
Parte dos portadores quentes no xido so capturados por estados no xido, incrementando a
densidade de carga aprisionada. Esta carga, por sua vez, produz uma alterao no valor de VT. Em se
tratando da injeo e captura de eltrons, a variao induzida na tenso de limiar ser positiva.
d) ruptura do transistor
A queda de potencial no substrato, produzida pela corrente de substrato, pode causar uma
polarizao direta na juno fonte-substrato, acionando o transistor bipolar parasitrio associado
estrutura MOS.
e) efeito tiristor parasitrio (Latch-up) em CMOS
Uma das origens do disparo da estrutura tiristor parasitrio intrnseco estrutura CMOS a
presena de corrente de substrato produzida por eltrons quentes.

Figura 14 Representao esquemtica dos modos de injeo de portadores quentes em

transistores MOS.
18
3.7.2 Minimizao dos efeitos de portadores quentes
A gerao de portadores quentes apresenta uma forte dependncia com a intensidade e a
distribuio do campo eltrico. Assim, seus efeitos apresentam dependncia com os seguintes
parmetros: a) polarizaes VG, VD, VB; b) dimenses L, tox, Xj;c) dopagem de substrato; d) forma do
perfil do dreno prximo ao canal; e) temperatura.
Motivado pelo escalamento, a maioria destes parmetros so alterados no sentido inverso ao
desejado para a reduo de portadores quentes. Resta, no entanto, a opo de alterar o perfil do dreno
prximo ao canal. Estes perfis fazem com que uma maior parte da tenso aplicada tenha sua queda
dentro do dreno e que o campo eltrico dentro do canal seja menor [27]. Entre estas estruturas, a
estrutura LDD (lightly doped drain) tem sido a mais empregada [27, 28]. Como desvantagem desta
soluo temos um incremento na resistncia parasitria R DS.

3.8 Rupturas do transistor

Limitaes mais severas referem-se a condies em que o transistor apresente caractersticas
totalmente diferentes, devido a algum processo de ruptura. Apresentamos a seguir algumas
possibilidades de rupturas.
a) Ruptura do xido de porta
Um xido de alta qualidade apresenta uma ruptura intrnseca destrutiva para campos eltricos
7
intensos, maiores que 10 V/cm [29]. Por motivos de confiabilidade operava-se os dispositivos com
6
campo eltrico no xido at na faixa de 1 a 1.5x10 V/cm [30]. Atualmente no entanto, campos tpicos
6
so da ordem 5 x 10 V/cm, devendo no futuro aumentar mais ainda [20]. Modelos sobre mecanismos de
ruptura tm sido apresentados, incluindo ruptura por corrente de porta, [31]. Aps certa carga (I x T) ter
passado pelo xido, a frao de carga capturada nas armadilhas no xido torna-se elevada, elevando o
campo eltrico localmente. A partir desta evoluo tem incio a ruptura [32]. A ruptura do xido muito
dependente da presena de contaminantes e da estrutura do mesmo. Assim, realiza-se hoje em dia
pesquisa em processos para obteno de isolantes mais duros, incluindo novos materiais como
oxinitretos [33-36].
b) Ruptura bipolar parasitria
Como reporta anteriormente, a corrente de substrato pode causar a polarizao direta da juno
fonte-substrato, colocando em operao o transistor bipolar parasitrio no transistor MOS. Quando isto
ocorre, a corrente eltrica IDS aumenta drasticamente, comumente observando-se nas curvas IDS x VDS
do transistor o efeito snap-back, ou seja, uma reduo de V DS aps a ruptura bipolar.
c) Ruptura por avalanche de dreno e/ou canal
Para um campo eltrico acima do valor crtico, entre dreno/substrato e/ou canal/substrato, pode
haver a ruptura devido multiplicao de portadores por avalanche [37, 38]. Na maioria dos transistores
de pequenas dimenses, perfurao MOS e ruptura bipolar parasitria, ocorrem com tenses menores,
como ilustra a Figura 15. Esta figura expressa as limitaes em tenso V DS quanto s diversas rupturas,
vlido para uma dada estrutura de transistores [38].

Figura 15 Limites admissveis para VDS em funo dos vrios mecanismos de ruptura possveis.
19
3.9 Efeitos das limitaes sobre o escalamento dos transistores e elaborao de guias de
estrada.

As limitaes discutidas nos itens anteriores devem ser muito bem estudadas para permitir o
correto escalamento dos dispositivos. Isto porque elas:
a) afetam o desempenho eltrico dos dispositivos
b) determinam as condies limites de operao e
c) determinam condies de contorno para o projeto da estrutura fsica dos transistores e do processo
de fabricao.

A tenso de alimentao foi mantida constante na fase inicial do escalamento, como valor
padro de 5 V. Aps 1990 no entanto, devido s diversas limitaes apresentadas, no foi mais possvel
manter este valor. Aps esta data observamos uma reduo gradual do seu valor, como ilustra a Fig. 16.
O valor de VT de certa forma acompanha a mesma tendncia, como tambm ilustrada na mesma figura.
Isto se faz necessrio para manter uma boa margem de tenso de comando (drive) para bom
desempenho de velocidade de chaveamento. A reduo do valor de VT traz no entanto, uma grave
dificuldade associada alta corrente de corte I0, como explicado no item 2.1 acima. Como conseqncia,
existe muita incerteza quanto ao valor mais apropriado de VT adotar, ilustrado na figura. Por exemplo, ao
se chegar a tecnologias com VDD de 0.5 V, no sobra muito espao para a escolha de VT que atenda
tanto a condio de baixo valor de corte, I0, ao mesmo tempo de oferecer alta corrente para rpida
comutao. Este um dos problemas mais srios para as futuras tecnologias.

Figura 16 Evoluo dos valores de VDD e VT

O estudo das limitaes dos dispositivos constitui tambm um dos ingredientes para a elaborao de
guias de estrada de evoluo tecnolgica de semicondutores. Associaes de empresas de
semicondutores, juntamente com instituies pblicas e universitrias, formaram grupos de trabalho para
a elaborao de parmetros das prximas geraes tecnolgicas. Estes trabalhos fazem-se necessrios
com intuito de definir padres e estratgias comuns para a definio e a soluo dos futuros requisitos,
bem como das aes necessrias. A tabela 6 apresenta parmetros selecionados, definidos para as
vrias geraes tecnolgicas, dos relatrios de 1997 e 1999 destes grupos de trabalho [39, 40]. Em
negrito so apresentados os valores dos parmetros para os quais ainda no existe soluo tecnolgica
para a sua obteno, representando temas e desafios de pesquisa atuais.

20
 Tabela 6 Dados selecionados dos relatrios NTRS [39] e ITRS [40] dos parmetros
tecnolgicos atuais e futuros previstos [20].
Ano 1997 1999 2002 2005 2008 2011 2014
Dimenso mnima (nm) 250 180 130 100 70 50 35
DRAM (incio de vendas) 256M 1G (3G) 8G (24G) 64G (192G)
2
rea chip DRAM (mm ) 280 400 460 530 630 710 860
Espessura equivalente de 3-5 1.9-2.5 1.5-1.9 1.0-1.5 0.8-1.2 0.6-0.8 0.5-0.6
xido (nm)
Res. mx. de material de 60 43 33 23 16 11
porta (.cm)
-8 -8 -8 -8 -8 -8
Res mx. de contato 30x10 17x10 10x10 5x10 2.5x10 1.5x10
2
siliceto/si (.cm )
Resistncia de folha da 350- 250- 200- 150- 120- 100-
extenso S/D (/ ) 800 700 625 525 525 400
XJ da extenso S/D (nm) 50-100 42-70 25-43 20-33 16-26 11-19 8-13
Perfil da extenso S/D 14 8.5 6.5 4.5 3.2 2.2
(nm/dec.)
VDD 1.8-2.5 1.5-1.8 1.2-1.5 0.9-1.2 0.6-0.9 0.5-0.6 0.5

Uma questo de grande importncia est relacionada com os problemas associados aos
sistemas fotolitigrficos e aos processos e dificuldades de realizao da etapa para a definio de
dimenses altamente submicromtricas. Grande parte do custo da fabricao de CIs est relacionada a
esta etapa.
Embora, em termos tericos, seja possvel obter-se definies de padres at nveis atmicos,
tais sistemas seriam extremamente lentos e no atingiriam os requisitos de velocidade necessrios para
produo em larga escala.
Os sistemas mais avanados de litografia atuais utilizam impresso por projeo tica, operando
no limite de difrao de Rayleigh. A imagem de um padro principal (normalmente reduzida de 4 a 5
vezes) projetada sobre a superfcie da lmina. Para tal, estes sistemas utilizam um complexo sistema
de lentes. A resoluo do sistema fotolitogrfico est diretamente relacionada com o comprimento de
onda da luz utilizada para sensibilizar o fotorresiste. A figura 17 apresenta os valores de comprimento de
onda e de dimenso mnima utilizados em funo do ano.

Figura 17 Valores do comprimento de onda/mnima dimenso em funo do ano.

Lasers a base de fluoreto de criptnio (KrF) e fluoreto de argnio (ArF) so utilizados para as
geraes tecnolgicas de 0,25 m e 0,18 m, respectivamente. Entretanto, os melhores resultados so

21
obtidos com laser KrF. Para as geraes tecnolgicas futuras acredita-se que o uso de lasers a base de
flor (F2) sejam necessrios, como indicado na figura 17. O grfico apresentado mostra que o processo
ptico apresenta um limite para sua utilizao para no mximo a dimenso um pouco abaixo de 100 nm
[41]. Aps este limite, outras tcnicas tornam-se imprescindveis, tais como projeo de eltrons, multi-
feixes de eltrons, raio X, feixe de ons, matriz de pontas de microscopia de fora atmica, etc.

4 Limites de escalamento

Nos itens anteriores apresentamos os procedimentos utilizados para o escalamento e as

limitaes que surgem concomitantemente. Analisamos agora o limite do escalamento, ou seja, at onde
podemos reduzir as dimenses, tenses e energia da informao. A Figura 18 mostra a evoluo da
energia da informao em operaes lgicas, ao longo dos anos, com uma contnua reduo da mesma.
At onde esta evoluo poder continuar? Iniciamos com a apresentao de limites tericos e a seguir
apresentamos alguns dados experimentais reportados a ttulo de exemplos.

Figura 18 Evoluo da energia usada para efetuar operaes lgicas, ao longo dos anos.

4.1 Limites tericos

De acordo com Meindl [42], os limites de escalamento de dispositivos podem ser agrupados em
5 classes:
1. Limites fundamentais
2. Limites do material
3. Limites do dispositivo
4. Limites do circuito
5. Limites do sistema

Com o intuito de analisarmos o escalamento at o nvel de dispositivo, apresentaremos a seguir

apenas consideraes quanto aos primeiros limites [42].

1) Entre os limites fundamentais temos:

a) Devido a flutuaes trmicas no material, qualquer informao (energia armazenada) com energia
prxima da flutuao trmica, ter alta probabilidade (estatstica de Boltzman) de ser perdida [43].
Assim, necessrio que a informao tenha no mnimo [42]:
> 4 kT (23a)
-19
ou ainda, para manter a probabilidade de erro menor que 10 , a energia deve ser maior ainda, ou seja
[44]:
> 165 kT (23b)

22
b) O princpio da incerteza da mecnica quntica diz que
p. r > h (24)
ou que
.t > h (25)
A partir desta relao, obtm-se que a mnima energia armazenada, a ser detectada num
intervalo de tempo t deve ser maior que h / t [45]
> h / t (26)

2) Os limites dos materiais, por sua vez, referem-se propriedade dos materiais. Entre estas citamos:
a) Campo eltrico mximo que o material suporta sem ruptura por avalanche, E C
b) Velocidade mxima ou velocidade de saturao dos portadores, vmax
c) Massa efetiva dos portadores, me
Assim, o atraso mnimo relacionado a estes limites pode ser obtido por:
V
L min Ec
min = + (27)
v max v max

Considerando os valores para silcio ( EC = 3 x 10 V/cm , v max = 1 x 10 cm/s) e V = 4 KT / q

5 3 7

(limite fundamental) obtm-se min = 3 x 10-14 s. Da massa efetiva pode-se obter ainda a espessura
mnima de uma barreira de potencial para a qual a corrente de tunelamento seja desprezvel. Quanto
menor a massa efetiva, maior esta espessura mnima. Assim, com silcio pode-se fabricar dispositivos
com dimenses fsicas menores que no GaAs, o qual apresenta menor massa efetiva de eltrons [43].

3) Em dispositivos MOSFET, o comprimento mnimo do canal determinado pela ocorrncia da

perfurao MOS (punchthrough), degradao das caractersticas devido efeito de canal curto, bem
como pelas demais limitaes apresentadas no item 3. Estima-se que um limite prtico deve estar em
torno de 25 nm [46] ou mesmo de 10 nm [47]. O uso de tecnologia CMOS/SOI, de baixa temperatura (N 2
lquido) e/ou novas estruturas de dispositivos MOS iro contribuir para a extenso do tempo de vida das
tecnologias CMOS de Si. Entre novas estruturas vem sendo proposto o transistor MOS de dupla porta
(DG-CMOS/SOI), ilustrada na Fig. 19. A Fig. 20 ilustra como a introduo de inovao tecnolgica
necessria quando uma dada evoluo tecnolgica chega saturao da sua capacidade. O que vir
aps o limite de escalamento na tecnologia CMOS? Novos conceitos de dispositivos e circuitos tero
lugar. Entre estas j so sugeridos: a) dispositivos de bloqueio Coulombiano, entre outros dispositivos de
um nico eltron; b) dispositivos qunticos, onde se controla o estado do eltron de um tomo
(hidrognio, por exemplo); c) estruturas de nano-tubos de carbono outra idia proposta. So tubos de
1.4 nm de dimetro e de 10 m de comprimento que constituem canais de corrente e que permitem
realizar circuitos tipo moleculares.

Figura 19 Desenho em corte de estrutura de a) CMOS/SOI e b) DG-CMOS/SOI [48].

23
 Figura 20 Tendncias de desempenho de circuitos CMOS, com desafios e solues
tecnolgicas [28]

Referncias:
[1] G. E. Moore, Progress in Digital Integrated Electronics, IEDM Tech. Digest, p. 11-13, 1975.
[2] J. D. Meidl, Ultra-Large Scale Integration, IEEE Trans. Electron Devices, v. 31, n. 11, p. 1555-1561,
1984.
[3] E. J. Rymaszeroski, Dense, Denser, Denser, J. Electron Mater, v. 18, n. 2, p. 217-220, 1989.
[4] R. H. Dennard, F. H. Gaensslen, H. N. Yu, V. H. Rideout, E. Bassous and A. R. LeBlanc, Design of
Ion-Implanted MOSFETs with Very Small Physical Dimensions, IEEE Journal Solid-St. Circuits, v. 9,
p. 256-268, 1974.
[5] S. C. Sun and J. D. Plummer, Electron Mobility in Inversion and Accumulation Layers Thermally
Oxidized Silicon Surfaces, IEEE Trans. Electron Devices, v. 27, p. 1497-1508, 1980.
[6] P. K. Chatteyee, W. R. Hunter, T. C. Holloway and Y. T. Lin, The Impact of Scaling Laws on the
Choice of n-Channel or p-Channel for MOS VLSI, IEEE Electron Device Letters, vol. 1, p. 220-223, 1980.
[7] J. R. Brews, W. Fichtner, E. A. Nicollian and S. M. Sze, Generalized Guide for MOSFET
Miniaturization, IEEE Electron Device Letters, vol. 1, p. 1-4, 1980.
[8] G. Baccarani, M. R. Wordeman and R. H. Dennard, Generalized Scaling Theory and Its Application to
a 1/4 Micrometer MOSFET Design, IEEE Trans. Electron Devices, v. 31, p. 452-462, 1984.
[9] SUPREM-4, Bidimensional Process Simulator, Stanford University, 1993.
[10] Avant! MEDICI, Bidimensional Device Simulator, 2001.
[11] PISCES-II, Bidimensional Device Simulator, Stanford University, 1993.
[12] Avant! DAVINCI, Tridimensional Device Simulator, 2001.
[13] L. D. Yau, A Simple Theory to Predict the Threshold Voltage of Short-Channel IGFETs Solid-State
Electronics, v. 17, p. 1059-1063, 1974.
[14] B. S. Nataraj and R. Kumar, Threshold-Voltage Variations in VLSI MOSFETs Due to Short Channel
Lengths, IEEE Journal Solid-St. Circuits, v. 22, p. 905-908, 1987.
[15] Y. El-Mansy, MOS Device and Technology Constraints in VLSI, IEEE Journal Solid-St. Circuits, v.
17, p. 197-203, 1982.
[16] D. M. Brown, M. Ghezzo and J. M. Pimbley, Trends in Advanced Process Technology-
Submicrometer CMOS Design and Process Requirements, Proc. of the IEEE, vol. 74, p. 1678-1702,
1986.
[17] K. K. Ng and W. T Lynch, The Impact of Intrinsic Series Resistance on MOSFET Scaling, IEEE
Trans. Electron Devices, v. 34, p. 503-511, 1987.
[18] J. S. Kim and H. C . Lin, Modeling Effective Source Resistance of a Short-Channel MOSFET, Proc.
of the IEEE 1984 Custom Integrated Circuits Conference, p. 335-338, 1984.
[19] H. Shichijo, A Re-Examination of Practical Performance Limits of Scaled n-Channel and p-Channel
MOS Devices for VLSI, Solid-State Electronics, v. 26, p. 969-986, 1983.
[20] J. D. Plummer, P. B. Griffin, Material and Process Limits in Silicon VLSI, Proceedings of The IEEE,
vol. 89, no. 3, pp. 240-258 (2001).

24
[21] H. Murrmann and D. Widmann, Current Crowding an Metal Contacts to Planar Devices, IEEE
Trans. Electron Devices, v. 16, p. 1022-1024, 1969.
[22] H. Berger, Models for Contracts to Planar Devices, Sol.-St. Electr., v. 15, p. 145-158, 1972.
[23] K. K. Ng and W. T Lynch, Analysis of the Gate-Voltage-Dependent Series Resistance of
MOSFETs, IEEE Trans. Electron Devices, v. 33, p. 965-972, 1986.
[24] S.-Y. Oh, S. G. Choi, C. G. Sodini and J. L. Moll, Analysis of the Channel Inversion Layer
Capacitance in the Very Thin-Gate IGFET, IEEE Electron Device Letters, v. 4, p. 236-239, 1983.
[25] A. G. Salmis and J. T. Clemens, Characterization of the Electron Mobility in the Inverted <100>
Surface, IEDM Tech. Digest, p. 18-21, 1979.
[26] F. F. Fany and A. B. Fowler, Transport Properties of Electron in Inverted Silicon Surfaces, Phys.
Rev., v. 169, p. 619-631, 1968.
[27] E. Takeda, H. Kume, T. Toyabe amd S. Asai, Submicrometer MOSFET Structure for Minimizing Hot-
Carrier Generation, IEEE Journal Solid-St. Circuits, v. 17, p. 241-248, 1982.
[28] J. J. Sanchez, K. K. Hsueh and T. A. DeMassa, Drain-Engeneered Hot-Electron-Resistant Device
Structures: A Review, IEEE Trans. Electron Devices, v. 36, p. 1125-1132, 1989.
[29] J. Schadel, Device Failure Mechanisms in Integrated Circuits, Proc. of ESSDERC, p. 13-16, 1983.
[30] J. L. Moll and E. Y. Sun, Physical Effects in Small Geometry MOS Transistors, Jap. J. Appl. Phys.,
vol. 19, p. 77-83, 1980.
[31] S. Holland, I. C. Chan, T. P. Ma and C. Hu, On Physical Models for Gate Oxide Breakdown, IEEE
Electron Device Letters, vol. 5, p. 302-305, 1984.
[32] I. C. Chan and S. E. Holland, Electrical Breakdown in Thin Gate and Tunneling Oxides, IEEE
Trans. Electron Devices, v. 32, p. 413-422, 1985.
[33] F. L. Terry, R. L. Aucoin, M. L. Naiman, P. W. Wyatt and S. D. Senturia, Radiation Effects in Nitrided
Oxides, IEEE Electron Device Letters, v. 4, p. 191-193, 1983.
[34] M. A. Schmidt, F. L. Terry Jr., B. P. Mathur and S. D. Senturio, Inversion Layer Mobility of
MOSFETs with Nitrided Oxide Gate Dielectrics, IEEE Trans. Electron Devices, v. 35, p. 1627-1632,
1988.
+
[35] J. A. Diniz, P. J. Tatsch, M. A. A. Pudenzi, Oxinitride Films Formed by Low Energy NO Implanted
into Silicon, Appl. Phys. Lett., v. 69, n. 15, p. 2214-2215, 1996.
[36] J. A. Diniz, J. Godoy Fo., P. J. Tatsch, J. W.Swart, Radiation Hardening of Oxynitrides Formed by
Low Nitrogen Implantation into Silicon Prior do Oxidation, The 199th Meeting of The Electroch. Soc.,
Abstract n. 262, v.2001-1, Washington DC, USA, 25 a 29 de maro de 2001.
[37] J. Chen, T. Y. Chan, P. K. Ko and C. Hu, Subbreakdown Drain Leakage Current in MOSFET, IEEE
Electron Device Letters, v. 8, p. 515-517, 1987.
[38] S. M. Sze, Physics of Semiconductor Devices, J. Wiley & Sons, p. 485, 1981.
[39] Semiconductor Industry Association, Nacional Technology Roadmap for Semiconductors, San
Jose, CA, SIA, 1997.
[40] Semiconductor Industry Association, Internacional Technology Roadmap for Semiconductors, San
Jose, CA, SIA, 1999.
[41] L. R. Harriot, Limits of Lithography, Proc. of the IEEE, v. 89, n. 3, p. 366-374, 2001.
[42] J. D. Meindl, Ultra Large Scale Integration, IEEE Trans Electron Devices, v. 31, p. 1555-1561,
1984.
[43] C. Mead and L. Conway, Introduction to VLSI Systems, Addison-Wesley Public Co., 1980.
[44] R. W. Keyes, Fundamental Limit of Silicon Technology, Proc. of The IEEE, v. 89, n. 3, p. 227-239,
2001.
[45] R. W. Keyes, Physical Limits in Digital Electronics, Proc. of The IEEE, v. 63, p. 740-767, 1975.
[46] H. Iwai, CMOS Technology Year 2010 and Beyond, IEEE Journal Solid-St. Circuits, v. 34, n. 3, p.
357-366, 1999.
[47] D. J. Frank et al, Device Scaling Limits of Si MOSFETs and Their Application Dependencies, Proc.
of The IEEE, v. 89, n. 3, p. 259-288, 2001.
[48] R. W. Guernsey, F. L. Gandour, A Competitividade da Indstria Eletrnica, ABINEE TEC 2001, So
Paulo, 21-25 de Maio 2001.

25
 Integrao de Processos: CMOS em Si
Jacobus W. Swart
CCS e FEEC - UNICAMP

Neste captulo apresentaremos tecnologias de fabricao de Circuitos Integrados, CIs, por meio da
integrao de processos. Discutiremos a integrao de processos para a tecnologia CMOS, por ser esta a mais
importante, ou a mais usada, na fabricao de CIs em Si. No universo de Si, a tecnologia CMOS a
tecnologia dominante, sobretudo em aplicaes digitais, e continua cobrindo cada vez maior fatia do mercado
de CIs. Discutiremos os vrios processos envolvidos, incluindo a formao das regies p e n de substrato
dos 2 tipos de transistores, nMOS e pMOs respectivamente, tcnicas de isolao, projeto e fabricao do
canal e do isolante de porta, obteno de eletrodos de porta e metalizao de contatos e interconexes. Por
fim ser apresentada uma breve discusso sobre a evoluo da tecnologia.

1. Introduo Tecnologia CMOS

A tecnologia MOS nasceu na sua verso pMOS, durante os anos 60. A tecnologia nMOS teve uma
maior dificuldade tecnolgica devido presena de cargas positivas no sistema SiO2-Si, causando a induo
de canal tipo n na superfcie do Si. Como conseqncia, surge uma dificuldade para isolar os transistores
nMOS um do outro. Com o desenvolvimento de processos mais refinados de oxidao do Si para obteno de
filmes de SiO2 e de tratamentos trmicos apropriados para reduzir cargas e estados de interface, a tecnologia
nMOS pde ser implementada. Durante os anos 70 e incio dos anos 80, a tecnologia nMOS era a tecnologia
predominante para CIs digitais, devido s seguintes vantagens: maior mobilidade dos eltrons comparado ao
das lacunas no caso pMOS; alta densidade de integrao, simplicidade do processo de fabricao e reduzido
consumo de potncia quando comparado a processos bipolares.
O conceito de tecnologia CMOS foi proposto e demonstrado em 1963 por Wanlass (1). A porta
inversora CMOS composta por transistores nMOS e pMOS em srie, como mostra a Fig. 1.1a. O terminal
de entrada ligado s duas portas, de forma que uma tenso positiva coloca em conduo o transistor nMOS
e corta o pMOS, produzindo uma tenso zero na sada. Uma tenso zero aplicada ao terminal de entrada
produz um efeito complementar, produzindo uma tenso na sada igual tenso de alimentao, VDD. Devido
ao emprego dos dois tipos de transistores complementares, a tecnologia foi chamada de CMOS (MOS
complementar). Para tanto necessita-se de regies de substrato tipo n e outro tipo p. Isto possvel pela
implementao de uma regio delimitada com dopagem de tipo oposto ao do substrato e que chamaremos de
ilha ou de poo (em ingls, chamado de well ou tub). A Fig. 1.1b mostra um desenho esquemtico de
estrutura fsica CMOS com uso de substrato tipo n e ilha do tipo p.

Fig. 1.1 Inversor CMOS: a) circuito esquemtico e b) desenho em seco transversal da

estrutura.

Uma caracterstica fundamental de portas CMOS que elas no consomem corrente (potncia)
durante um estado esttico. Apenas durante a transio de um estado a outro temos consumo de corrente
1
(potncia). Esta caracterstica o diferencia fundamentalmente da tecnologia nMOS, bem como da pMOS,
onde se tem corrente passando pela porta lgica quando esta estiver em estado 0 na sada. Esta diferena de
consumo de potncia entre nMOS e CMOS no justificava a opo por CMOS na maioria das aplicaes
digitais durante os anos 70, dado o nmero limitado de portas lgicas nos CIs da poca e dado a maior
complexidade de integrao de processo no caso CMOS. Porm, com o crescimento da densidade de
integrao dos CIs, a dissipao de potncia tornou-se proibitiva no caso nMOS a partir dos anos 80. Com o
intuito de reduzir a potncia total do CI, com a conseqente simplificao das cpsulas (no caso de at 1 a 2
W por cpsula) e sistemas de refrigerao nos equipamentos, a opo pela tecnologia CMOS foi mandatria,
apesar da maior complexidade de integrao de processo. Durante os anos 60 e 70, a opo CMOS era
justificvel apenas em aplicaes tipo mveis e espaciais, onde se visava poupar as baterias de alimentao.
Como j mencionamos, a maior vantagem e motivao pela tecnologia CMOS a baixa dissipao
de potncia. Os CIs digitais CMOS atuais com dezenas a centenas de milhes de transistores, se
incendiariam se fossem feitos com outras tecnologias, tais como nMOS ou ECL bipolar. As vantagens
adicionais de CMOS so as seguintes, agrupadas em 3 grupos:
a) Vantagens de desempenho de circuito e de dispositivo:
- A menor dissipao de potncia resulta em menor temperatura de operao do CI, o que
por sua vez se traduz em maior mobilidade de portadores e menores correntes de fuga de
junes.
- Circuitos CMOS apresentam boa densidade de integrao, haja vista que as larguras dos 2
tipos de transistores tendem a ser cada vez mais prximas (em transistores
submicromtricos, a corrente ID depende diretamente da velocidade de saturao dos
portadores, sendo que esta praticamente a mesma para eltrons e para lacunas, ao
contrrio das mobilidades).
- A rea gasta em isolao entre transistores de polaridades opostas considervel em
CMOS, porm esta pode ser eficientemente ocupada por trilhas de interconexes na
pastilha (chip), haja vista que as interconexes ocupam uma grande frao da rea da
mesma em CIs modernos.
- No passado CMOS tinha como desvantagem a alta capacitncia de entrada (entrada ligada a
2 transistores em paralelo). Esta desvantagem tornou-se negligencivel, tendo em vista que
atualmente (transistores submicromtricos) a capacitncia predominante a de
interconexo.
- Circuitos CMOS apresentam maior faixa de tenso de polarizao, VDD, e de temperatura
de operao permitida. 

- Portas CMOS possuem alta imunidade a rudo, pela grande excurso de sada ( s=VDD
Vss).
- Os sistemas eletrnicos resultam mais simples e baratos, tendo em vista que permitido
maior nvel de integrao, resultando em menor nmero de chips e como conseqncia
menor nmero de buffers de entrada e de sada.
- CMOS um inversor tipo sem relao, ou seja, seus nveis lgicos independem da
relao entre as dimenses dos 2 transistores, como acontece no caso nMOS. Como
conseqncia temos maior facilidade de projeto e maior tolerncia a variaes de
processos.
- Como grande parte dos transistores localizam-se dentro de regies de ilhas, os mesmos
apresentam menor susceptibilidade a raios (importante para portas dinmicas, ex.
memrias DRAM).
- CMOS resulta em chaves de passagem sem perda de sinal, ao contrrio do caso nMOS.
- A caracterstica acima torna o CMOS mais apropriado para aplicaes analgicas.
Adicionalmente consegue-se implementar amplificadores operacionais CMOS com menor
nmero de transistores e menor rea do que no caso nMOS e mesmo bipolar.

b) Vantagens de confiabilidade:
- Muitos dos mecanismos de falha em CIs so acelerados com temperatura. Como circuitos
CMOS dissipam menos potncia, resulta menor temperatura e como conseqncia, maior
confiabilidade.
- Os circuitos CMOS no carregam corrente esttica. Como conseqncia o fenmeno de
eletromigrao menos intenso, novamente aumentando a confiabilidade.

2
 - Degradao por eltrons quentes menos intensa em transistores pMOS que em
transistores nMOS. Assim, como em CMOS temos menos transistores nMOS que em
tecnologia nMOS, temos como efeito global, menos falhas por este fenmeno.
Adicionalmente, ao contrrio ao caso de tecnologia nMOS, em circuitos CMOS no h
necessidade para o emprego da tcnica de bootstrapping, para aumentar corrente do
transistor de carga nas transies. O uso de bootstrapping aumenta o campo eltrico no
transistor e como conseqncia tem-se maior degradao por eltrons quentes.

c) Vantagens quanto a custo:

- Durante os anos 70 havia uma grande diferena entre o nmero de etapas necessrias para a
fabricao de CIs em CMOS e em nMOS, sendo que o CMOS requeria maior nmero.
Atualmente, pelo aumento da complexidade das duas tecnologias, a diferena de nmero de
etapas ficou marginal, menos que 20% [2]. Esta pequena diferena de custo pelo maior
nmero de etapas de processamento para CMOS largamente suplantada pela reduo do
custo de sistemas com CIs CMOS como descrito abaixo.
- A maior facilidade de projeto em CMOS reduz o custo de projeto e apresenta vantagens
comerciais pela reduo do tempo para o lanamento de um produto.
- Devido baixa dissipao de potncia do CI em CMOS, fica permitido o uso de
encapsulamento mais simples e barato. Este item representa uma larga fatia do custo do CI
e dos sistemas. Pelo mesmo fato podemos usar maior nvel de integrao com a
conseqente reduo do nmero de chips e reduo do custo de montagem do sistema e
aumento na confiabilidade do mesmo.

Apesar das grandes vantagens mencionadas para CMOS, ela tambm apresenta algumas
desvantagens como listamos abaixo:
- CMOS vulnervel descarga eletrosttica como todas as tecnologias MOS.
- os transistores MOS so susceptveis a efeitos de canal curto e de eltrons quentes quando o
comprimento do canal for menor que aproximadamente 2 m.
- a necessidade de fabricar concomitantemente transistores de boa qualidade tipo nMOS e
tipo pMOS resulta em maiores dificuldades de fabricao quando comparado a um
processo nMOS.
- h dificuldades no escalamento (reduo escalar das dimenses) de transistores pMOS
quando o material de porta de Si-poli n+ produz tambm a impossibilidade de contato direto
de linha desta com uma regio p+ de fonte/dreno de transistor pMOS.
- A necessidade de contatos hmicos com as ilhas implica em gasto de rea maior do chip,
comparado a processo nMOS.
- A formao apropriada da ilha por processo de difuso requer um processo a alta
temperatura por tempo longo. Isto representa um alto custo e possibilidade de formao de
defeitos em lminas de grande dimetro.
- CMOS susceptvel a disparo de ruptura tipo Latch-up. Este efeito ser analisado no
item seguinte e implica em processos de fabricao especiais e em gasto de rea para
formao de anis de guarda para suprimir o mesmo.

2. Latch-up em CMOS

A estrutura fsica de inversor CMOS inclui um tiristor embutido, formada pela associao em srie
das regies p-n-p-n, como mostrado na Fig. 2.1a. Este tiristor pode ser analisado como formado por 2
transistores bipolares, como ilustrado na Fig.2.1b.
Em condies normais todas as junes esto reversamente polarizadas e os transistores bipolares
cortados. Existem no entanto, vrias causas que podem momentaneamente polarizar diretamente uma das
junes de base-emissor dos 2 transistores. Caso isto ocorra e caso o produto dos betas dos 2 transistores for
maior que um (np > 1), os 2 transistores manter-se-o conduzindo, com formao de um caminho de baixa
impedncia entre a fonte VDD e a linha de terra. Isto causa o mal funcionamento do circuito, e caso, a corrente
da fonte no for limitada, um aquecimento excessivo e danificao do componente. A curva caracterstica do
disparo da ruptura "latch-up mostrada na Fig. 2.2.

3
 A polarizao direta de uma das junes base-emissor dos transistores ocorre por correntes esprias
nas regies resistivas de substrato ou das ilhas. Estes resistores presentes devem ser includos no modelo
como mostrado na Fig.2.3. Quanto maior estas resistncias, maior ser a queda hmica nas mesmas e mais
provvel o disparo latch-up.
Vrias podem ser as origens das correntes atravs dos resistores que disparam o latch-up:
- corrente de fuga (ou de breakdown) da juno ilha-substrato.
- corrente de fuga (ou de breakdown) das junes de dreno.
- corrente de carga ou descarregamento da capacitncia da juno ilha-substrato produzido
por transitrio da alimentao VDD.
- corrente induzida por radiao
- corrente de substrato gerado por ionizao por impacto por portadores quentes nos
transistores MOS
- corrente por transistores MOS de campo parasitrios nas bordas das ilhas.
- um pulso de tenso de rudo no terminal de entrada do circuito com valor fora do intervalo
(VSS V DD).
- um pulso de tenso de rudo no terminal de sada do circuito com valor fora do intervalo
(VSS V DD)

A partir do conhecimento do fenmeno e das suas origens das correntes resulta que para evitar ou
minimizar o disparo latch-up devemos:
a) minimizar as resistncias parasitrias entre o emissor e o contato do substrato ou da
ilha.
b) reduzir o ganho dos transistores bipolares parasitrios.
Estes objetivos podem ser alcanados por vrios cuidados de layout e/ou do projeto da estrutura
fsica do CMOS e portanto do processo de fabricao, como ser visto ao longo dos prximos itens.

Fig.2.1 a) Desenho em seco transversal de estrutura CMOS com indicao da formatao

dos transistores bipolares parasitrios e b) modelo equivalente ao tiristor embutido.

4
 Fig. 2.2 a) Estrutura de um tiristor e b) sua curva caracterstica.

Fig. 2.3 Modelo completo do tiristor parasitrio em CMOS com incluso das resistncias de
substrato e de ilha.

3. Seqncia de Integrao de Processos para CMOS

O projeto da estrutura fsica CMOS e da sua seqncia de integrao de processos uma tarefa
complexa que envolve a considerao de vrios compromissos:
- dificuldade e custo de processamento.
- rea ocupada ou densidade de integrao.
- desempenho dos transistores.
supresso de efeitos de segunda ordem.
Para otimizar o desempenho deveramos reduzir o efeito de corpo e capacitncias. Isto implica em
reduzir os nveis de dopagem de corpo de substrato e da ilha. Por outro lado, nveis baixos de dopagem
afetam adversamente corrente de punchthrough (perfurao FET), efeito de canal curto, tenso de limiar
das regies de campo e susceptibilidade a latch-up. Ou seja, para alta densidade de integrao devemos
usar mais altos nveis de dopagem, com pagamento de um preo por isto. Imunidade a latch-up tem um
compromisso com densidade de integrao, ou seja, com formao de anis de guarda de baixa resistncia e
com maior distncia entre os transistores nMOS e pMOS.
A Fig. 3.1 mostra um desenho esquemtico de um corte transversal de uma estrutura tpica CMOS.
Para se obter esta estrutura temos os seguintes processos, que sero descritos nos itens 4 a 9 abaixo:
- formao da(s) ilha(s);
- tcnicas de isolao entre dispositivos;
5
 - obteno do canal e do isolante de porta;
- obteno da porta;
- obteno de regies de fonte/dreno;
- formao dos contatos e de linhas de interconexes.
-

Fig.3.1 Desenho esquemtico de seco transversal de estrutura tpica CMOS

4. Tipos de Estruturas de Ilhas para CMOS

Existem vrias opes de estruturas e de processos de obteno de ilhas. Citamos as seguintes: ilha
p, ilha n, ilha em camada epitaxial, ilhas gmeas, ilha retrogradual e ilhas completamente isoladas. A Fig. 4.1
ilustra algumas das estruturas CMOS. Analisamos estas opes em seguida.

Fig. 4.1 Desenho esquemtico de estruturas CMOS tipo a) ilha p, b) ilha n e c) ilhas gmeas.

a) Ilha p: A estrutura CMOS com ilha p foi a primeira opo proposta junto com a inveno. Ela era a
opo natural na poca devido aos seguintes fatos:
- deseja-se VTN VTP 1V.

6
 - os termos VT associados s cargas de interface e do xido e diferena das funes
trabalho metal-semicondutor, so negativos.
- os dois fatos acima resultam em necessidade de dopagem ND (regio n) menor que NA
(regio p), ND/NA 10.
- No existia a tcnica de implantao inica para dopagem e portanto devia-se usar
dopagem a partir de processo de difuso, o que obriga a dopagem da ilha ser maior que a do
substrato.

Desta forma, o uso de ilha p, com substrato tipo n, era a nica opo. Adicionalmente, na poca, a
tecnologia MOS usada era a pMOS e no a nMOS. Tecnologia pMOS tambm emprega substratos tipo n.
A obteno da ilha tipicamente obtida pela seguinte seqncia de etapas de processos, como
ilustrado na Fig. 4.2: uso de lmina tipo n, orientao (100), resistividade da ordem de 5 .cm; limpeza;
oxidao (~ 200 nm); fotogravao com corroso parcial do filme de SiO2 (sem remover o fotorresiste);
implantao inica de 11B+ (valores tpicos: E ~ 80 200 KeV, Dose ~ 2 4 x 1012/cm2); remoo do
fotorresiste; recozimento em forno a alta temperatura e tempo longo para difuso do dopante at
profundidade apropriada; durante a mesma etapa pode haver uma pequena oxidao da superfcie. A
profundidade, tipicamente de algumas micra, deve atender ao compromisso de reduzir rea (difuso lateral),
reduzir temperatura e tempo de processo para reduzir custo e possveis defeitos mecnicos e cristalogrficos
na lmina, ter profundidade suficiente para reduzir e/ou suprimir o efeito latch-up e o efeito
punchthrough da estrutura de transistor bipolar vertical parasitrio, formado por regio de fonte/dreno
ilha substrato.

Fig. 4.2 Processo tpico de formao de ilha p para CMOS.

b) Ilha n: A verso CMOS tipo ilha n s foi possvel ser desenvolvida com a disponibilidade da tcnica de
dopagem por implantao inica, permitindo o ajuste das tenses limiar, VT, dos transistores
independentemente do nvel de dopagem da ilha e do substrato. Como motivaes para o
desenvolvimento desta verso podemos listar:
- uma opo natural para fabricantes que migraram de tecnologia nMOS para CMOS, pois
emprega o mesmo substrato e estrutura do transistor nMOS para ambas as tecnologias.
- esta verso otimiza mais o transistor nMOS em relao ao pMOS, pois o transistor no
substrato (nMOS no caso), apresentar o menor efeito de corpo (variao de VT com
polarizao da tenso fonte-substrato).Tambm as capacitncias de juno so menores
para o transistor fabricado diretamente no substrato. Isto vantajoso para circuitos que
empregam mais transistores nMOS comparado ao de transistores pMOS, como por
exemplo em circuitos dinmicos. Porm, podemos dizer que h um melhor balanceamento
entre os transistores no caso de ilha p, j que o transistor pMOS apresenta menor
mobilidade. Assim, no caso de circuitos com igual nmero de transistores nMOS e pMOS,
poderia se preferir a opo ilha p.
- substratos tipo p so mais baratos, de melhor qualidade e menos sensveis a defeitos
induzidos por processamento (3).
- a difuso de fsforo da ilha n requer um tempo e/ou temperatura um pouco menor que no
caso de ilha p de boro.

7
 - fica dispensada uma implantao extra de fsforo nas regies passivas tipo n, devido ao
fenmeno de amontoagem (pile-up) de fsforo na superfcie do Si durante a oxidao de
campo, causado pela segregao do fsforo pelo xido de silcio.
- transistor nMOS produz mais corrente de substrato por ionizao por impacto dos eltrons
do canal. Assim a localizao deste transistor diretamente no substrato, facilita o
escoamento deste componente de corrente.
A seqncia de etapas de processo de ilha anloga do caso ilha p, como mostrado na Fig. 4.2,
apenas trocando a implantao inica de 11B+ por implantao inica de 31P+.

c) ilhas gmeas: Neste caso, usa-se um substrato tipo n+ ou p+ com alto nvel de dopagem. Sobre este
substrato cresce-se epitaxialmente uma camada de Si no dopada. Em seguida, realiza-se as etapas de
formao das duas ilhas p e n, como mostrado na Fig. 4.1. Pode-se formar as duas ilhas de forma auto-
alinhada como ilustrado na Fig. 4.3. A seqncia de etapas como segue:
- oxidao de fina camada de SiO2;
- deposio de filme de Si3N4;
- fotogravao com corroso do filme de nitreto para definio das regies de ilhas n;
- implantao inica de 31P+;
- recozimento e oxidao local do Si, com formao de filme de SiO2 sobre as ilhas n;
- remoo do filme de nitreto;
- implantao inica de 11B+;
- recozimento para penetrao dos dopantes nas regies das duas ilhas;
- finalmente retira-se a camada de SiO2 presente sobre as ilhas n.

Fig. 4.3 Ilustrao das etapas de formao de ilhas gmeas de forma auto-alinhada

A motivao pela estrutura de ilhas gmeas para CMOS que para transistores de pequenas
dimenses, o projeto dos perfis de dopagem torna-se bem crtica. Desta forma, muito vantajoso que cada
ilha possa ser formada independentemente, sem relao com o nvel de dopagem da outra ilha (lembramos
que no caso de ilha p (n) tem-se que (NA 
  D (ND

  A)).
Se ao invs de crescer-se uma camada epitaxial no dopada, crescermos uma camada com dopagem
tpica de uma das ilhas, basta contradopar a regio da outra ilha por implantao inica como no caso da
estrutura de ilha p ou ilha n. Neste caso, permanece no entanto, a relao mnima entre as dopagens. O uso de
substrato altamente dopado sob a camada epitaxial resulta num alto benefcio para o suprimento de latch-
up, pela reduo substancial da resistncia de substrato.

d) Ilha Retrogradual: nesta estrutura tem-se um perfil de dopagem da ilha com perfil retrogradual, ou seja,
tem-se um perfil com maior concentrao de portadores em posio abaixo da superfcie. Isto traz um
grande benefcio na supresso de latch-up, podendo-se chegar a uma estrutura totalmente livre de
latch-up. Isto se d pelo fato que tal perfil reduz o do transistor bipolar vertical e tambm reduz a
resistncia em srie da ilha. A Fig. 4.4 compara os perfis tpicos de estrutura ilha p convencional e ilha p

8
 retrogradual. No caso de estrutura de ilha retrogradual, uma implantao inica a alta energia (400 600
keV) realizada aps a formao do xido de campo de isolao entre dispositivos, resultando na
estrutura de ilha como ilustrado na Fig. 3.1.
Como vantagens adicionais ilha retrogradual temos a no necessidade de longo recozimento de
penetrao de dopantes e maior densidade de integrao permitida. Esta opo traz no entanto tambm
algumas desvantagens, tais como capacitncias de junes fonte/dreno e fator de corpo maior.

Fig. 4.4 Perfil de dopagem de ilha p convencional e retrogradual.

e) CMOS com ilhas totalmente isoladas: nesta classe de estrutura CMOS temos CMOS/SOS (Silicon-on-
Sapphire) e CMOS/SOI (Silicon-on-Insulator). J nos anos 60, desenvolveu-se a tecnologia de
crescimento epitaxial de filme sobre substrato isolante de safira (lmina monocristalina de Al2O3).
Substratos de safira so muito caros e a heteroepitaxia no caso no sem problemas. A alternativa SOI
mais recente e consta da obteno de lminas de Si com filme de SiO2 enterrado abaixo da superfcie,
deixando uma fina camada superficial cristalina de Si. Existem algumas tcnicas para se obter tal
estrutura, entre estas citamos (4):
1) processo SIMOX (Separation by Implanted Oxygen). Implanta-se uma alta dose (~ 2 1018/cm2) de 16O+
com energias de ~ 150 a 180 keV e com o substrato mantido a temperatura de ~ 400o C para que se evite
a amortizao da superfcie. Em seguida feito um recozimento a alta temperatura para formar o filme
de SiO2 enterrado e para recristalizar a camada superficial de Si, com crescimento epitaxial em fase
slida a partir da superfcie, at encontrar a camada isolante.
2) Processo ZMR (Zone-Melting Recrystallization). Deposita-se filme de Si-policristalino sobre lmina de
Si oxidada. Em seguida realiza-se uma fuso localizada do filme por meio de uma tira mvel de grafite
ou por meio de lmpada focalizada. A lmina toda mantida a alta temperatura (1100 a 1300o C) para
evitar tenso mecnica. Fazendo uma varredura da fonte de calor sobre a superfcie tem-se a fuso local,
seguida por re-cristalizao do filme ainda em forma policristalina, porm com gros de grandes
dimenses (20 a 50 m).
3) Processo de colagem de lminas. Inicialmente faz-se uma colagem de duas lminas oxidadas, com o
xido entre elas sendo o meio qumico de colagem. Existem algumas opes de processos para realizar
esta colagem, feita a alta temperatura. Aps a colagem faz-se o afinamento a partir de uma das
superfcies para finalizar com uma fina camada de Si sobre a camada de xido intermediria.

9
 Aps a obteno da lmina SOI passa-se formao das ilhas totalmente isoladas para CMOS como
ilustrado na Fig. 4.5.

Fig. 4.5 Ilustrao de corte transversal de estrutura CMOS/SOI ou CMOS/SOS.

5. Isolao entre Dispositivos.

A isolao entre dispositivos deve ser tal que o funcionamento do mesmo seja determinado apenas
pelos estmulos eltricos aplicados a seus 3 ou 4 terminais, sem interferncia de potenciais em dispositivos
vizinhos e ausncia de correntes eltricas provenientes de outros dispositivos pelo material semicondutor. Em
CMOS devemos garantir a isolao entre dispositivos vizinhos do mesmo tipo bem como entre dispositivos
vizinhos complementares. A isolao entre dispositivos vizinhos do mesmo tipo deve ser feita de forma
similar feita em tecnologia nMOS ou pMOS, ou seja, pelo uso de isolante espesso nas regies de campo e
dopagem superficial suficientemente alta nestas regies para evitar a induo de canal de inverso da
superfcie. A isolao entre dispositivos complementares crtica em CMOS, tendo e vista sua influncia
sobre o disparo latch-up, em adio aos requisitos gerais de isolao citados acima.
Um primeiro aspecto da isolao passivar as superfcies das junes. Isto comumente feito
atravs da oxidao da superfcie que, como sabido desde os anos 50, reduz a corrente de fuga de junes
de um fator 10 a 100 (5). O processo de oxidao seguido por tratamentos trmicos apropriados reduz
drasticamente as cargas e a densidade de estados de superfcie do Si, reduzindo assim os centros de
recombinao de portadores na superfcie. Adicionalmente, o xido formado isola eletricamente as junes
impedindo o escoamento de eltrons pela superfcie.
Como segundo aspecto da isolao entre dispositivos temos que evitar que haja inverso da
condutividade de superfcie, ou seja, que no haja formao de um canal de superfcie induzido por cargas no
xido ou por uma linha de interconexo passando por cima do xido de campo. Isto equivalente a impor
que a tenso de limiar da linha de interconexo seja bem maior que a mxima tenso utilizada na mesma ou
no circuito. Pela relao da tenso de limiar de uma estrutura MOS dada abaixo, nota-se que podemos
aumentar a mesma pelo aumento da espessura do xido e pelo aumento do nvel de dopagem do
semicondutor na superfcie.

Onde: QSS a carga efetiva na interface SiO2/Si; COX a capacitncia do xido por unidade de rea;
MS a diferena de funo trabalho metal-semicondutor; NA a dopagem do semicondutor (assumido
uniforme); q carga do eltron; si a constante dieltrica do silcio e F o potencial de Fermi no



semicondutor. A frmula dada para substrato tipo p. Frmula similar existe para substrato tipo n.
No desenvolvimento de processos e estruturas de isolao entre dispositivos deve-se considerar os
seguintes compromissos: planaridade da superfcie final e distncia mnima permitida entre dispositivos
versus complexidade do processo e gerao de defeitos no cristal. Inmeros processos e estruturas foram
propostos (2). A tcnica mais popular inventada foi a chamada de LOCOS (Local Oxidation of Silicon). Esta

10
tcnica processa-se pela seguinte seqncia, como ilustrado na Fig. 5.1, no caso CMOS, aps a formao da
ilha p:
- remoo de todo xido da superfcie;
- oxidao do Si para obter fina camada de SiO2 de almofada (pad oxide) para acomodar
filme de nitreto;
- deposio de filme de Si3N4 por processo CVD;
- fotogravao do filme de nitreto, protegendo as reas ativas dos transistores nMOS e
pMOS;
- realizar etapa de fotogravao e etapa de implantao inica para aumentar a dopagem
superficial das regies de campo p e repetir a mesma seqncia para regies de campo n;
- realizao de oxidao trmica para obter um filme espesso (800 a 1200 nm) de xido de
silcio. Esta oxidao dar-se- apenas nas regies no protegidas por filme de nitreto;
- remover o filme de nitreto.

Fig. 5.1 Ilustrao das etapas de processo da tcnica de isolao LOCOS

Como durante o processo de oxidao trmica ocorre um consumo de silcio, observa-se que o filme
de SiO2 resulta do tipo semi-embutido (semi-recessed) e portanto no totalmente plana. O processo LOCOS
tem no entanto suas limitaes, alm da no planaridade, que impedem o escalamento contnuo das
dimenses dos transistores e das distncias entre transistores. Vrios processos alternativos foram propostos
como solues para tecnologias de menores dimenses. Entre estas citamos:
a) SILO (Sealed-Interface Local Oxidation) (6);
b) SWAMI (Sidewall-Masked Isolation Technique) (7);
c) SPOT (Self-aligned Planar-Oxidation Technology) (8);
d) FUROX (Fully Recessed Oxide) (9);
e) OSELO II (10)
f) BOX Isolation (Buried-Oxide) (11);
g) Trench Isolation (12) ;
h) SEG (Selective Epitaxial Growth) (13).

11
 Na isolao entre dispositivos pode se usar tcnicas como LOCOS ou suas variantes: SILO,
SWAMI, SPOT, OSELO e BOX. Estas mesmas tcnicas tambm podem ser usadas para a isolao entre
transistores complementares. No caso de se usar a tcnica LOCOS, incluindo implantao inica de anis de
guarda como mostrado na Fig. 5.1, obtm-se boa isolao desde que a distncia entre regies n+ e p+ sejam
de pelo menos 7 m (3). Estas distncias podem ser fortemente reduzidas por tcnicas mais radicais de
isolao como trench isolation e SEG.
A tcnica de isolao por trincheira envolve a seguinte seqncia de etapas de processos:
- deposio de filme de Si3N4 e fotogravao com abertura de janelas para as trincheiras de
isolao.
- corroso das trincheiras em formato U, por meio de corroso mida em soluo
KOH/isopropanol seguido por corroso seca em sistema RIE, at a profundidade de 3 a 6
m.
- oxidao do Si (seguido opcionalmente por deposio de filme de nitreto).
- preenchimento da trincheira com Si-poli por deposio por CVD seguido por corroso
(etch back).
- oxidao da superfcie.
A Fig. 5.2 mostra um desenho esquemtico da estrutura. A tcnica de isolao por trincheira muito
interessante para isolar as bordas das ilhas, ou seja, isolao entre dispositivos complementares. Uma
trincheira de profundidade moderada afunda (2.5 m), isola toda a borda da juno das ilhas, reduzindo
drasticamente o beta do transistor bipolar lateral. A trincheira pode ser bem estreita (1.6 m). Isto permite
que os transistores complementares possam ser fabricados bem prximos entre si (2.0 m) [12].

Fig. 5.2 Desenho Ilustrativo de estrutura de isolao por trincheira em CMOS epitaxial.

No caso do preenchimento da trincheira ser feito com Si-poli dopado, pode-se us-lo como um
capacitor. Isto empregado em memrias tipo DRAM, onde se necessita de capacitores de armazenamento
de carga, sem ocupar muita rea.

Fig. 5.3 Seqncia de etapas de processo para isolao de ilhas CMOS por crescimento epitaxial
seletivo (SEG).

12
 Fig. 5.4 Corte transversal esquemtico de estrutura CMOS de ilhas gmeas com isolao por
crescimento epitaxial seletivo (SEG).

A outra tcnica radical de isolao a SEG. Nesta tcnica realiza-se um crescimento epitaxial
seletivo em janelas abertas em filme de xido de silcio de 1 a 2 m de espessura, como ilustra a seqncia
da Fig. 5.3. Antes do crescimento epitaxial seletivo pode-se realizar implantaes inicas seletivas nas
janelas para formar camadas enterradas p+ e n+ para reduzir as resistncias nas ilhas. A Fig. 5.4 mostra o
desenho esquemtico de estrutura CMOS obtido por este processo.

6. Obteno do Canal e Isolante de Porta

O canal e o isolante de porta do transistor MOS constituem a sua parte intrnseca. Eles determinam o
comportamento bsico do transistor, alm de efeitos de segunda ordem. Os parmetros bsicos incluem em
primeira ordem a tenso limiar, VT, a transcondutncia, gm (variao da corrente IDS com a tenso VGS), e
fator de corpo (variao de VT com a tenso fonte-substrato, VBS). A transcondutncia, por sua vez, inclui o
parmetro de mobilidade dos portadores. Como efeitos de segunda ordem temos: efeitos de canal curto,
punchthrough e efeitos de portadores quentes.

Fig. 6.1 Variao de VT de transistores MOS com porta de Si-poli tipo n+ versus nvel de dopagem do
substrato (2).
13
 Estes parmetros esto diretamente relacionados com o perfil de dopagem na regio do canal e
abaixo do mesmo e da capacitncia do dieltrico de porta, ou seja, da espessura e da constante dieltrica do
mesmo.
O projeto do dieltrico e do perfil de dopagem deve ser realizado com auxlio de programas de
simulao de processo (tipo SUPREM) e de dispositivo (tipo SPICES e MINIMOS). Este ltimo fornece
todos os dados de desempenho do transistor (efeitos de 1 e 2 ordem).
O ajuste do perfil de dopagem realizado de forma precisa por meio da tcnica de implantao
inica. comum usar duas implantaes, com energias diferentes. Uma de alta energia e baixa dose (<
1012/cm2) para controlar os efeitos de canal curto e punchthrough.

Fig. 6.2 Variao de VTN e VTP em CMOS ilha n com porta de Si-poli tipo n+ versus dose de
implantao inica de 11B+ (14).

A outra implantao de energia menor e dose um pouco maior (> 1012/cm2) para aumentar a
concentrao de dopagem prxima superfcie para ajustar o VT desejado. No caso do transistor nMOS, estas
implantaes so de 11B+. No caso do transistor pMOS, o dopante implantado para supresso de efeitos de
canal curto e de punchthrough o de 31P+, porm para o ajuste de VT depender do material do eletrodo de
porta usado. Em processos convencionais CMOS comum usar filme de SI-poli com dopagem tipo n+ para
os dois tipos de transistores. Isto faz com que a diferena de funo trabalho metal-semicondutor MS, seja da
ordem de 0,85 V para o nMOS e de 0,30 V para o pMOS. Isto impede que se consiga ajustar o V TP (VT do
pMOS) pela adio de implantao inica de 31P+, como ilustra a Fig. 6.1 (2). Por considerao dos outros
parmetros do transistor, no podemos utilizar dopagem da ilha com concentrao menor que a faixa de 1016
a 1017 cm-3. Desta forma, a alternativa que sobra para reduzir o valor de |V TP| para menor que 1.0 V, devemos
implantar um dopante com carga oposta, ou seja, ajustar o VTP tambm com uma implantao inica de 11B+.
A Fig. 6.2 mostra que existe soluo de uso de uma mesma implantao inica de 11B+ para ajustar o VTN e
VTP ao mesmo tempo para um mesmo valor absoluto, para o caso de estrutura CMOS ilha n (ilha p tambm
possvel) (14). A Fig. 6.3 mostra os perfis de dopagem correspondentes nos dois transistores (14). A Fig. 6.3
mostra os perfis tpicos de dopagem na regio do canal dos transistores em CMOS ilha n com porta de Si-poli
tipo n + e dose nica de implantao inica de 11B+ de ajuste das tenses limiar (14).
A implantao inica pode ser realizada atravs do dieltrico de porta ou antes da sua formao, por
exemplo atravs de um xido sacrificial (white ribbon oxide ou efeito Kooi), como ilustrado na Fig. 6.4. A
soluo convencional de uso de eletrodo de Si-poli n+ para os transistores bem compatvel com o
escalamento das dimenses dos transistores nMOS, porm no para transistores pMOS. O transistor pMOS

14
com implantao inica de 11B+ para ajuste de VT apresenta alta susceptibilidade a punchthrough em
transistores com comprimento de canal menor ou da ordem de 1m.

Fig. 6.3 Perfis de dopagem de canal em CMOS ilha n.

A alternativa neste caso usar um material de porta com diferena de funo trabalho metal-
semicondutor maior, como por exemplo filme de Si-poli p+, ou ainda, para satisfazer com um mesmo



  
  !!#"$%&'$()
*,+ MS simtrico em relao ilha p e ilha n, como
por exemplo W, Mo, TaSi2, Wsi2, MoSi2 e NiSi2 (15). Ocorre no entanto, um grande problema com o uso de
porta de Si-poli p+. O Boro do Si-poli difunde-se facilmente atravs de isolante fino de SiO2 de porta,
afetando o controle de VT (16). Neste caso h necessidade de uso de dieltrico de porta mais impermevel
difuso de Boro, tais como nitreto de Silcio ou ainda oxinitretos.

Fig. 6.4 Ilustrao da estrutura CMOS durante a etapa de implantao inica de ajuste dos V Ts.

O isolante de porta tradicionalmente usado um fino filme de SiO2. Este o normalmente obtido por
oxidao trmica em condies de mnima densidade de cargas e de estados de interface. A espessura deste
filme cada vez menor junto com o escalamento das dimenses horizontais dos transistores, como vemos
pelos dados da Tabela 6.1. Para transistores com comprimento de porta menor que 100 mm, esta espessura
deve ser da ordem de 5 nm ou menos. Espessuras menores que esta comeam a apresentar corrente de
tunelamento considervel, impondo um limite ao escalamento das dimenses. Composies alternativas de
isolantes de porta podem ser estudadas para aliviar esta limitao.

15
Tabela 6.1 Evoluo da espessura do xido de porta junto com a reduo do comprimento de porta

LMIN [m] 2 1 0.5 0.35 0.25

Tox. [nm] 45 20 10 8.5 7.0
DRAM 64 K 1M 16 M 64 M 256 M
Ano 1980 1987 1993 1995 1998

7. Obteno do Terminal de Porta

No incio das tecnologias MOS usava-se o Al como metal de porta. Como o Al um metal no
refratrio, este devia ser depositado no fim do processo de fabricao, ou seja, aps a realizao de todas as
etapas de altas temperaturas. Em meados dos anos 60, no entanto, props-se o uso de filme de Si-poli dopado
tipo n+ como material de porta. Como motivaes para tanto, tinha-se a possibilidade de dopar as regies de
fonte/dreno de forma auto-alinhada com a porta, ou seja, a porta pode servir de mscara contra a dopagem.
Desta forma, reduzem-se drasticamente as capacitncias parasitrias de porta-fonte e porta-dreno.
Adicionalmente, o processo de deposio de filme de Si-poli por CVD muito mais limpo que a etapa de
deposio de Al por evaporao (resulta menor contaminao ou cargas inicas no xido de porta). Aps a
etapa de deposio de Si-poli, normalmente por processo de LPCVD a aproximadamente 630 o C por pirlise
de silano, realiza-se etapa de fotogravao com corroso por plasma tipo RIE, para obter paredes bem
verticais. A definio exata da dimenso das linhas de Si-poli crtica, tendo em vista que ela define um
parmetro fundamental dos transistores, ou seja, seu comprimento de canal. A Fig. 7.1 ilustra a estrutura aps
esta etapa.
O uso de portas de Si-poli, no entanto, comeou a apresentar limitaes nas tecnologias da dcada
de 90, devido relativamente alta resistividade (~ 500 cm) do mesmo, acarretando um relativo alto atraso
RC para a propagao do sinal. Esta limitao pode ser sanada pela substituio da porta de Si-poli por
metais alternativos, tais como:
a) porta tipo policeto (siliceto de metal refratrio sobre Si-poli);
b) estrutura salicide (formao auto-alinhada de siliceto sobre porta de Si-poli e sobre fonte/dreno);
c) porta de siliceto;
d) porta de metal refratrio.
Nas solues a) e b), usual silicetos de titnio, de cobalto ou de nquel (TiSi 2, CoSi2 ou NiSi), com
resistividades de 13 a 18 cm. Na soluo c) tem-se proposto o uso de Wsi2 (30 50 cm).

Fig. 7.1 Corte transversal da estrutura CMOS aps etapa de fotogravao e corroso da porta.

MoSi2 (40 100 cm) e TaSi2 (35 55 cm). No caso d), a soluo proposta comumente o
metal de W (8 10 cm) [15]. A associao paralela de siliceto de Ti ou Co com o filme de Si-poli, reduz
tipicamente a resistncia de folha do Si-poli original de ~ 20 / para ~ 2 /. A Fig. 7.2 mostra um corte
transversal da estrutura de transistor nMOS com as 4 solues citadas.

16
 Fig. 7.2 Esquemas de materiais de porta alternativos ao Si-poli simples.

8. Obteno de Regies de Fonte/Dreno

As regies de fonte/dreno so tradicionalmente obtidas por meio de implantao inica de 31P+ ou de

75
As para os transistores nMOS e implantao inica de 11B+ ou 49BF2+ para os transistores pMOS. Estas
+

etapas devem ser feitas com as devidas protees das regies complementares por uma camada de mscara,
como tipicamente fotorresiste, como ilustrado na Fig. 8.1. Caso seja usada porta de Si-poli tipo n+,
importante evitar a implantao dos ons de Boro no filme de porta para no produzir instabilidades,
protegendo tambm esta com fotorresiste (pode ser o mesmo fotorresiste usado na fotogravao do Si-poli).
As doses tpicas destas implantaes so de 2 a 7 x 1015/cm2. Relativamente baixas energias so usadas
(reduz a profundidade).
Transistores com dimenses reduzidas tambm requerem junes bem rasas. Esta dimenso deve
tambm ser reduzida na mesma proporo da reduo das dimenses horizontais, com o intuito de suprimir
efeitos de canal curto e de punchthrouhg. Como conseqncia, no caso de dopante tipo n opta-se pelo on
75
As+ ao invs do on 31P+ e no caso de dopante tipo p opta-se preferencialmente pelo radical.
49
BF2+. Estes ons apresentam alcance menor, devido maior massa, sendo assim mais apropriado
para junes rasas. Junes mais rasas tambm so obtidas se adicionalmente for evitado a canalizao das
espcies penetrantes no canal. O on de 75As+ amorfisa rapidamente o cristal de Si, suprimindo assim a
canalizao. O on de 11B+ e mesmo o radical 49BF2+ no eficiente em amorfisar o Si. Assim neste caso at
usual realizar uma implantao inica de 28Si+ ou 64Ge+ com o intuito de pr-amorfizao da camada
superficial do cristal de Si.
Aps a etapa das implantaes, necessita-se realizar uma etapa de recozimento para recristalizar a
camada amorfa e defeituosa do Si e ao mesmo tempo ativar os dopantes (Colocando-os em posies
substitucionais da rede).
sabido que uma juno abrupta produz um campo eltrico mais intenso que uma juno gradual. A
juno n+ obtida por implantao inica de 75As+ produz uma juno bem abrupta e portanto, um campo
eltrico intenso. Este por sua vez pode produzir efeitos de eltrons quentes com a conseqente degradao do
transistor. Com o intuito de evitar esta juno abrupta na borda dreno/canal, desenvolveu-se a estrutura LDD
(Lightly Doped Drain), em que uma estreita fatia das regies de fonte/dreno so formadas por uma
implantao inica de dose intermediria. A Fig. 8.2 mostra o perfil tpico de estrutura LDD. Este tipo de
perfil pode ser obtido pela seguinte seqncia de etapas (aps definio da porta), como ilustrado na Fig. 8.3:
realiza-se a implantao inica de fonte/dreno (usualmente 31P+) de dose intermediria (1 2 x
1013/cm2);
deposio de filme de SiO2 por processo CVD (espessura ~ espessura do Si-poli ~ 500 nm);

17
 corroso do filme de SiO2 por processo de plasma em modo RIE. Automaticamente permanecem
resqucios de SiO2 nas bordas verticais das linhas das portas. Estes so chamados de espaadores;
realiza-se a implantao inica de fonte/dreno de dose alta (os espaadores protegem as regies nas
bordas das portas);
recozimento de recristalizao e ativao dos dopantes.

Fig. 8.1. Ilustrao da seqncia de processos para as implantaes inicas de fonte/dreno dos
transistores pMOS e nMOS.

Fig. 8.2. Perfil tpico de estrutura de dreno tipo LDD.

A resistncia srie de regies de fonte e dreno tambm afetam adversamente o desempenho dos
transistores. Quanto mais rasas as junes, maiores sero as resistncias srie. Uma alternativa similar
usada para reduzir a resistncia de folha das portas pode ser usada para fonte/dreno. Ou seja, interessante
silicetar toda a superfcie destas regies. Uma opo eficiente silicetar as regies de porta junto com as
regies de fonte/dreno de forma auto-alinhada, resultando na estrutura da Fig. 7.2-b. O processo de obteno
de tal estrutura emprega a formao de espaadores como no processo LDD (Fig. 8.3). Aps a obteno de
espaadores, segue-se a seguinte seqncia, como mostrado na Fig. 8.4:
deposio de filme fino de metal, Ti ou Co;

18
 formao parcial de siliceto, por recozimento a temperatura intermediria;
remoo do metal no reagido sobre as superfcies de xido (espaadores e campo);
2 recozimento de silicetao para completar a fase estvel do siliceto, TiO2 ou CoSi2.

Para manter boas caractersticas em transistores fortemente escalados fundamental que as junes de
fonte/dreno sejam as mais rasas possveis. Duas alternativas novas foram propostas:
a) realizar a etapa de silicetao de Co tipo SALICIDE antes da 2 implantao inica de
fonte/dreno (de alta dose). Em seguida silicetao, realiza-se a implantao inica de
fonte/dreno com energia tal que os dopantes se localizem dentro do siliceto. Um recozimento em
seguida, far difundir os dopantes a partir do siliceto at uma espessura bem rasa dentro do Si
como ilustrado na Fig. 8.5.
b) Uso de fonte/dreno elevado. Neste caso, aps formao da dopagem LDD e espaadores, realiza-
se um crescimento epitaxial de Si nas reas de fonte/dreno com espessura de aproximadamente 20
nm. As implantaes de fonte/dreno so realizadas agora com energia tal que os dopantes se
localizem dentro da camada SEG crescida, para em seguida esta servir de fonte de difuso para
completar a formao das junes de fonte/dreno como mostrado na Fig. 8.6.

Fig. 8.3. Ilustrao da seqncia de processo para obteno de dreno tipo LDD.

Fig. 8.4. Ilustrao das etapas de formao de siliceto auto-alinhado - SALICIDE.

19
 Fig. 8.5. Seqncia de processo de formao de junes de fonte/dreno por difuso a partir de siliceto
implantado.

Fig. 8.6. a) Seqncia de processo de formao de junes de fonte/dreno por difuso a partir de filme
SEG implantado e b) Comparao de perfil de Boro obtido por este processo com processo
convencional.

9. Processos de Interconexes

Antes da metalizao de contatos e de interconexes do 1 nvel deve-se isolar apropriadamente as

junes e linhas de porta, possivelmente com silicetos. Isto pode ser feito por meio de uma oxidao trmica
bem reduzida, para no aprofundar as junes, seguida por processo de deposio de filme de xido de silcio
de aproximadamente 1 m de espessura, normalmente por CVD. Este xido normalmente dopado com P
(chamado de fosforosilicato) ou ainda com P ou B (chamado de borofosforosilicato). Estes dopantes tm duas
funes: a) o P no xido aprisiona contaminantes tipo Na, que podem causar instabilidades no V dos
transistores; b) reduzir a temperatura em que o xido comece a fluir e assim suavizar degraus para facilitar a
cobertura posterior por metal. No caso de fosoforosilicato, esta temperatura da ordem de 1000 a 1100 C e
no caso de borofosforosilicato da ordem de 800 a 950 C.
Aps a obteno da camada de isolante entre o Si e/ou silicetos, faz-se a etapa de fotogravao e
abertura das vias de contatos. Esta representa uma etapa crtica, pois normalmente emprega janelas de
dimenses mnimas, no permite erro de alinhamento que poderia causar curto circuito da juno com o
substrato ou ilha e necessita de precisa determinao do ponto final da corroso (no pode sobrar xido no
contato e no permitido atacar muito a juno). Deve haver tambm um bom controle das paredes das
janelas de vias. Dependendo da tcnica de metalizao seguinte (sputtering ou evaporao) deseja-se
paredes suaves ou paredes verticais (CVD de W).
20
 Em seguida, feita a metalizao propriamente dita, para formar o contato com as junes
fonte/dreno e terminais de porta e interconexes do 1 nvel. Podem seguir novas etapas de deposies de
isolantes, abertura de janelas de vias e nveis de metalizao, para formar os multinveis de metalizao. A
Fig. 9.1 mostra um desenho em corte transversal de estrutura de contato e 2 nveis de interconexes. Uma
discusso mais detalhada destes processos apresentada em outro captulo deste livro.

Fig. 9.1. Corte transversal de estrutura de metalizao de contato e de interconexes em 2 nveis.

10. Evoluo e Tendncias

Desde o incio da comercializao de CIs em 1962, observamos uma contnua reduo das
dimenses mnimas (fator 2 a cada 6 anos), um contnuo aumento da rea das pastilhas (fator 2 a cada 8 anos)
e uma crescente eficincia de empacotamento (otimizao de layout e novas estruturas fsicas). Estes 3
fatores levaram a um aumento sem precedentes no nvel de integrao, como ilustra a Fig. 10.1, devendo
chegar ao nvel de GSI (Giga Scale Integration) na virada do sculo. Adicionalmente, em paralelo a esta
evoluo, vemos uma participao cada vez maior da tecnologia CMOS, estando hoje acima de 60% do
mercado e devendo atingir na ordem de 83% em 1988.
Recentemente, as indstrias sugeriram a seguinte previso de evoluo, chamada de road map
(mapa da estrada), para a produo de CIs [17]:

Fig. 10.1 a) Evoluo do nmero de dispositivos por pastilha de Si, ou nvel de integrao e previso de
desempenho e das dimenses mnimas.

21
 Tabela 10.1 Roadmap(mapa da estrada) de evoluo prevista pela indstria para produo de CIs.
Ano 1995 1998 2001 2004 2007 2010
LMIN[m] 0.35 0.25 0.18 0.13 0.10 0.07
DRAM [bits] 64 M 256 M 1G 4G 16 G 64 G
FMAX [MHz] 300 450 600 800 1000 1100
rea/Chip [mm2] 190 280 420 640 960 1400
Nveis de metal 4 5 56 6 67 78
Defeitos/m2 240 160 140 120 100 25
# Mscaras 18 20 20 22 22 22
/Wafer [mm] 200 200 300 300 400 400
VDD [V] 3.3 2.5 1.8 1.5 1.2 0.9
PotMAXc/refrig. [W] 80 100 120 140 160 180
PotMAXs/refrig. [W] 5 7 10 10 10 10
Planaridade/metalizao [nm] 300 300 250 150 150 150
LMIN de metal 1 [m] 0.40 0.30 0.22 0.15 0.11 0.08
Pich min./metal c. contato [m] 1.0 0.75 0.55 0.40 0.27 0.20
Dim. Crtica/Via [m] 0.40 0.28 0.20 0.14 0.11 0.08
Razo de Aspecto/Via 4.5:1 5.5:1 6.3:1 7.5:1 9:1 10.5:1
Razo de Aspecto/Metal 1.5:1 2:1 2.5:1 3:1 3.5:1 4:1

Referncias:
1) F. M. Wanlass, C. T. Sah, IEEE Int. Solid-State Circ. Conf., Feb. 1963.
2) S. Wolf, Silicon Processing for the VLSI Era Vol. 2 Process Integration, Lattice Press, 1990.
3) L. C. Parrillo, CMOS Active and Field Device Fabrication, Semiconductor International, April 1988,
pp. 64-70.
4) D. Flandre, J. P. Colinge, High Temperature Characteristics of CMOS Devices and Circuits on Silicon-
On-Insulator (SOI) Substrates, Anais do IX Congresso da Sociedade de Microeletrnica, Rio de Janeiro,
1991, p. 777.
5) C. T. Sah, The Evolution of the MOS Transistor, Proceeding of the IEEE, Vol. 76, n 10, 1988, p.
1280.
6) J. C. H. Hu, T. Y. Chiu, S. W. S. Wong, W. G. Oldham, Sealed-Interface Local Oxidation Technology,
IEEE Trans. Electron. Devices, Vol. ED-29, n 4, 1982, P. 554.
7) K. Y. Chiu, J. L. Moll, J. Manoliu, A Birds Beak Free Local Oxidation Technology Feasible for VLSI
Circuits Fabrication, IEEE Trans. Electron Devices, Vol. ED-29, n 4, 1982, p. 536.
8) K. Sakuma et al., A New Self-Aligned Planar Oxidation Tecnology, J. Electrochem. Soc., Vol. 134, n
6, 1987, p. 1503.
9) H. H. Tsai, S. M. Chen, H. B. Chen, C. Y. Wu, An Evaluation of FUROX Isolation Technology for
VLSi/nMOSFET Fabrication, IEEE Trans. Electron Devices, Vol. 35, n 3, 1988, p. 275.
10) T. Kaga, Y. Kawamoto, S. Iijima, Y. Sudoh, Y. Sakai, Advanced OSELO Isolation with Shallow
Grooves for High-Speed Submmicrometer ULSIs, IEEE Trans. Electron Devices, Vol. 35, n 7, 1988,
p. 893.
11) R. F. Kwasnick, E. B. Karninsky, P. A. Frank, Burried-Oxide Isolation with Etch-Stop (BOXES),
IEEE Electron Device Lett., Vol. 9, n 2, 1988, p. 62.
12) Y. Niitsu et al., Latch-up Free CMOS Structure Using Shallow Trench Isolation, Tech. Dig. IEDM,
1985, p. 509.
13) J. O. Borland, Low Temperature Silicon Epitaxy for Novel Device Structure, in Reduced Thermal
Processing for ULSI, ed. by R. A. Levy, NATO ASI Series B: Physics Vol. 207, Plenun Press, 1989, p.
393.
14) T. Ohzone, H. Shimura, K. Tsuji, T. Hirao, Silicon-Gate n-Well CMOS Process by Ful lon-
Implantation Tecnology, IEEE Trans. Electron Devices, Vol. ED-27, n 9, 1980, p. 1789.
15) J. W. Swart, Interconexes e Contatos em Circuitos Integrados, Cap. 5, em Processos de
Microeletrnica, ed. V. Baranauskas, SBV e SBMicro, 1990.
16) M. L. Chen et al., Constrains in p-Channel Device Engineering for Sub-micron CMOS Technologies,
Tech. Dig. IEDM, 1988, p. 390.
17) P. Singer, Looking Down the Road to Quarter-Micron Production, Semiconductor International, Vol.
18, n 1, 1995, p. 46.

22
 Captulo 9

Estruturas de Dispositivos Semicondutores

At este ponto estudamos tcnicas de sntese de semicondutores e a sua

lapidao para a obteno de lminas, seguido pela teoria de semicondutores,
intrnsecos e extrnsecos com dopagem uniforme. Neste e no prximo captulo,
seguiremos a mesma filosofia didtica no estudo de estruturas de semicondutores que
compe os diversos dispositivos. No presente captulo, apresentaremos as diversas
tcnicas de fabricao de estruturas, bem como alguns exemplos de estruturas
caractersticas de dispositivos. Finalizaremos o captulo com um histrico da evoluo
das tcnicas, estruturas e dispositivos. Este conhecimento servir de motivao para o
estudo da teoria bsica de dispositivos, como as diversas junes de materiais, a ser
tratado no captulo seguinte.

Os dispositivos semicondutores so constituidos por estruturas semicondutoras

com dopagens, e eventualmente composies, variadas e localizadas, por camadas
isolantes e contatos e interconexes metlicas. Veremos a seguir vrias tcnicas para
moldar a dopagem e composio do substrato semicondutor, como obter camadas
isolantes e condutoras e como mold-los para que tenham as dimenses tridimensionais
desejadas. Nota: a palavra camada refere-se a um material de espessura bem menor
que o do substrato. Um termo substituto e sinnimo muito usado para camada o termo
filme. Ns usaremos estes dois termos indistintamente. Filmes podem ainda ser
classificados do tipo fino ou grosso, dependendo se sua espessura menor ou da ordem
de 1 m ou maior que 1 m, respectivamente. Em tecnologias de fabricao de
estruturas e dispositivos semicondutores usa-se tipicamente filmes finos. Filmes
espessos so usados em algumas tecnologias de circuitos impressos e alguns circuitos
hbridos.

9.1 Obteno de Camadas Semicondutoras Dopadas

Descreveremos aqui trs tcnicas para moldar a dopagem de substrato

semicondutor: a) por crescimento de nova camada semicondutora com dopagem, e
eventualmente composio, especfica, b) pela introduo de dopantes, em regies
localizadas da superfcie, por processo de difuso trmica e c) pela introduo de
dopantes, em regies localizadas da superfcie, por processo de implantao de ons.

a) Crescimento epitaxial:
Epitaxia uma palavra Grega que significa arranjo sobre e refere-se tcnica de
deposio de camadas atmicas, em arranjo cristalino, sobre um substrato cristalino,
seguindo a mesma estrutura e orientao cristalogrfica deste. A epitaxia classifica-se
em dois tipos: homoepitaxia e heteroepitaxia. A homoepitaxia refere-se ao caso de
crescermos um filme sobre um substrato, ambos do mesmo material. Como exemplo

Jacobus W. Swart Materiais Eltricos Cap.09 p.1

temos, crescer uma camada de Si sobre um substrato de Si (independendo das
dopagens da camada e do substrato, que podem ou no ser diferentes). No caso da
heteroepitaxia temos o crescimento de uma camada semicondutora de composio
diferente ao da composio do material do substrato, porm ambos com a mesma
estrutura e orientao cristalogrfica. Como exemplos temos camada de Si sobre safira,
ou Si/Al2 O3 (SOS silicon on sapphire), SiGe/Si, GaAs/Si, AlGaAs/GaAs, InGaAs/InP,
etc. A Fig. 9.1 ilustra alguns destes exemplos de estruturas obtidas por crescimento
epitaxial.

Fig. 9.1 Exemplos de estruturas obtidas por crescimento epitaxial: a) camada de Si tipo n
sobre substrato tipo n+ ( + refere-se a nvel de dopagem de alta concentrao), b) camada
de Si tipo n sobre substrato tipo p com regies tipo n+, c) camada de AlGaAs tipo n sobre
substrato de GaAs no dopado ou semi-isolante (S.I.).

Existem algumas tcnicas distintas para o crescimento epitaxial. Entre estas, a

mais usada em tecnologia de Si a tcnica chamada VPE (Vapor Phase Epitaxy), ou
epitaxia por fase vapor. Em tecnologia de Si, VPE tipo homoepitaxial, usado na
fabricao de CIs tipo bipolares e CMOS (ver item 9.4). Neste caso o interesse a
obteno de uma camada de Si de dopagem distinta do substrato, tipicamente a
camada com nvel de dopagem menor sobre um substrato ou regio mais dopada. O
processo VPE realizado num reator especfico com uma cmara de processo, onde
carregamos as lminas sobre um susceptor (suporte de lminas) com temperatura
controlada. Entrando-se com gases de processos com fluxos apropriados e temperatura
apropriada do susceptor, teremos reaes qumicas dos gases na superfcie das lminas,
resultando na formao da camada slida epitaxial. A Fig. 9.2 mostra um diagrama em
blocos esquemtico de um sistema de crescimento epitaxial por VPE. A cmara do reator
alimentada por: a) potncia eltrica para o aquecimento do susceptor, b) gua para
refrigerar as demais partes do reator que no devem ser aquecidas, c) gases de
processos como fontes do material da camada (ex. SiH4 ) e da sua dopagem (ex. AsH3 ) e
d) gases de homogeinizao e diluio dos fluxos de gases (ex. N2 e H2). Normalmente,
por questes de segurana e ecolgicas, os gases passam por um lavador de gases
aps passarem pelo reator e antes de serem descartados para o ambiente. Neste
processo de lavagem, os gases so reduzidos ou neutralizados. Os tipos de reatores
mais comuns so mostrados na Fig. 9.3. No caso barril radiante, temos um susceptor
sextavado de grafite com as lminas, colocado num barril de quartzo. Uma bobina RF ao
redor do barril permite a induo de corrente RF no susceptor de grafite, aquecendo-o a
uma temperatura controlada pela potncia RF. Os gases so introduzidos na parte
superior do barril e fluem paralelo superfcie das lminas. No sistema b) da Fig. 9.3
temos o sistema chamado vertical, onde as lminas so suportadas por um susceptor
plano de grafite, tendo uma bobina RF abaixo do susceptor para o seu aquecimento por

Jacobus W. Swart Materiais Eltricos Cap.09 p.2

sinal RF indutivo. Uma campnula de quartzo fecha o sistema. Neste caso, os gases
entram verticalmente pelo centro e so conduzidos para fora pelas laterais do sistema.
No terceiro sistema, usa-se um tubo de quartzo horizontal envolto novamente por uma
bobina RF, que induz corrente no susceptor de grafite levemente inclinado. A inclinao
do susceptor para uniformizar a taxa de crescimento da camada epitaxial da primeira
at a ltima lmina, colocadas em seqncia no susceptor. No caso de crescimento
epitaxial de Si, pode-se usar uma das fontes de Si listadas na Tabela 9.1. A tabela
mostra tambm faixas tpicas de taxas de crescimento e a faixa de temperatura
apropriada para cada tipo de gs fonte. A tendncia atual pelo uso do gs silana (SiH4 )
uma vez que a tendncia por camadas mais finas e uso de temperaturas mais baixas
(para evitar problemas com o uso de lminas de dimetro cada vez maiores).

Fig. 9.2 Diagrama esquemtico de um sistema de crescimento epitaxial por fase vapor
(VPE).

Fig. 9.3 Desenho esquemtico de 3 tipos de reatores de crescimento epitaxial.

Jacobus W. Swart Materiais Eltricos Cap.09 p.3

Tabela 9.1 Parmetros de processos de crescimento epitaxial de Si em ambientes
hidrognio com diferentes fontes gasosas de Si.
Fonte gasosa Taxa de crescimento [m] Faixa de temperatura [C]

SiCl4 0.4 1.5 1150 1250

SiHCl3 0.4 2.0 1100 1200
SiH2Cl2 0.4 3.0 1050 1150
SiH4 0.2 0.3 950 - 1050

O processo de crescimento epitaxial pode ser melhor entendido pela apresentao

do modelo atomstico de crescimento, como ilustrado na Fig. 9.4. Considerando as
lminas no reator a uma temperatura apropriada, temos os seguintes passos envolvidos
no processo:
Espcies qumicas do gs so adsorvidas na superfcie do Si.
Reaes qumicas ocorrem na superfcie, catalizadas por esta, produzindo Si e
dopantes adsorvidos na superfcie e liberando produtos volteis.
Os tomos adsorvidos na superfcie comeam a difundir (caminhar na superfcie),
movidos pela energia trmica do material, indo parar em posies da superfcie onde
o nmero de ligaes qumicas a tomos vizinhos seja o maior possvel. Estas
posies preferenciais so as quinas formadas pelos plats dos planos
cristalogrficos de superfcie, como ilustrado na Fig. 9.4. Desta forma, estes plats
crescem horizontalmente at se completarem, formando-se assim, planos atmicos
sucessivos.
Observa-se que este modelo explica porque o material crescido tende a seguir a mesma
estrutura e orientao cristalogrfica do substrato.

Uma tcnica mais refinada e muito mais cara a tcnica chamada MBE
(Molecular Beam Epitaxy) ou Epitaxia por feixe molecular. Esta tcnica realizada em
cmara de ultra-alto vcuo (aprox. 10-11 torr), esquematizado na Fig. 9.5. Clulas de
efuso, evaporam materiais, formando finos feixes de vapor do elemento qumico
carregado na clula. Os feixes moleculares so direcionados para a amostra, fixa em
suporte com temperatura controlada. Os tomos condensam na superfcie da lmina e
formam as novas camadas atmicas, seguindo a mesma estrutura e orientao do
substrato. Um sistema de anteparos (shutters) permite a interrupo de um ou mais
feixes moleculares. Isto permite controlar a espessura, a composio e a dopagem das
camadas crescidas seqencialmente. Obtm-se o crescimento de camadas com controle
muito preciso, a nvel de uma camada atmica, sobre estes parmetros. Esta tcnica
apropriada para a fabricao de dispositivos com hetero-estruturas e dispositivos
especiais tipo optoeletrnicos e eletrnicos de alta freqncia.

b) Difuso trmica de dopantes:

Impurezas atmicas em contato ntimo com a superfcie de um slido, podero penetrar
neste, por mecanismo chamado difuso. A difuso apenas ocorre, se a impureza atmica
tiver mobilidade suficiente dentro da estrutura cristalina do slido. Esta mobilidade pode
ser obtida pela elevao da temperatura do material. Normalmente, utilizam-se fornos
trmicos para realizar processos de difuso de dopantes em semicondutores. Estes

Jacobus W. Swart Materiais Eltricos Cap.09 p.4

fornos so constitudos por espiras resistivas e um tubo de slica de alta pureza no seu
interior. A temperatura do forno controlada pela corrente eltrica que passa pelas
espiras resistivas. No interior do tubo de slica so colocadas as lminas de
semicondutores e a fonte de impurezas dopantes desejadas. A fonte do dopante, a ter
contato com a superfcie da lmina de semicondutor, pode ser gasosa, lquida ou slida.
Na Fig. 9.6, apresentamos desenho esquemtico de forno de difuso, usando como
fontes de dopantes um gs. Como fontes gasosas para dopantes tipo As, P e B, usados
em tecnologia de Si, tem-se: AsH3 , AsF3 , PH3, PF3 , POCI3 , B2 H6, BF3, BCL3, outros.
Alguns destes gases apresentam alto nvel de toxidade e devem ser manipulados com o
mximo de segurana.

Fig. 9.4 Representao do modelo atomstico de crescimento epitaxial de Si com

dopagem de tomos de As.

Fig. 9.5 Desenho esquemtico de um sistema de crescimento epitaxial tipo MBE.

Jacobus W. Swart Materiais Eltricos Cap.09 p.5

Fig. 9.6 Desenho esquemtico de um forno trmico de difuso, com entrada de gases:
gs dopante e gases portadores para homogeinizao do fluxo no interior do tubo.

O aluno deve estar se perguntando: mas por qu ocorre a difuso dos dopantes
no cristal semicondutor? A resposta a mesma estudada no captulo anterior, item
8.7.2, no caso da difuso de portadores de cargas (eltrons e lacunas). A difuso de
dopantes ainda similar difuso da fumaa de cigarro no ar, a qual ocorre mesmo
temperatura ambiente. Nos slidos, ao contrrio, a difuso normalmente desprezvel
temperatura ambiente e ocorre apenas se aumentarmos consideravelmente sua
temperatura. Como em qualquer processo de difuso, a fora propulsora do mecanismo
a existncia de um gradiente de concentrao. Partculas com movimento trmico
aleatrio apresentaro um fluxo lquido da regio de maior concentrao para uma regio
de menor concentrao. Assim, poderemos ter a difuso de dopante da superfcie de
uma lmina para seu interior, se introduzirmos uma alta concentrao do mesmo na sua
superfcie, por exemplo, atravs de um gs ou vapor deste elemento. A difuso no
necessariamente da superfcie para o interior da lmina, mas sim necessariamente da
regio mais dopada para a menos dopada. Poderemos ter a difuso a partir de uma
camada altamente dopada no interior da lmina, como por exemplo, de camada
enterrada obtida aps etapa de crescimento epitaxial (ver Fig. 9.1b).

O caso de difuso trmica em lmina de Si, a partir de um vapor do dopante em um

forno, comum para a fabricao de junes pn. Partindo-se de uma lmina tipo n por
exemplo, podemos difundir boro a partir da superfcie, para produzir a camada tipo p na
superfcie. A difuso ir produzir um perfil de dopagem como esquematizada na Fig. 9.7.
Note que a converso da superfcie da lmina de tipo n para tipo p, apenas ocorre se
introduzirmos uma concentrao p maior que a do substrato n. Se a lmina de Si tiver
sua superfcie totalmente desprotegida, teremos a formao da juno ao longo de toda
sua superfcie. Ao contrrio, possvel restringir a rea da juno se protegermos partes
da superfcie das lminas. Isto normalmente feito, usando-se uma camada de xido de
silcio, crescido termicamente na superfcie da lmina, seguida por uma etapa de
fotogravao para a abertura de janelas (ver item 9.2). A Fig. 9.8 mostra esta seqncia
de etapas para o fabricao de diodos de rea delimitada. Neste processo, a espessura

Jacobus W. Swart Materiais Eltricos Cap.09 p.6

do xido deve ser suficiente para impedir que o dopante, que difunde tambm no xido, a
atravesse e alcance a interface do SiO2/Si. Os dopantes tipo As, P e B apresentam
menor difuso trmica no xido comparado ao Si. Isto faz com que este dopantes sejam
normalmente usados para a obteno de diodos.

Alm da questo da fora propulsora, devemos nos perguntar sobre como os

tomos de impurezas podem caminhar dentro do slido, ou seja, qual o mecanismo da
difuso. Foram propostos 2 modelos bsicos de difuso de tomos em slidos, que so,
o mecanismo de difuso intersticial e o mecanismo de difuso substitucional. Na difuso

Fig. 9.7 Perfil tpico de dopagem de uma juno pn, obtido pela difuso de impurezas a
partir da superfcie.

Fig. 9.8 Formao de diodo com rea delimitada: a) abertura de janela em filme de xido
de silcio, b) desenho em seco de corte da janela antes da difuso e c) aps etapa de
difuso.

Fig. 9.9 Representao do mecanismo de difuso intersticial de impureza em cristal.

Jacobus W. Swart Materiais Eltricos Cap.09 p.7

intersticial, os tomos migram pelos interstcios da estrutura cristalina do material,
pulando de uma posio intersticial ao vizinho, como ilustra a Fig. 9.9. Certos elementos
difundem preferencialmente por este mecanismo. Na difuso substitucional, as impurezas
ocupam posies substitucionais da rede e migram pela interao com defeitos pontuais
tipo vacncias ou auto-intersticiais. Estes defeitos pontuais, criados ou chegando junto
posio da impureza substitucional, interagem com este e ajudam na deslocao da
impureza para uma posio substitucional vizinha, como ilustra a Fig. 9.10.

O processo de difuso pode ser representado matematicamente pelas duas leis de

Fick. A primeira lei de Fick afirma que o fluxo de partculas (tomos no caso)
proporcional ao gradiente da concentrao das mesmas:

N (x,t)
F = D . (9.1)
x

onde D uma constante, chamada de coeficiente de difuso. D uma constante que

depende das condies da difuso: tipo de material do substrato, tipo de impureza,
temperatura e ambiente do processo. Quanto maior a temperatura, maior a energia de
vibrao trmica dos tomos, maior a concentrao de defeitos pontuais, maior a
freqncia de pulos dos tomos para suas posies vizinhas, ou seja, maior ser o
coeficiente de difuso. Na realidade, o coeficiente de difuso aumenta exponencialmente
com a temperatura, como mostram os dados da Fig. 9.11. Esta figura apresenta a
variao do coeficiente de difuso de vrios elementos em silcio, em curvas chamadas
do tipo Arrhenius. Como D aumenta exponencialmente com a temperatura, obtm-se
curvas lineares quando a abcissa for o inverso da temperatura. A inclinao da curva
inversamente proporcional energia de ativao do processo, ou seja, a energia
necessria para ocorrer o deslocamento do tomo para uma posio vizinha.
Matematicamente tem-se:

E a kT
D = D0 e (9.2)

onde Ea a energia de ativao, k a constante de Boltzmann e T a temperatura em

Kelvin.
Observa-se da Fig. 9.11 que os elementos qumicos de colunas III (aceitadores) e V
(doadores) apresentam coeficientes de difuso relativamente baixos e com alta energia
de ativao. Isto deve-se ao fato destes elementos difundirem-se por mecanismo de
difuso substitucional. Os metais como Cu, Ni, Li e Fe, por outro lado, apresentam
coeficientes de difuso bem mais elevados e com baixa energia de ativao. Neste caso
o mecanismo de difuso do tipo intersticial. Como curiosidade, fazendo-se
extrapolaes destas curvas at temperatura ambiente, resulta que, para difuso
intersticial tem-se aproximadamente um deslocamento a cada minuto, enquanto que para
difuso substitucional tem-se um deslocamento a cada 1045 anos. Ou seja, os tomos
que difundem via mecanismo substitucional, ficam realmente congelados em suas
posies quando a temperatura for ambiente.

Jacobus W. Swart Materiais Eltricos Cap.09 p.8

 A 2 lei de Fick est relacionada ao princpio da conservao da matria, que nos
ensina que a variao temporal da concentrao de partculas num volume infinitesimal
igual variao do fluxo das partculas neste ponto:

Fig. 9.10 Representao do mecanismo de difuso substitucional de impureza em cristal,

a) assitido por vacncia e b) assistido por auto-intersticial.

Fig. 9.11 Grfico tipo Arrhenius do coeficiente de difuso de vrios elementos qumicos
em Si.

Jacobus W. Swart Materiais Eltricos Cap.09 p.9

N (x ,t) F ( x,t) N (x , t)
= = D (9.3)
t x x x

Caso D seja constante no espao (isto nem sempre verdade, pois ela pode variar com
a concentrao da impureza), podemos simplificar a expresso (9.3) para:

N (x,t) 2
N ( x, t)
= D (9.4)
t x 2

Estas duas leis de Fick permitem calcular o perfil de dopagem aps uma etapa de difuso
trmica. Analisemos 2 casos:
a) No caso do processo ser tal que ela imponha como condio de contorno, a
concentrao de superfcie (x=0) ser constante (por exemplo, num forno contendo um
fluxo constante de gs contendo o dopante), teremos um perfil de dopagem decrescente
a partir da superfcie, com NSup = constante e profundidade do perfil crescente com o
tempo, como ilustra a Fig. 9.12. A soluo matemtica deste caso dada por uma funo
tabulada chamada de erro complementar:

x
N (x,t) = N sup . erfc (9.5)
2 D .t

b) Um segundo caso de interesse quando temos inicialmente uma certa quantidade

total de dopantes introduzidos prximo superfcie do cristal e realizarmos uma difuso
trmica sem nova fonte de dopantes. Neste caso teremos uma difuso com a condio
de contorno aproximado por:

Q= 0 N ( x ) = cte

Q(x,t = 0) = Q.( x)
A difuso trmica resulta numa redistribuio dos dopantes com a penetrao dos
mesmos no material, resultando em perfis de concentrao graduais, com profundidade
crescente e concentrao superficial descrescente com o tempo, como ilustra a Fig. 9.13.
A soluo matemtica neste caso uma meia Gaussiana dada por:

x 2
Q
N ( x, t) = e 4 Dt
(9.6)
Dt

As solues analticas dadas acima podem ser usadas apenas como solues
aproximadas de primeira ordem. Na realidade, como j mencionamos, a suposio de
que D seja constante com a profundidade no correta e resulta em erro na soluo
analtica. Caso consideremos mais realisticamente, D varivel com x, no existe soluo

Jacobus W. Swart Materiais Eltricos Cap.09 p.10

analtica e deve-se resolver o problema por clculo numrico, o que feito normalmente
pelos programas de simulao de processos.

Fig. 9.12 a) Perfs de dopagem aps etapa de difuso em forno com fluxo constante de
gs contendo o dopante, para tempos de processo crescentes, b) ilustrao e definio
da coordenada x.

Fig. 9.13 Evoluo do perfil de dopagem aps sua redistribuio em forno sem nova
introduo de dopantes.

Jacobus W. Swart Materiais Eltricos Cap.09 p.11

 No ponto x onde a concentrao do perfil da impureza igualar concentrao de
impurezas do substrato original, supostamente de tipo oposto, teremos o ponto da juno
metalrgica p-n. Observa-se que, quanto maior o tempo de difuso, maior a profundidade
da juno.

c) Implantao de ons:
A implantao de ons uma tcnica alternativa para introduzir impurezas no
semicondutor. Ela realizada por meio de um acelerador de partculas especialmente
projetado para esta aplicao. A Fig. 9.14 apresenta um desenho esquemtico de um
implantador de ons. Uma fonte de ons alimentada por um gs ou vapor, contendo o
elemento que se deseja implantar. Por meio de uma descarga eltrica o gs ionizado
na fonte e extraido atravs de um orifcio por um campo eltrico, criando-se assim um
feixe de ons, que neste ponto ainda pode ser composto de ons de diferentes elementos
ou radicais. Cada on deixa o orifcio com uma velocidade especfica que depende da sua
massa:
1
EC = m ion v 2 = q .V (9.7)
2

onde V a tenso da fonte de extrao dos ons. Da relao (9.7) obtm-se o valor da
velocidade cintica do particular on ou radical.
Aps a gerao do feixe de ons, este entra num seletor de massas, constitudo
por um im com campo magntico, B, varivel (ajustvel pela corrente na bobina) e com
percurso de de um crculo. A fora de Magntica sobre os ons faz com que estes
sigam um percurso circular de raio Rion obtido pela seguinte igualdade:
m ion .v 2
q .v . B = (9.8)
R ion

Das relaes 9.7 e 9.8 obtm-se:

2 .m ion .V / q
R ion = (9.9)
B

Caso o raio do percurso do on coincida com o raio do im, este on selecionado sair do
seletor. No caso contrrio, os ons de massa diferente ao do selecionado, tero percurso
de raio distinto ao do raio do ima e iro colidir nas paredes do mesmo, permanecendo
adsorvidos ou implantados nestas paredes e no conseguem sair no final do seletor.

Aps o seletor de massa, o feixe de ons constituido de um nico tipo de

elemento qumico e isotopicamente puro (deixemos de lado, possveis coincidncias com
outros radicais inicos). Neste ponto, o feixe puro produzido ser manipulado por campos
eletrostticos, primeiramente para aceler-lo com energia extra desejada e em seguida
com uma varredura, nos eixos x e y, para evitar que a implantao se d em um nico
ponto da lmina e sim uniformemente distribuido sobre toda sua superfcie.

Por fim, o feixe de ons incide sobre a lmina que fica dentro de um copo de
Faraday (com abertura com rea bem determinada) e conectada a um integrador de

Jacobus W. Swart Materiais Eltricos Cap.09 p.12

corrente eltrica. Desta forma, cada on que entra no copo de Faraday contado e
obtm-se uma contagem precisa (melhor que 2%) do nmero de ons introduzidos na
superfcie da lmina. Dividindo-se este nmero pela rea da abertura do copo, obtm-se
a dose implantada por unidade de rea. A grande vantagem da tcnica de implantao
de ons exatamente esta alta preciso da dose implantada. Isto uma caracterstica
fundamental para muitos dispositivos, especialmente os transistores MOS, cujo valor da
tenso de limiar (V T) depende fortemente da concentrao de dopantes na superfcie do
semicondutor, abaixo do metal de porta. Pode-se afirmar que a microeletrnica e a
tecnologia MOS em particular, no teriam a grande evoluo e sucesso, se no fosse a
disponibilidade desta tcnica de dopagem.

Uma outra parte tambm importante do equipamento o sistema de bombas de

vcuo. O interior do equipamento mantido em baixa presso, da ordem de 10-6 torr,
para manter a pureza e direo dos ons do feixe. Mesmo nesta baixa presso, uma
pequena frao dos ons pode-se chocar com tomos do gs residual no sistema e sofrer
sua neutralizao de carga. Neste caso, este on continuar sua trajetria com
aproximadamente a mesma energia cintica, porm sem carga eltrica, causando um
erro na contagem dos dopantes implantados. Para reduzir este erro desenvolveu-se um
truque, inclinando a parte final do tubo e defletindo os ons por meio da adio de um
campo eltrico apropriado. Este campo eltrico corrige apropriadamente a trajetria dos
ons e no tem efeito sobre as partculas neutralizadas, que iro se perder nas paredes
do tubo do sistema, evitando assim o erro na contagem de ons.

Os ons usualmente usados para dopar o semicondutor de Si so: 11B+ , 31P+, 75As+
(o nmero refere-se massa atmica do istopo do elemento selecionado e o smbolo +
refere-se ao fato do on estar ionizado, pela perda de um eltron). A energia tpica dos
ons pode variar de 30 a 200 keV (mquinas especiais permitem uma faixa maior de
energia, de 5 a 1000 keV). As doses tpicas usadas variam de 1012 a 5x1015 ons/cm2 (em
aplicaes especiais pode variar de 1011 a 1018 ons/cm2).

Os ons, ao incidir sobre a superfcie da lmina, iro penetrar no material,

chocando-se com os ncleos e os eltrons do mesmo. Por meio destes choques, os ons
perdem velocidade at chegarem ao repouso. A posio final da trajetria dos ons
resulta numa distribuio estatstica, aproximadamente Gaussiana. A distribuio,
resultante desta seqncia de colises randmicas, descrita por uma mediana,
chamada de alcance mdio, RP, um desvio padro vertical, RP e um desvio padro
lateral, R, como ilustra a Fig. 9.15a. As colises dos ons incidentes com os tomos da
rede cristalina, causam uma transferncia de momentum e energia cintica. Caso a
transferncia de energia numa coliso seja maior que a energia de ligao do tomo da
rede (da ordem de 15 eV, no caso do Si), este tomo da rede ser arrancado da sua
posio, criando-se um defeito pontual. Ao longo da trajetria do on so criados vrios
defeitos e de forma randmica, em funo da proximidade da trajetria do on com o
ncleo de cada tomo da rede. No caso coliso frontal, o tomo da rede pode sair da sua
posio com alta velocidade e produzir defeitos em cascata. A Fig. 9.15b ilustra uma
trajetria do on e a gerao de defeitos. Dependendo da acumulao do nmero de
defeitos pontuais, a matriz, originalmente cristalina, pode transformar-se localmente em
regio amorfa ou no. Em todo caso, aps uma etapa de implantao de ons

Jacobus W. Swart Materiais Eltricos Cap.09 p.13

Fig. 9.14 Desenho esquemtico de um equipamento de implantao de ons.

Fig. 9.15 a) Definio dos parmetros da distribuio Gaussiana da trajetria e posies

finais dos ons implantados, b) ilustrao dos danos produzidos no cristal pelos choques
dos ons incidentes com os tomos da rede cristalina.

Jacobus W. Swart Materiais Eltricos Cap.09 p.14

fundamental a realizao de um recozimento trmico para a recomposio da ordem
cristalina.

J mencionamos que a distribuio final dos ons implantados pode ser

aproximada por uma Gaussiana, ilustrada na Fig. 9.16:
(x RP )2
N (x) = N . . exp
2 R P2
MAX
(9.10)

onde valem ainda as seguintes relaes:

= dose = 0 N ( x ) dx (9.11)

N = o .4 (9.12)
RP
MAX
2 . R P

Os parmetros RP e RP da Gaussiana tm uma dependncia com o on

implantado, o tipo de substrato e a energia dos ons incidentes. Esta dependncia
ilustrada nas curvas da Fig. 9.17, que apresentam valores de RP e RP para vrios ons
usados como dopantes em semicondutor de Si e em semicondutor de GaAs. Observa-se
que, quanto maior a energia do on e/ou menor a sua massa, maior ser o alcance mdio
e o desvio padro da distribuio. De forma indireta pode-se concluir que para um
substrato de maior densidade (GaAs: 5.32 g/cm3, Si: 2.33 g/cm3), os mesmos parmetros
sero menores (compare por exemplo os dados de Be em GaAs com B em Si, lembrando
que Be mais leve que B). Existem tabelas com os valores de RP e RP, para os mais
variados elementos e substratos e energias. Os mesmos podem tambm ser obtidos por
programas especiais, como por exemplo o programa TRIM (disponvel na rede).
Baseados nos dados de RP e RP, podemos projetar os parmetros de uma implantao
(tipo de dopante, energia e dose da implantao; pode ser uma composio de algumas
implantaes seqenciais) para obter-se um dado perfil desejado de impurezas.

J foi mencionado a necessidade de realizar um recozimento trmico aps uma etapa de

implantao de ons, com o intuito de reconstituir a ordem cristalina dos tomos,
eliminando assim os defeitos produzidos. Porm este no o nico motivo para o
recozimento. Em adio remoo dos defeitos, necessitamos que as impurezas
implantadas tornem-se eletricamente ativas, ou seja, que os dopantes tornem-se
substitucionais. Apenas em posies substitucionais os dopantes se comportam como
doadores ou aceitadores. Requer-se uma energia trmica para permitir a migrao e
estabelecimento das ligaes qumicas dos dopantes nestas posies. Fica a pergunta:
que condio de recozimento necessria para se obter uma boa ativao eltrica? A
resposta vem de dados experimentais, como por exemplo os mostrados na Fig. 9.18,
para a implantao de B em Si. Esta figura mostra a condutividade Hall (densidade de
portadores por unidade de rea, que contribuem com a conduo eltica) normalizada
com a dose implantada. Quando a condutividade Hall normalizada for 1, todos os

Jacobus W. Swart Materiais Eltricos Cap.09 p.15

dopantes introduzidos esto eletricamente ativos, contribuindo com a gerao de uma
lacuna no caso. Observa-se das curvas que a temperatura de recozimento necessria
depende das condies de implantao (dose no caso) e que um recozimento a 1000 C
por 30 min suficiente para as 3 doses apresentadas. Observa-se ainda um fenmeno
de recozimento reverso (reduo da condutividade Hall com temperatura crescente) para
as duas curvas de dose maior e em torno da temperatura de 600 C. Este fenmeno est
relacionado com a evoluo dos defeitos e a precipitao de dopantes nestes complexos.
Um recozimento a temperatura maior acaba eliminando estes complexos e liberando os
dopantes para ocuparem posies substitucionais da rede. Deve-se lembrar ainda que
durante a etapa de recozimento, os dopantes podem tambm redistribuir-se por processo
de difuso. Isto resultar numa alterao (aprofundamento) do perfil de dopagem. Em
tecnologias modernas, as profundidades das camadas dopadas ou junes devem ser
cada vez menores. Assim enfrentamos um srio compromisso entre ativar eficientemente
os dopantes e eliminar defeitos contra reduzir a difuso dos dopantes (juno rasa). Uma
soluo encontrada manter a alta temperatura, porm reduzir drasticamente o tempo
do recozimento, at da ordem de poucos segundos. Isto possvel de ser feito em fornos
especiais de recozimento trmico rpido (RTA rapid thermal annealing). Este forno
formado por uma cmara pequena de quartzo, para processar uma nica lmina por vez
e o aquecimento realizado por radiao luminosa a partir de um banco de lmpadas
tipo halognicas (como as usadas para iluminao em filmagens ou fotografias). Por esta
radiao, a temperatura da lmina pode subir com taxas controladas de 50 a 100 C/s,
ser mantida fixa num patamar por alguns a dezenas de segundos, para em seguida
resfriar rapidamente pelo desligamento das lmpadas.

Fig. 9.16 Definio dos parmetros R P e RP numa distribuio Gaussiana normalizada.

Jacobus W. Swart Materiais Eltricos Cap.09 p.16

Fig. 9.17 Curvas com dados de alcance projetado (RP) e desvio padro (RP) de
dopantes implantados em substratos de Si e de GaAs.

9.2 Tecnologia Planar de Fabricao de Dispositivos

O processo planar constitui o princpio fundamental dos processos de fabricao

de dispositivos e circuitos integrados. Ele permite a moldagem localizada da superfcie do
semicondutor: dopando-o, removendo-o por ataque qumico, contactando-o por linha
metlica ou de outras formas. A Fig. 9.19 mostra um desenho de seco em corte de
uma estrutura semicondutora moldada localmente por processo planar, pela formao de
uma trincheira, posteriormente preenchida por xido, formao de duas regies com
dopagem p, formando 2 diodos tipo p-n, abertura de vias no xido isolante para contatos
e formao de linhas metlicas para interconexo. O processo tal que a moldagem
localizada possa ser feita ao mesmo tempo em vrias (at bilhes) reas num mesmo
plano ou superfcie. Ele permite assim a fabricao de vrios dispositivos ou estruturas,
lado a lado e isolados entre si.

Jacobus W. Swart Materiais Eltricos Cap.09 p.17

 A moldagem localizada na superfcie de uma lmina realizada pela proteo da
superfcie por um filme, pela abertura de janelas ou remoo parcial deste filme protetor,
para, em seguida, realizar a moldagem nas regies desprotegidas. Os filmes comumente
empregados para esta funo so os isolantes, como o xido de silcio (SiO2) ou nitreto
de silcio (Si3N4). Descreveremos em seguida as etapas de processo envolvidas no
processo planar, comeando com a obteno do filme isolante e em seguida o processo
de fotogravao para definio e abertura das janelas no filme.

a) Processos de Obteno de Filmes Isolantes:

O processo planar desenvolveu-se junto com a tecnologia do Si, tendo em vista que
este apresenta uma vantagem fundamental sobre os outros semicondutores, devido s
seguintes propriedades:
Permite a formao de um filme de SiO2 por oxidao trmica da superfcie do Si.
O SiO2 formado extremamente estvel
A interface entre Si e SiO2 de excelente qualidade
O Si e o SiO2 apresentam coeficientes de expanso trmica compatveis (2.6x10-6 C-
1
para Si e 0.5x10-6 C-1 para SiO2)
As caractersticas acima do sistema SiO2/Si levam alguns autores a chamar o material Si
como uma ddiva de Deus, tendo em vista que elas facilitam em muito a fabricao de
dispositivos de boa qualidade. Isto justifica porque aproximadamente 98% dos
componentes semicondutores sejam feitos em Si.

a1) Oxidao trmica de Si:

O Si reage de forma controlada, a altas temperaturas, com espcies oxidantes

como o oxignio e vapor de gua. O processo normalmente realizado em forno trmico,
similar ao usado para a difuso de dopantes, com temperatura na faixa de 800 a 1200
C. A Fig. 9.20 mostra um desenho esquemtico do sistema. Foi proposto e convalidado,
para larga faixa de condies de processo (temperatura, tempo e ambiente) o seguinte
modelo matemtico para o crescimento do xido trmico:

x 2 + A. x o = B .( t + )
o (9.13)

onde: xo = espessura do xido

t = tempo de oxidao
A, B e so constantes que dependem de: temperatura, ambiente (gs), presso
e orientao da superfcie da lmina de Si. A constante depende ainda da espessura
inicial do xido existente antes de iniciar a oxidao.
A Fig. 9.21 mostra a curva do modelo de oxidao com os eixos de espessura e
tempo normalizados com as constantes. Observa-se que esta funo parablica pode ser
aproximada para funes linear, para tempos curtos, e quadrtica simples, para tempos
longos. Ou seja, no incio da oxidao tem-se um crescimento linear do xido com o
tempo e aps longo tempo, o xido cresce com a raiz quadrada do tempo. Os valores
das constantes A, B e devem ser determinados experimentalmente para as diversas
condies de processo. De posse dos seus valores, pode-se projetar o processo de
oxidao para obter-se uma espessura desejada de xido. As espessuras empregadas
Jacobus W. Swart Materiais Eltricos Cap.09 p.18
na fabricao de dispositivos e circuitos integrados semicondutores podem variar
tipicamente na faixa de 2 a 1000 nm. Vale a pena ainda ressaltar que, embora o
substrato empregado seja cristalino, a estrutura do xido de silcio formado no tem
ordenao e pode ser considerado amorfo.

a2) Deposio de isolante por CVD:

Tanto o isolante SiO2 como o isolante Si3N4 podem ser depositados por tcnica
CVD (Chemical Vapor Deposition ou deposio qumica em fase vapor). Neste

Fig. 9.18 Curvas de condutividade Hall (total de portadores contribuindo), normalizada

com a dose implantada, versus temperatura de recozimento com tempo fixo e 30 min,
para 3 doses diferentes de implantao de 11B+ a 150 keV.

Fig. 9.19 Desenho esquemtico de seco em corte de estrutura microfabricada por

processo planar, com moldagem localizada da superfcie.

Jacobus W. Swart Materiais Eltricos Cap.09 p.19

Fig. 9.20 Desenho esquemtico de um forno de oxidao para lminas de Si, com opo
de ambientes de O2 seco, O2 + H2 (forma H2 O) ou vapor de H2O.

processo, o filme obtido pela reao qumica de gases introduzidos num reator, sobre a
superfcie da lmina, sendo a reao catalizada por esta. Existe uma variedade muito
grande de reatores. O reator CVD pode ser similar ao reator descrito no item anterior
sobre crescimento epitaxial de Si por VPE. Ele deve ter os seguintes coponentes bsicos:
controle de presso no reator (pode ser a baixa presso com sistema de bombas de
vcuo), controle de entrada de gases, controle de temperatura da lmina. Opcionalmente
pode ter um sistema de gerao de plasma do gs. Como exemplos de processos temos:

SiH4 + O2 SiO2 + 2 H2 (T ~ 450 C)

Si(C 2H5O)4 + 12 O2 SiO2 + 8 CO2 + 10 H2O (T ~ 700 C)
3 SiH4 + 4 NH3 Si3H4 + 12 H2 (T ~ 700 900 C)
3 SiCl2H2 + 4 NH3 Si3H4 + 6 HCl + 6 H2 (T ~ 700 800 C)

A taxa de deposio pode variar tipicamente de 10 a 1000 nm/min e depende dos

parmetros do processo: tipos de gases precursores, fluxos dos gases e sua mistura,
presso na cmara, temperatura da lmina e potncia de sinal de RF como fonte de
plasma, quando usado. Gases em estado de plasma, contm grande nmero de
espcies excitadas energeticamente. As espcies qumicas neste estado tornam-se
muito mais reativas e fazem com que a taxa de deposio seja consideravelmente
aumentada, ou ainda, permite que se realize o processo em presses mais baixas e/ou
temperaturas mais baixas (condies desejadas em certas aplicaes).
Como j mencionado, uma importante aplicao destes filmes isolantes delimitar
reas da superfcie da lmina para dopagem localizada (difuso ou implantao inica),
remoo localizada de material por corroso qumica e outras etapas. Mas alm desta
aplicao fundamental para o processo planar, os isolantes tm tambm as seguintes
aplicaes em dispositivos semicondutores:
proteo ou passivao da superfcie do semicondutor
isolao eltrica entre metal e semicondutor e entre multi-nveis de metais.
isolante para capacitores
Isolante para porta de dispositivos de efeito de campo (MOS
metal/xido/semicondutor).

Jacobus W. Swart Materiais Eltricos Cap.09 p.20

 b) Processo de Fotolitografia:

Fotolitografia a tcnica usada para imprimir padres geomtricos e abrir janelas

em camadas na superfcie da lmina. Descreveremos a tcnica, dividindo-a em trs
passos:

1 Passo: Fabricar uma mscara:

A mscara constituida por uma placa de material transparente e superfcie bem
plana. O material pode ser quartzo ou outro. Inicialmente a placa deve ser coberto por um
filme de material opaco, por exemplo Cr ou Cr2O3, e sobre este um filme de emulso foto-
sensvel ou eletro-sensvel. Imprime-se neste filme de emulso o padro geomtrico,
idealizado pelo projetista do dispositivo ou circuito, por um dos seguintes processos:
Projeo ptica a partir de um desenho em folha com alto contraste (mailer com
rubilit).
Escrita direta sobre a emulso por flashes de luz, comandado por computador, a
partir de um sistema CAD (Computer Aided Design).
Escrita direta sobre a emulso por feixe de eltrons, comandado por computador.
Os ltimos dois processos so os mais usuais atualmente. Aps esta etapa, realizada a
revelao qumica da emulso (similar revelao de fotografia), que dissolve a rea
exposta e sensibilizada da emulso. Em seguida, uma etapa de corroso qumica remove
o metal das reas no mais cobertas por emulso. Depois o restante da emulso
removido por um solvente, j que no se necessita mais dele. Desta forma conclui-se a
fabricao da mscara, que possui agora regies opacas e regies transparentes, de
acordo com a geometria desejada. A Fig. 9.22 mostra uma fotografia de uma mscara.

2 Passo Transferir o Padro para a Lmina:

Um processo semelhante ao usado na fabricao da prpria mscara usado para
transferir o desenho dela para a superfcie da lmina. A seqncia de sub-passos como
segue:
a) Aplica-se um filme fotosensvel, chamado de fotorresiste, sobre a lmina que contm
a camada a ser moldada. O fotorresiste um material orgnico dissolvido em solvente
e portanto liquido inicialmente. Ele aplicado por conta gotas na superfcie da
lmina e espalhado uniformemente em um prato rotativo, com rotao de alguns
milhares rpm. A Fig. 9.23 mostra uma fotografia desta etapa de aplicao e
espalhamento de fotorresiste. Aps a aplicao do fotorresiste realizada uma cura
do mesmos (estufa ou prato quente a aprox. 90 C) para a evaporao do solvente e
solidificao do fotorresiste. A Fig. 9.24a mostra um desenho de seco em corte da
lmina aps esta etapa.
b) Expe-se a lmina com o fotorresiste a fonte de luz, atravs da mscara, como ilustra
a Fig. 9.24b. Caso j exista uma geometria anterior na lmina, normalmente deve-se
alinhar a nova geometria em relao esta. As mquinas de exposio, chamadas de
foto-alinhadoras, possuem sistema de microscpia para fazer este alinhamento.
c) Remove-se em seguida a mscara e faz-se a revelao qumica do fotorresiste. O
revelador dissolve as partes do fotorresiste que foram expostas, no caso de
fotorresiste positivo (existe tambm fotorresiste negativo, onde ocorre o inverso),
como mostrado na Fig. 9.24c.

Jacobus W. Swart Materiais Eltricos Cap.09 p.21

3 Passo Corroso Qumica da Camada e Remoso do Fotorresiste:
A corroso qumica da camada pode ser feita por soluo lquida, por exemplo HF
para a corroso de camada de SiO2 , ou por um plasma com radicais reativos, por
exemplo plasma de CF4 com H2 para corroer camada de SiO2. No passado, o usual era o
uso de solues lquidas enquanto atualmente usa-se cada vez mais plasmas reativos.
Por meio de plasma consegue-se definir geometrias com dimenses menores e com
obteno de paredes verticais nas janelas. A Fig. 9.24d mostra um desenho em seco
em corte da estrutura aps a etapa de corroso da camada. Em seguida podemos
remover todo o fotorresiste, j que ele no mais necessrio. A estrutura final como
ilustrada na Fig. 9.24e.

Terminada a fotolitografia, a superfcie est pronta para a prxima etapa, como por
exemplo a dopagem por difuso ou por implantao inica. Neste caso, a dopagem
ocorre apenas nas regies no cobertas por xido. Seqncia semelhante usada para

Fig. 9.21 Curva normalizada da espessura de xido versus tempo, obtido por crescimento
trmico.

Jacobus W. Swart Materiais Eltricos Cap.09 p.22

Fig. 9.22 Fotografia de uma mscara para um processo de fotolitografia.

Fig. 9.23 Fotografia do processo de aplicao e espalhamento centrifuga de fotorresiste

em sistema com prato rotativo.

Jacobus W. Swart Materiais Eltricos Cap.09 p.23

 a) b)

c)

d) e)

Fig. 9.24 Desenhos de seces em corte da estrutura da lmina com camada de SiO2 ,
aps as vrias etapas do processo de fotolitografia: a) aplicao do fotorresiste, b)
exposio do fotorresiste atravs da mscara, c) revelao do fotorresiste, d) corroso
qumica da camada de SiO2, e) remoo do fotorresiste final.

Fig. 9.25 Idem Fig. 9.24, com desenhos em duas dimenses.

Jacobus W. Swart Materiais Eltricos Cap.09 p.24

fabricar trincheiras no semicondutor, abrir vias para contatos ou ainda para definir linha
de metais de interconexes.

A Fig. 9.25 mosta mais uma vez a seqncia de etapas do processo de

fotogravao, com ilustraes em duas dimenses.

9.3 Metalizao e Diagramas de Fases

O termo metalizao usado para descrever as etapas de obteno dos contatos

hmicos nos dispositivos semicondutores e as linhas de interconexes entre os diversos
pontos do circuito integrado. Trata-se de um tpico crtico da fabricao de CIs, pois ela
afeta diretamente o seu desempenho, o rendimento de produo e a confiabilidade do
componente final. O termo confiabilidade refere-se a taxa de falhas ou tempo mdio de
vida do componente. Tipicamente, um componente eletrnico deve ser projetado e
fabricado para ter um tempo mdio de vida de pelo menos 10 anos. O rendimento de
produo por sua vez, refere-se ao nmero de componentes (em %) que passam pelos
testes funcionais e de desempenho do componente logo aps a fabricao. Ele pode
variar bastante, dependendo da complexidade do circuito e do tempo de maturidade da
verso tecnolgica empregada. Produtos mais simples e maduros podem apresentar
rendimento acima de 90%, enquanto que produtos complexos (microprocessadores por
exemplo) e em fase inicial de produo podem apresentar rendimentos de dezena a
algumas dezenas de %. A metalizao afeta tambm fortemente o desempenho dos
circuitos como mencionamos acima. Isto se deve aos seguintes fatos: a) associado ao
contato semicondutor-metal existe uma resistncia srie parasitria associada. O valor
desta resistncia depende fortemente da metalurgia deste contato, alm da rea do
contato; b) as linhas de inteconexes apresentam uma resistncia srie parasitria, que,
associada a sua capacitncia de linha, introduz um atraso de propagao do sinal
eltrico. A propagao do sinal pode ser modelada pelo produto RC caracterstico da
resistncia e capacitncia distribuida da linha. Assim, para aumentar a velocidade de
operao do CI, devemos empregar metais com a mais baixa resistividade possvel,
isolados por material dieltrico de menor constante dieltrica possvel.

A escolha dos metais para a obteno de contatos hmicos e para interconexes,

visando as caractersicas desejadas de desempenho, rendimento e confiabilidade, requer
um conhecimento profundo das caractersticas e comportamento dos metais e das suas
interaes metalrgicas com as camadas vizinhas. Algumas destas informaes esto
descritas em diagramas de fase dos materiais.

a) Diagramas de Fase e Contatos:

O diagrama de fases de um material ou de um sistema de materiais, uma

representao grfica das suas possveis fases, em condies de equilbrio e em funo
dos parmetros: composio, temperatura e presso. Descrevemos alguns exemplos de
diagramas de fases, bem como, implicaes destas informaes sobre os processos
usados na fabricao de componentes semicondutores:

Jacobus W. Swart Materiais Eltricos Cap.09 p.25

 1) Diagrama de fase da gua: A Fig. 9.26 mostra o diagrama de fase da gua,
indicando as condies de temperatura e presso nas quais tm-se as fases slida,
lquida e gasosa da gua. Este um dos diagramas mais simples e conhecidos dos
leitores.

2) Diagrama de fase de um sistema binrio de componentes similares.

Componentes similares refere-se a componentes que apresentam estrutura cristalina,
dimetro atmico e ligaes qumicas similares. Como exemplo temos o caso do sistema
Ge-Si, com seu diagrama de fase mostrado na Fig. 9.27. Este diagrama refere-se
condio de presso constante e atmosfrica, tendo como variveis os parmetros
temperatura e composio dos elementos. O diagrama mostra as temperaturas de fuso
do material com composio 100% Si (1414 C) e 100% Ge (940 C), nas quais temos
uma transformao do material de fase slida para fase lquida ou vice-versa. Para ligas
com composio diferente de 100%, temos 3 fases possveis em funo da temperatura:
slida, mistura de lquido e slido, lquida. Observa-se tambm, que as curvas de
transformao de fase tm comportamento com variao monotnica entre os pontos de
fuso dos elementos puros. O diagrama tambm contm a informao das quantidades
slidas e lquidas na condio de fase dupla., dada pela lei da alavanca (uma regra de 3
bem intuitiva). Tomemos como exemplo uma composio Ge-Si, C0, a 1200 C. Em
condies de equilbrio, obtm-se do diagrama, que a parte slida dever ter composio
CS e a parte lquida, composio CL. Como a composio global deve permanecer C0
(conservao da matria), por regra de 3 obtm-se as fraes slidas e lquidas:

C0 C L
% Slida = . 100
CS C L

CS C0
% Lquida = . 100
CS CL

Dos dados da Fig. 9.27 obtm-se uma fase dupla com 37% slido e 73% lquido.

3) Diagrama de fase de um sistema binrio de elementos no similares. Como

exemplos destes sistemas de interesse temos: Au-Si, Al-Si, PdSn, outros silicetos.

3.1) Sistema Au-Si: A Fig. 9.28 mostra o diagrama de fase do sistema Au-Si. Uma
primeira diferena deste sistema em relao ao anterior de elementos similares, que as
curvas de transformao de fase no apresentam mais um comportamento de variao
monotnica, podendo ter um ponto de fuso de uma liga, com temperatura inclusive
inferior aos dos pontos de fuso dos dois elementos puros. O ponto em particular e
singular de mnima temperatura de fuso chamado de ponto de fuso euttico. A
composio da liga correspondente chamada de liga euttica. Para temperaturas
abaixo da fuso euttica, todo o material slido. Para material com composio
diferente da liga euttica, podemos ter 3 fases possveis, dependendo da temperatura:
slida, mistura de slido com lquido, lquida. No caso do sistema Au-Si, observa-se as
seguintes temperaturas de fuso: 1064 C para Au puro, 1412 C para Si puro e 363 C
para a liga euttica composta por 82% de Au e 18% de Si. A caracterstica de formao
de liga euttica freqentemente usada para soldar o chip de Si com uma base de Au da

Jacobus W. Swart Materiais Eltricos Cap.09 p.26

Fig. 9.26 Diagrama de fase da gua.

Fig. 9.27 Diagrama de fase do sistema binrio Ge-Si.

Jacobus W. Swart Materiais Eltricos Cap.09 p.27

Fig. 9.28 Diagrama de fase do sistema binrio Au-Si.

cpsula final de uso do componente. A Fig. 9.29 ilustra o processo de formao desta
solda. O chip colocado sobre o suporte metlico contendo uma pelcula superficial de
Au. Por aquecimento at temperatura acima da fuso euttica, comea a fuso na
interface, formando uma fase lquida com composio igual da liga euttica. Aps
resfriamento, temos a solidificao com permanncia da liga euttica Au-Si na interface
entre os 2 materiais puros.

3.2) Sistema Al-Si: A Fig. 9.30 mostra o diagrama de fase do sistema binrio Al-Si.
Observamos deste diagrama as seguintes temperaturas de fuso: 660 C para Al puro,
1414 C para Si puro e 577 C para a liga euttica composta por 12% de Si e 88% de Al.
Outro detalhe importante mostrado no grfico ampliado da regio de 0 a 1.5% de Si em
Al. Esta regio do diagrama informa o limiar de solubilidade slida de Si no Al, ou seja,
para pontos dentro do tringulo mostrado, o Si fica solvel no Al (em estado slido).
Considerando um ponto dentro do tringulo, por exemplo 0.5% de Si e temperatura de
500 C, ao reduzir-se a temperatura, observa-se que passamos pelo limiar de
solubilidade slida em 450 C. Como conseqncia, o Si tender a precipitar-se em
agregados, para temperaturas inferiores a esta. Outra concluso que podemos tirar do
detalhe deste diagrama que, se colocarmos o Si e Al em contato direto e em equilbrio
trmico numa dada temperatura, por exemplo 450 C, Si ir difundir para dentro do Al at
alcanar a concentrao igual da sua solubilidade slida nesta temperatura. Estas
consideraes so de importncia fundamental para o desenvolvimento e estudo de
contatos hmicos de Al com Si, como muito usado na fabricao de dispositivos
semicondutores. O processo de formao de contato hmico de linha de Al com uma
dada regio de dispositivos de Si, segue a seguinte seqncia:
Fotogravao e abertura de via de acesso atravs do isolante de superfcie (SiO2).

Jacobus W. Swart Materiais Eltricos Cap.09 p.28

 Deposio de camada de Al (evaporao trmica ou sputerring)
Fotogravao do Al para definir as linhas dos contatos e interconexes.
Sinterizao do contato, por recozimento trmico (450 C por 30 min). Nesta etapa, a
fina camada de xido nativo na superfcie do Si parcialmente absorvida pelo metal,
melhorando assim o contato Al-Si.
Como citamos acima, durante a etapa de sintering, Si migra para o filme de Al, devido
sua solubilidade slida nesta temperatura. Esta difuso de Si para o Al no se d de
forma uniforme ao longo da superfcie do Si no contato, mas sim, preferencialmente por
pontos mais fracos do xido nativo. Neste pontos formam-se assim verdadeiras crateras
no Si, como ilustra a Fig. 9.31. A formao destas crateras fica demonstrada pela
fotografia, tirada aps a sinterizao e a remoo do Al do contato e mostrado nesta
mesma figura. Estas crateras no Si so por sua vez, preenchidas pelo prprio Al,
formando cravos (spikes). Isto pode causar falhas no funcionamento de dispositivos em
caso do contato ser formado sobre uma juno rasa (profundidade de juno menor que
a da cratera), curto-circuitando a mesma. Em dispositivos de dimenses maiores, este
problema no causa danos. O problema pode tambm ser consideravelmente aliviado se
ao invs de usar Al puro, depositarmos uma camada de Al j contendo uma certa frao
de Si, por exemplo, 1% de Si. Como discutimos, durante o sintering temos a difuso de Si
para o Al, porm, alm disto, este Si tende a precipitar-se, formando ndulos de Si,
quando resfriamos a lmina de Si, no final do processo. Estes ndulos so visveis por
microscpio, como mostrado na fotografia da Fig. 9.32. Esta fotografia mostra a
superfcie de um transistor MOS (fabricado no CCS/UNICAMP em disciplina de

Fig. 9.29 Ilustrao da solda euttica de chip de Si sobre uma base de Au.

Jacobus W. Swart Materiais Eltricos Cap.09 p.29

Fig. 9.30 Diagrama de fase do sistema binrio Al-Si.

Fig. 9.31 Ilustrao da formao de cravos (spikes) num contato Al-Si.

Jacobus W. Swart Materiais Eltricos Cap.09 p.30

Fig. 9.32 Fotografia de um transistor MOS (fabricado no CCS/UNICAMP). Note a
diferena entre as linhas de Al conectadas fonte e dreno e a linha de porta do
transistor, esta sem formao de ndulos de precipitados de Si.

laboratrio). Nota-se que as linhas de Al ligadas aos contatos hmicos de fonte e dreno
apresentam muitos pontos pretos correspondentes aos ndulos de Si, enquanto que a
linha de Al de porta do transistor (sem contato com Al) no possui tais ndulos.

3.3) Sistema silicetos: Silicetos so ligas de Si com metais. Vrios metais

refratrios reagem com o Si uniformemente, a partir de uma interface de contato de filme
metlico sobre Si, quando recozido em temperatura apropriada. Isto resulta em formao
do siliceto com boa morfologia (sem formao de crateras como ocorre no caso da
sinterizao do contato Al-Si). A formao do siliceto d-se pela reao qumica em
estado slido, entre os 2 elementos, metal e Si, sendo controlado pela temperatura do
processo. Cada siliceto apresenta algumas fases (liga com dada estequiometria)
possveis, sendo que cada uma destas tem caractersticas especficas. A tabela 9.2
apresenta a resistividade de algumas fases de vrios silicetos. Normalmente, a fase mais
rica em Si a fase mais estvel do siliceto daquele metal. Deseja-se usar siliceto com
boa estabilidade trmica e de baixa resistividade. O diagrama de fase do sistema metal-
Si indica todas as fases possveis do siliceto. A Fig. 9.33 mostra o diagrama do sistema
Pt-Si. Vale ressaltar que os diagramas de fase so obtidos a partir de estudos
metalrgicos de materiais de corpo (grandes espessuras) e que pode haver algumas
diferenas em relao aos casos de filmes finos. Embora o diagrama de fases do sistema
Pt-Si indique 5 fases de silicetos possveis, observa-se apenas as transformaes por 3
fases de silicetos quando recozemos um filme fino de Pt sobre substrato de Si, ou seja:
Pt/Si transforma-se em Pt2Si e este em PtSi (monosiliceto de platina), como ilustrado no
desenho esquemtico da Fig. 9.34. possvel ainda, em certas condies de processo,
limitar a formao siliceto, de forma auto-alinhada, sobre toda a rea da janela da via de

Jacobus W. Swart Materiais Eltricos Cap.09 p.31

contato metal-Si. A Fig. 9.35 ilustra este procedimento. Aps a abertura da janela da via
do contato, deposita-se o metal sobre toda a superfcie. feito um primeiro recozimento,
que forma uma fase intermediria do siliceto apenas na janela do contato, evitando seu
crescimento lateral (temperatura e tempo limitados). Em seqncia, uma corroso
qumica remove seletivamente o metal no reagido, deixando o siliceto formado sobre os
contatos. Um segundo recozimento realizado para efetuar a transformao do siliceto
na fase desejada, de menor resistividade e estabilidade superior. Aps a formao do
siliceto no contato, pode ser realizada a metalizao para a formao das linhas de
inteconexes, por exemplo, linhas de Al. O uso do siliceto nos contatos resulta em
contatos hmicos de menor resistncia e reduz a formao dos cravos.

Tabela 9.2 Resistividades tpicas de silicetos usados em tecnologia de circuitos

integrados.
Siliceto Resistividade ( .cm) Siliceto .cm)
Resistividade (
Co2Si 70 NiSi2 35
CoSi 150 Pd2Si 25
SoSi2 15 PtSi 35
CrSi2 500 TaSi2 50
MoSi2 100 TiSi2 15
NbSi2 50 VSi2 15
Ni2Si 25 Wsi2 100
NiSi 20 ZrSi2 35

b) Linhas de Inteconexes:

As linhas de interconexes nos componentes so necessrias para alimentar os

transistores com as fontes de alimentao ou de polarizao e para levar os sinais
eltricos de operao do circuito entre os vrios pontos. Um requisito bsico para o metal
de interconexo a baixa resistividade do mesmo. Valores de resistividade de corpo dos
4 metais de menor resistividade so apresentados na tabela 9.3, juntamente com suas
vantagens e desvantagens.

Tabela 9.3 Valores de resistividade e vantagens e desvantagens dos 4 metais de menor

resistividade.
Metal Resistividade ( .cm) Vantagens Desvantagens
Ag 1.6 - Corrosivo
Filme instvel
Al 2.7 aderncia eletromigrao
sobre Si e SiO2 resistividade
estvel
Au 2.2 - caro
difunde no Si e
SiO2
Cu 1.7 - corrosivo
difunde no Si e
SiO2

Jacobus W. Swart Materiais Eltricos Cap.09 p.32

Fig. 9.33 Diagrama de fase do sistema Pt-Si.

Fig. 9.34 Seqncia transformaes de fases pela reao entre filme fino de Pt e
substrato de Si.

Jacobus W. Swart Materiais Eltricos Cap.09 p.33

Fig. 9.35 Formao de siliceto de Ti, de forma auto-alinhada, sobre uma janela de via de
contato.

Entre os 4 metais da tabela 9.3, o Al foi e ainda o metal escolhido para uso em linhas
de interconexes em circuitos integrados. Isto se deve sua resistividade aceitvel e
excelente aderncia sobre superfcies de Si e de SiO2. Porm o grande problema do Al
a sua alta susceptibilidade ao efeito de eletromigrao. Eletromigrao um efeito de
migrao de tomos do material, sob efeito da transferncia de um momentum da nuvem
de eltrons da corrente eltrica passando pela mesma. Este efeito maior, quanto maior
a densidade de corrente e a temperatura de operao. Este efeito tambm tanto maior
quanto menor o ponto de fuso do material, ou seja, quanto menor a energia das
ligaes qumicas do material. A eletromigrao um dos mecansmos de falha de
circuitos integrados, pois ela causa a formao de aberto em linhas e de curtos entre
linhas vizinhas. O efeito mais problemtico quando reduzimos as dimenses das linhas,
uma vez que isto aumenta a densidade de corrente pelos mesmos. Este fato, aliado
resistividade relativamente alta do Al comparado aos outros metais citados, fez aumentar
a procura por um metal alternativo ao Al. Au e Cu so bons candidatos para substituir o
Al, porm ambos sofrem do problema de alta difusividade no Si e no SiO2. Alm disto,
estes metais geram estados profundos na banda proibida do Si, afetando assim
adversamente o tempo de vida de portadores, que por sua vez d origem a altas
correntes de fugas de junes, entre outras. , no entanto, possvel empregar estes
metais se evitarmos o contato direto dos mesmos com o Si e o SiO2, protegendo-os por
capas de materiais de barreira de difuso e com boa aderncia. Aps uma dcada de
pesquisa, chegou-se a um estgio tecnolgico que j permite usar Cu com material de
interconexo, sendo incorporado em alguns produtos comerciais desde 1998.

c) Multinveis de Interconexes

Em circuitos integrados modernos, grande frao da rea do chip ocupado por

linhas de interconexes. Alm disto, a velocidade de operao do circuito fortemente
afetada pelo tempo de propagao de sinais pelas linhas de interconexo. Desta forma,
solues tecnolgicas que resultem na reduo da rea e consequentemente na reduo
do comprimento da linhas uma procura constante. A soluo natural o uso de
multinveis de metal. A Fig. 9.36 mostra um desenho esquemtico de uma estrutura com
3 nveis de metalizao. Uma fotografia de uma estrutura com 4 nveis de metal
mostrada na Fig. 9.37. Cada nvel de metal isolado do nvel subsequente por uma
camada isolante, como xido de silcio ou um material orgnico isolante. A procura atual
por desenvolver filmes isolantes com a menor constante dieltrica possvel, com o
intuito de reduzir a capacitncia distribuda da linha e como conseqncia, o tempo de
Jacobus W. Swart Materiais Eltricos Cap.09 p.34
propagao de sinal na linha. Esta pesquisas incluem filmes de SiO2 quimicamente
modificados ou ainda porosos, bem como novos materiais orgnicos. Os filmes isolantes
devem ser processados para confeco de vias de acesso ao metal inferior. Estas vias
de acesso devem ocupar a menor rea possvel, usando-se paredes verticais e
preenchimento da via por um tampo (plug) condutor, tipicamente de W (resistividade
aceitvel para esta funo e disponibilidade de processo CVD para a deposio e
preenchimento das vias estreitas com paredes verticais). A filosofia do uso de multinveis
de metalizao em circuitos integrados similar ao do seu uso em circuitos impressos.
Inclusive, a tecnologia de circuito impresso, bem como a de montagem dos chips no
mesmo, tende a incorporar mais e mais os conceitos desenvolvidos na indstria de
semicondutores. Voltando ao circuito integrado, o melhor dos mundos para a
problemtica de interconexes usar multinveis de metal em conjunto com o uso de
metal com alta imunidade ao efeito eletromigrao, que no caso o Cu. Desta forma,
podemos usar linhas mais estreitas, reduzindo assim a rea do chip, o comprimento das
linhas, as capacitncias associadas e o tempo de propagao de sinal. A Fig. 9.38
mostra uma fotografia de um chip usando 6 nveis de interconexes de Cu, aps uma
corroso seletiva do dieltrico (s para melhor observao).

Fig. 9.36 Ilustrao esquemtica de uma estrutura de trs nveis de metalizao.

Fig. 9.37 Fotografia de microscpio eletrnico de uma seco de rea em corte de

estrutura com 4 nveis de metal.
Jacobus W. Swart Materiais Eltricos Cap.09 p.35
Fig. 9.38 Fotografia de microscpio eletrnico de uma estrutura de 6 nveis de metal de
Cu, aps uma corroso qumica seletiva do material isolante (Processo CMOS 0,75 da
IBM).

9.4 Exemplos de Estruturas de Dispositivos

Neste item apresentaremos vrios exemplos de estruturas de dispositivos.

Baseado na descrio dos processos bsicos de microfabricao apresentados acima,
fica fcil imaginar uma seqncia de processos para a obteno das estruturas. Um
exemplo de seqncia de processos, ou de integrao de processos, ser apresentado
no prximo item, para uma tecnologia especfica e simples. O presente item no visa
detalhar o funcionamento de dispositivos, tema este do prximo captulo, mas apenas
mostrar suas estruturas fsicas.

Jacobus W. Swart Materiais Eltricos Cap.09 p.36

 a) Diodo pn: A Fig. 9.39 mostra um desenho esquemtico de uma estrutura de
diodo pn, composto por substrato tipo n e regio difundida tipo p. O desenho mostra a
delimitao da juno na superfcie e o contato hmico de Al.

b) Diodos LED e Laser: A estrutura de diodos LED (Light Emitting Diode) e Laser
(Light Amplification by Stimulated Emission of Radiation) so mostrados na Fig. 9.40.
Estes tipos de diodos so fabricados tipicamente em semicondutores compostos do tipo
III-V, com diodo pn composto por heterojuno, ou seja, juno com materiais distintos. A
regio emissor de luz composto por camada de semicondutor com banda proibida (E G)
menor, para confinar os portadores e estimular sua recombinao e emisso de ftons.

c) Transistores BJT (Bipolar Junction Transistor): A Fig. 9.41 mostra desenhos

esquemticos de estrutura de transistor tipo npn, como usado em tecnologia de circuito
integrado. Neste caso, o substrato do tipo p e no usado como parte ativa dos
transistores npn. Cada transistor npn isolado dentro de uma ilha. O transistor bipolar
npn formado por duas junes pn muito prximas e em oposio. A funo da camada
enterrada tipo n+ apenas reduzir a resistncia srie do coletor.

d) Transistores de efeito de campo: MESFET e MOSFET: Como ilustra a Fig. 9.42,

o transistor tipo MESFET constituido por um canal, tipo n neste caso, j formado e com
duas regies de contato chamados de fonte e dreno. Um contato metal-semicondutor,
terminal de porta no centro do dispositivo, forma um diodo tipo Schottky, que permite
controlar a quantidade de portadores de conduo de corrente pelo canal. No caso do
transistor MOSFET, ou simplesmente MOS, temos duas diferenas (ver Fig. 9.42b), a
saber: o metal de porta isolado do canal por uma fina camada de isolante (SiO2 por
exemplo) e o canal tipicamente no existe por construo, mas sim formado por
induo pelo potencial aplicado na porta. Analogamente ao MESFET, ela possui duas
regies para os contatos de fonte e dreno. No caso da Fig. 9.42b, mostramos o transistor
chamado nMOS (de canal tipo n), que construido sobre um substrato (ou regio) tipo p.

e) Tecnologia CMOS: A tecnologia CMOS refere-se a uma estrutura composta pela associao de
transistores MOS complementares, ou seja, de transistores nMOS e pMOS. Tipicamente, os
transistores nMOS e pMOS so associados em srie, tendo o terminal de entrada ligado s duas
portas dos transistores complementares. A Fig. 9.43 mostra o desenho esquemtico de uma
estrutura CMOS. Necessitamos de regies (poos ou ilhas) tipo n e tipo p para a fabricao dos
transistores pMOS e nMOS respectivamente. Normalmente o material de porta usado uma
camada de silcio policristalino altamente dopada. Para reduzir resistncias parasitrias das linhas
de porta e de fontes e dreno, comum ainda formar um siliceto na superfcie das
mesmas, por exemplo TiSi2 ou CoSi2. A grande motivao pela tecnologia CMOS o seu
baixo consumo de potncia, de grande importncia para CIs com milhes a bilho de
transistores. Atualmente, a grande maioria dos CIs so fabricados em tecnologia CMOS
(> 85%).

Jacobus W. Swart Materiais Eltricos Cap.09 p.37

Fig. 9.39 Desenho esquemtico da estrutura de um diodo pn.

Fig. 9.40 Desenho esquemtico da estrutura de um a) LED e b) Laser.

Jacobus W. Swart Materiais Eltricos Cap.09 p.38

Fig. 9.41 Desenho esquemtico da estrutura de um transistor npn em tecnologia de
circuito integrado, desenho em 2 dimenses.

Fig. 9.42 Desenho esquemtico da estrutura de transistores de efeito de campo, a) tipo

MESFET e b) tipo MOSFET.

Fig. 9.43 Desenho esquemtico da estrutura CMOS, composto pela combinao de

transistores MOSFET canal n e canal p.

Jacobus W. Swart Materiais Eltricos Cap.09 p.39

Fig. 9.44 Desenho esquemtico da estrutura CMOS/SOI (Si sobre isolante).

f) Tecnologia CMOS/SOI: SOI significa silcio sobre isolante (Silicon On

Insulator). Neste caso fabrica-se uma camada monocristalina de Si sobre a superfcie de
lmina de Si contendo uma camada de SiO2. Existem diferentes processos para obter tal
estrutura. Um mtodo bastante usado, pela implantao de ons de oxignio em alta
dose e energia seguido por um recozimento, formando assim uma camada enterrada de
SiO2. Em seguida, fabrica-se os transistores nMOS e pMOS na camada de Si e isola-se
os mesmos pela corroso da camada de Si das regies de campo. Por este
procedimento, os 2 tipos de transistores ficam totalmente isolados e apresentam
reduzidas capacitncias parasitrias. A Fig. 9.44 ilustra um desenho esquemtico da
estrutura CMOS/SOI. Esta tecnologia apresenta vrias vantagens em relao ao do
CMOS tradicional, fabricado diretamente na lmina de Si, e vem sendo indicado como
muito promissora para o futuro.

9.5 Exemplo de Integrao de Processo: nMOS

A ttulo de ilustrar melhor como podemos obter as estruturas apresentadas no item

anterior, descreveremos a seguir uma seqncia de processos, ou integrao de
processos, para a fabricao de circuitos integrados com uma tecnologia nMOS particular
e simples. A seqncia de processos como segue e ilustrada pelos desenhos
apresentados na Fig. 9.45:
Usar lmina de Si tipo p, orientao (100) e resistividade de 2 a 20 ohm.cm.
Limpeza qumica das lminas
Oxidao trmica do silcio para obter uma fina camada de SiO2, chamada de
almofada, para acomodar filme de Si3N4, o qual apresenta grande diferena de
coeficiente de expanso trmica com relao ao substrato de Si.
Deposio de filme de Si3N4 por tcnica CVD (Fig. 9.45a).
Fotogravao do filme de Si3N4, deixando-o sobre as reas ativas dos transistores
(Fig. 9.45b) Mscara M1.
Oxidao trmica do Si para obter um xido espesso nas regies de campo. As reas
ativas no so oxidadas devido proteo destas reas com filme de Si3N4. Este
processo chamado de LOCOS (LOCal Oxidation of Silicon), (Fig. 9.45c).

Jacobus W. Swart Materiais Eltricos Cap.09 p.40

 Remoo das plataformas de Si3N4, por corroso qumica (Fig. 9.45d).
Oxidao trmica do Si para obter filme fino de xido de porta (Fig. 9.45e).
Deposio de filme fino de si-policristalino por processo CVD (Fig. 9.45f).
Fotogravao do filme de si-poli, para definio das linhas de porta dos transistores
MOS (Fig. 9.45g) Mscara M2.
Implantao de ons de fsforo, com alta dose, para dopar as regies n+ de
fonte/dreno e as linhas de Si-poli de porta.
Recozimento ps-implantao inica para ativar os dopantes, seguida por uma
oxidao do Si para passivar as junes.
Depositar filme de xido de silcio por tcnica CVD para aumentar a espessura do
xido de isolao sobre as regies de fonte/dreno e porta (Fig. 9.45h).
Fotogravao para abertura de vias de contatos no xido de silcio sobre regies de
fonte/dreno e porta (Fig. 9.45i) Mscara M3.
Evaporao de filme metlico, Al, para inteconexes.
Fotogravao do filme de Al para definir as linhas de interconexes (Fig. 9.45j)
Mscara M4.
Recozimento final de sinterizao dos contatos Al-Si e passivao dos estados de
superfcie na interface SiO2/Si.

Neste estgio os CIs esto concludos a nvel de lmina. Aps este ponto, os CIs
devem ser testados funcionalmente, usando um sistema com pontas de prova
diretamente sobre a lmina. Os chips que no passarem no teste recebem um pingo de
tinta vermelha, para sua identificao de eliminao posterior. Em seguida, a lmina
colada numa tecido plstico e elstico. Uma serra diamantada faz cortes na lmina nos
espaos deixados entre as colunas e linhas de chips. Esticando-se em seguida o tecido
suporte, os chips so fisicamente separados. Os chips sem o pingo de tinta vermelha so
em seguida montados e soldados sobre a base de cpsulas. Uma mquina de solda de
fios executa a conexo entre as reas de solda dos terminais externos no chip at os
terminais da cpsula. Finalmente as cpsulas so seladas. Antes do uso ou
comercializao dos chips, os mesmos devem ser testados exaustivamente, quanto aos
parmetros funcionais, de desempenho, de controle de qualidade e de confiabilidade.

Jacobus W. Swart Materiais Eltricos Cap.09 p.41

Fig. 9.45 Ilustrao da seqncia de fabricao de uma tecnologia nMOS (ver texto).

Jacobus W. Swart Materiais Eltricos Cap.09 p.42

 9.6 Evoluo da Microeletrnica.

No sculo 19, pouco se sabia a respeito de semicondutores e muito menos de

dispositivos feito com estes materiais. Houve, no entanto, alguns trabalhos empricos,
como foi o caso da inveno do retificador a estado slido, apresentado por F. Braun, em
1874. Este retificador foi feito com cristal de PbS, soldado com um fio metlico (diodo de
ponta de contato). Este diodo apresentava caracterstica muito instvel e foi abandonado
temporariamente, at uma poca em que os diodos a vlvula no atendiam demanda
de uso de freqncias mais altas.

O incio do sculo 20 por sua vez foi fundamental para o desenvolvimento da

microeletrnica, pois houve um enorme progresso na teoria fsica, com o
desenvolvimento da mecnica quntica, por Heisenberg, Schrdinger e outros,
notadamente durante meados dos anos 20. Em paralelo a este fato, foi proposto um
primeiro conceito de desenvolvimento de um transistor de efeito de campo em estado
slido. Em 1926, Lilienfiel patenteou a idia de modular a condutividade de um
semicondutor por meio de um campo eltrico, chamado como dispositivo de efeito de
campo. Lilienfield no entanto no teve sucesso na realizao prtica da sua proposta. Na
dcada seguinte dos anos 30, houve um forte crescimento no desenvolvimento de teorias
qunticas em slidos, ou seja, a aplicao da mecnica quntica em slidos, com os
conceitos de bandas de energias, bandas proibidas, mecnica estatstica, portadores,
etc, pelos trabalhos apresentados por Peieris, Wilson, Mott, Franck e vrios outros (a
maioria da Inglaterra). Estes conceitos tericos permitiram entender os semicondutores e
motivar a pesquisa por dispositivos semicondutores.

No ano de 1936 a Bell Labs decide criar um grupo de pesquisa especfico para
estudar e desenvolver dispositivos semicondutores, com o objetivo de fabricar o transistor
de efeito de campo. Um outro grupo bastante ativo nesta rea e que contribuiu
significativamente com o trabalho na Bell Labs era o grupo da universidade de Purdue.
Em 1940, R. Ohi identifica pela primeira vez semicondutores de Si tipo p e tipo n. No
mesmo ano, J.Scaff e H. Theuerer mostram que o nvel e o tipo de condutividade do Si
devido presena de traos de impurezas. Durante os anos seguintes da II Guerra
mundial, as pesquisas nesta rea so suspensas na Bell Labs, devido a outras
prioridades.

Em meados dos anos 40, ao final da II Guerra mundial, o status da eletrnica era
baseado nos seguintes dispositivos bsicos:
Vlvulas terminicas, que apresentavam as seguintes caractersticas: muito frgeis,
caras e de alto consumo de potncia.
Rels eltro-mecnicos, que por sua vez eram de comutao muito lenta.
Estas limitaes destes dispositivos motivaram o reincio da pesquisa e desenvolvimento
de novos dispositivos a estado slido. Assim, em 1946, a Bell Labs recria seu grupo de
pesquisa em estado slido, agora sob liderana de William Schockley, concentrando
esforos na pesquisa dos semicondutores Ge e Si e de transistores de efeito de campo.
Nesta poca, um dos pesquisadores do grupo, Bardeen, sugere uma explicao pela
insucesso na obteno do transistor FET baseado na alta densidade de estados de
superfcie dos semicondutores (dentro da banda proibida). Mas persistindo na pesquisa
da inveno do FET, Bardeen e Brattain descobrem por acaso o efeito de transistor
Jacobus W. Swart Materiais Eltricos Cap.09 p.43
bipolar, em final de 1947, mais precisamente em 16 de dezembro. Este transistor e
esquema eltrico so mostrados na Fig. 9.46. O transistor era constitudo por uma base
de Ge tipo n (contato de base pelas costas da amostra) e duas junes de contato tipo p
na superfcie, sendo um de emissor e outro o coletor, feitos um prximo ao outro. Aps
os cuidados necessrios para patentear o invento e convencer o exrcito americano, que
queria mant-lo como segredo, a Bell Labs o anuncia publicamente em junho de 1948. O
descobrimento do efeito transistor bipolar sem dvida atribudo aos pesquisadores
Bardeen e Brattain, mas quem desenvolveu a teoria e explicao sobre o funcionamento
do transistor bipolar foi o chefe deles, W. Schokley, em janeiro de 1948. A teoria de
Schockley, de injeo de portadores minoritrios pela juno emissor-base, foi
comprovada por meio de um transistor vertical fabricado em fevereiro de 1948, por J.
Shive. Esta teoria torna-se amplamente acessvel com o lanamento do livro Electrons
and Holes in Semiconductors por W. Schokley em 1950. Mais tarde, em 1956, Schokley,
Brattain e Bardeen so condecorados com o prmio Nobel de fsica pelas contribuies
referentes ao transistor bipolar. A pesquisa pela obteno do transistor de efeito de
campo foi mantida, apesar do descobrimento do transistor bipolar, sendo que em 1952, I.
Ross e G. Dacey demonstram o primeiro transistor tipo JFET. Neste caso, a porta
constituda por uma juno pn, que controla a passagem de corrente pelo canal. Desta
forma, contornou-se o problema de estados de superfcie, que ainda no tinha sido
resolvido at ento.

Um fato histrico que contribuiu muito com o desenvolvimento da microeletrnica

foi o fato da Bell Labs licenciar seu invento a outras empresas. Por um preo de US$
25.000,00, empresas como Texas Instruments e Sony, compraram a licena para
aprender e usar a tecnologia de fabricao de transistores. A tecnologia foi transferida
atravs de um workshop realizada na Bell Labs em abril de 1952. Sony foi a primeira
empresa a fabricar um radio totalmente transistorizado e comercializ-lo em escala,
criando assim o mercado de consumo para transistores.

Em 1955, Schockley deixa a Bell Labs e funda sua prpria empresa, Schockley
Semiconductors, que marca a origem do Vale do Silcio, no estado de California. A sua
empresa em s no foi marcante, porm ela comeou com pesquisadores e
empreendedores de alto nvel, que depois criaram a Fairchild (1957) e Intel, entre muitos
outros. Entre estes pesquisadores destacam-se Gordon Moore e Robert Noyce.

No muito depois, j em 1962, a Philco instala fbrica de diodos e transistores em

So Paulo. Ou seja, j no incio da era dos semicondutores, o Brasil tinha atividades de
microeletrnica.

Uma vez dominado alguns processos de fabricao de transistores, nasceu a idia

de se fazer um circuito integrado. Este conceito foi proposto e patenteado por J. Kilby, da
Texas Instruments, no ano de 1958. Kilby demonstrou sua idia com um circuito
fabricado sobre um nico bloco de Si, contendo um transistor (em estrutura tipo mesa),
um capacitor e um resistor. Estes dispositivos eram no entanto interconectados por meio
de fios soldados nos contatos dos mesmos. Uma fotografia deste circuito integrado
rudimentar mostrado na Fig. 9.47. Em paralelo, um grupo da Fairchild desenvolve um
processo superior para fabricar transistores (J. Hoerni) e chamado de processo planar
(apresentado no item 9.2 deste captulo). Este mesmo processo adaptado logo em

Jacobus W. Swart Materiais Eltricos Cap.09 p.44

seguida, no mesmo ano, por R. Noyce do mesmo grupo, para a fabricao de circuitos
integrados. Este processo foi fundamental para o progresso da microeletrnica, j que
seu princpio bsico, acrescido de vrias inovaes e evolues, vem sendo usado at
hoje na fabricao dos modernos CIs. O incio da comercializao de CIs inicia-se a
partir do ano de 1962, no parando mais de crescer em termos de volume e de
densidade de transistores por chip. A Fig. 9.48 mosta a fotografia do primeiro CI
fabricado pelo processo planar. Marcos precursores e fundamentais para a inveno do
processo planar foram: a) em 1952, C. Fuller da Bell Labs, publica seu estudo sobre
difuso de dopantes doadoras e aceitadoras em Si; b) em 1955, Frosch e Derick usam
camadas de SiO2 para delimitar as reas de difuso; c) em 1955, Andrus e Bond
desenvolvem materiais tipo fotorresiste para a litografia e gravao de padres em filmes
de SiO2.

O estudo e desenvolvimento de processos de oxidao de Si permitiram

finalmente o desenvolvimento do to sonhado transistor de efeito de campo com porta
isolada, ou seja, o transistor MOSFET ou simplesmente MOS (veja Fig. 9.42b). Em 1960,
um grupo da Bell Labs, D. Kahng e M. Atalla, demonstram o transistor MOS. A interface
SiO2/Si uma interface de muito boa qualidade com baixa densidade de estados de
superfcie. Mas apesar disto, os dispositivos MOS apresentavam uma estabilidade pobre,
causando um atraso de mais 10 anos para seu uso em grande escala. O motivo deste
problema era a falta de controle de contaminao de impurezas. Mais especificamente,

Fig. 9.46 a) Fotografia do primeiro transistor bipolar de contato descoberto em dezembro

de 1947, por pesquidores da Bell Labs, b) esquema eltrico correspondente (fig.3 paper 1)

Jacobus W. Swart Materiais Eltricos Cap.09 p.45

Fig. 9.47 Fotografia do primeiro circuito integrado desenvolvido por J. Kilby, em 1958.

impurezas de Na, que so responsveis por cargas positivas dentro do isolante de porta
e que causa um desvio na tenso de limiar dos transistores (altera a densidade de
portadores induzidos no canal). A combinao de transistores MOS de canal n e de canal
p num mesmo substrato, levou F. Wanlass a propor a tecnologia CMOS em 1963 (ver
Fig. 9.43). Outros marcos histricos que contriburam enormemente para o avano das
tecnologia MOS foram, a) o uso de filme de silcio policristalino dopado como material de
porta de transistores, a partir de 1966, e b) o uso da tcnica de implantao de ons para
o ajuste da tenso de limiar do transistores, pela dopagem da regio de canal com muita
preciso.

Alm dos dispositivos descritos acima, muitos outros foram inventados, ao longo do meio
sculo de vida da era dos semicondutores. K. K. Ng apresenta uma reviso ampla destes
dispositivos (A Survei of Semiconductor Devices, IEEE Trans.Electr. Dev., vol.43, no.
10, p.1760, Oct. 1996), que recomendamos como leitura. Ele classifica como sendo 67
dispositivos distintos, com mais aproximadamente 110 outros dispositivos relacionados,
com pequenas variaes em relao aos primeiros, como parcialmente ilustrado na Fig.
9.49. Uma relao resumida destes dispositivos apresentada na tabela 9.4, com os
mesmos organizados em grupos, baseado em suas funes e/ou estruturas.

Jacobus W. Swart Materiais Eltricos Cap.09 p.46

 Tabela 9.4 Grupos de dispositivos semicondutores, organizados por funo e/ou estrutura.
Grupo Sub-grupo Dispositivos
Diodos Retificadores Diodo p-n
Diodo p-i-n
Diodo Schottky
Diodo de barreira dopada panar - PDB
Diodo de heterojuno
Resistncia negativa Diodo tnel
Diodo de transferncia de eltrons
Diodo tnel ressonante
Diodo RST
Diodo IMPATT
Diodo BARITT
Resistivos Resistor
Contato hmico
Capacitivos Capacitor MOS
CCDs (Charge-coupled devices)
Chaves de 2 MISS (Metal-Insulator-Semicond. Switch)
terminais PDB (Planar-Doped-Barrier Switch
Transistores Efeito de Campo MOSFET
JFET
MESFET
MODFET
PBT
Efeito de Potencial BJT Bipolar Junction Transistor
HBT Heterojunction Bipolar Trans.
MBT Metal Base Transistor
RTBT Resonant-Tunneling Bipolar
Memrias no FAMOS
volteis MNOS
Tiristores SCR Silicon-Controlled Rectifier
IGBT Insulated-Gate Bipolar Trans.
Transistor unijuno
SIThy Static-Induction Thyristor
Fontes de Luz LED
Laser
VCSEL Vertical-cavity surface emitting laser
Fotodetetores Fotocondutor
Fotodiodo p-i-n
Fotodiodo de barreira Schottky
CCIS Charge-coupled image sensor
APD Avalanche Photodiode
Fototransistor
MSM metal-semicondutor-metal
Dispositivos pticos Biestveis SEED Self-eloctrooptic-effect device
Etalon bi-estvel
Outros Dispositivos Fotnicos Clula solar
Modulador eletroptico
Sensores Termistor
Sensor Hall
Strain Gauge (piezoeltrico)
Transdutor Interdigital, tipo SAW
ISFET Ion-sensitive FET

Jacobus W. Swart Materiais Eltricos Cap.09 p.47

 O estudo e entendimento destes diversos dispositivos requerem basicamente os
seguintes conhecimentos:

a) Conhecimento dos blocos construtivos de dispositivos. Existem apenas 5 blocos

construtivos para os dispositivos, como representados na Fig. 9.50:
Interface metal-semicondutor
Interface de dopagem, ou seja, juno p-n
Heterojuno
Interface semicondutor-isolante
Interface isolante-metal
O estudo destes blocos construtivos ser objeto do captulo seguinte.

b) Conhecimento dos mecanismos de transporte. Vrios destes mecanismos foram

estudados no captulo 8. A seguir relacionamos estes mecanismos juntamente com
exemplos de dispositivos onde os mesmos se aplicam:
Deriva resistores, transistores FET
Difuso junes p-n, transistores bipolares
Emisso terminica barreiras Schottky, diodos PDB
Tunelamento diodo tnel, contato hmico
Recombinao LED, Laser, diodo p-i-n
Gerao clula solar, fotodetetor
Avalanche diodo IMPATT, diodo Zener, diodo APD.

Fig. 9.48 Fotografia do primeiro circuito integrado fabricado por processo planar na
Fairchild em 1961.

Jacobus W. Swart Materiais Eltricos Cap.09 p.48

Fig. 9.49 Parte da rvore de dispositivos semicondutores (Ng, fig.1, p.9.44)

Fig. 9.50 Diagrama de bandas de energia, mostrando as interfaces dos 5 blocos

construtivos bsicos de dispositivos.

Este nmero grande de dispositivos justifica-se pelas necessidades especficas nas

diversas aplicaes. Dentro dos circuitos integrados no entanto, os dispositivos e
tecnologias predominantes so as tecnologias MOSFET e BJT, como mostram os dados
da Fig. 9.51. Estes dados so restritos ao perodo de 1974 a 1986. Desde aquela poca,
a mesma tendncia de reduo relativa da participao da tecnologia BJT e aumento do
uso da tecnologia MOSFET, em particular a CMOS, continuou. Atualmente, na virada do
sculo 20, mais de 85% do mercado de semicondutores corresponde tecnologia
CMOS.

A evoluo da microeletrnica no se restringe ao desenvolvimento de novos

dispositivos, apresentados acima, mas apresenta tambm outros aspectos to
importantes quanto. Estes outros aspectos incluem os seguintes:

Jacobus W. Swart Materiais Eltricos Cap.09 p.49

 Uma reduo contnua das dimenses mnimas, como indicado na Fig. 9.52. Esta
evoluo corresponde a uma reduo com fator 2 a cada 6 anos. Esta evoluo foi
possvel graas a avanos tecnolgicos nos processos de fabricao em geral e em
especial, nos processos de fotolitografia.
Uma evoluo na rea mxima dos chips, como mostra a Fig. 9.53. Esta evoluo
corresponde a um aumento de fator 2 na rea do chip a cada 4 anos. A rea mxima
dos chips est relacionada com a densidade de defeitos por unidade de rea, que
garanta um rendimento aceitvel de produo. A evoluo na qualidade dos
processos de fabricao resulta numa reduo gradual da densidade de defeitos e
como conseqncia permite este aumento gradual da rea dos chips.
Uma evoluo na eficincia de empacotamento, ou seja, do nmero de dispositivos
por rea de dimenso mnima da tecnologia. Esta evoluo est quantificada na Fig.
9.54 e est relacionada a otimizao do layout empregado e do uso de novas
estruturas fsicas dos dispositivos, isolao e interconexes. No incio, havia muito
espao de melhoria, resultando numa mdia de aumento de 21 vezes por dcada.
Aps os anos 70, houve uma reduo na taxa de aumento da eficincia de
empacotamento para 2.1 vezes por dcada.
A combinao das 3 evolues citadas acima, de reduo nas dimenses mnimas,
aumento da rea dos chips e aumento na eficincia de empacotamento, levou a um
aumento assombroso no nmero de dispositivos por chip, como mostra a Fig. 9.55.
Associado a cada faixa de nmero de dispostivos por chip convencionou-se chamar o
nvel de integrao pelas siglas: SSI (Small Scale Integration), MSI (Medium Scale
Integration), LSI (Large Scale Integration), VLSI (Very Large Scale Integration), ULSI
(Ultra-Large Scale Integration) e GSI (Giga Scale Integration). Atualmente, na virada
do sculo, estamos entrando na era do GSI. O crescimento contnuo do nmero de
dispositivos por chip de aproximadamente um fator 2 a cada 18 meses, ao longo
das ltimas 3 a 4 dcadas. Este crescimento conhecido como a lei de Moore.
Uma evoluo contnua na reduo do custo por transistor ou por bit de informao
mostrado na Fig. 9.56a. Esta reduo de custo tem levado a um enorme crescimento
do uso de eletrnica, com um crescimento mdio anual de 16% no mercado de
semicondutores ao longo das ltimas dcadas. Ressaltamos que nenhum outro setor
econmico teve tal crescimento na histria da humanidade. A Fig. 9.56b mostra o
aumento contnuo do nmero de bits de DRAM produzidos.

Jacobus W. Swart Materiais Eltricos Cap.09 p.50

Fig. 9.51 Evoluo da participao das diversas tecnologias do mercado de
semicondutores, no perodo de 1974 a 1986.

Fig. 9.52 Evoluo nas dimenses mnimas empregadas nas estruturas em CIs.

Jacobus W. Swart Materiais Eltricos Cap.09 p.51

Fig. 9.53 Evoluo da rea mxima de chips.

Fig. 9.54 Evoluo na eficincia de empacotamento

Jacobus W. Swart Materiais Eltricos Cap.09 p.52

Fig. 9.55 Evoluo do nmero de dispositivos por chip.

Fig. 9.56 a) Evoluo na reduo do custo de bit de memria (DRAM) e b) evoluo da

quantidade de bits de memria (DRAM) produzidos por ano.

Jacobus W. Swart Materiais Eltricos Cap.09 p.53

 relativamente difcil imaginar o significado das dimenses mnimas e nmeros
apresentados acima. Para melhor compreend-los, considere as seguintes comparaes:
a) Na Fig. 9.57 mostramos uma fotografia de microscpio eletrnico de um fio de cabelo
sobre uma estrutura de memria DRAM de 4 Mbit, correspondente a uma tecnologia
(j ultrapassada) de 1986, com dimenses mnimas de aproximadamente 1 m.
b) Ao invs de fabricar estruturas de dispositivos, poderamos usar a mesma tecnologia
para desenhar um mapa. Logicamente ningum consegue fazer um negcio rentvel
com tal produto, j que no nada prtico usar tal mapa, seria necessrio o uso de
microscpio, e atualmente, microscpio eletrnico. Na Fig. 9.58 apresentamos uma
seqncia de mapas que poderiam ser desenhadas em chips com as diversas fases
tecnolgicas. Ou seja, atualmete (1998) poderemos desenhar um mapa da Amrica
do Sul num chip, contendo todas a ruas, rios e estradas, em escala.
c) Atualmente (1998), o nmero de transistores produzidos anualmente no mundo da
ordem de 1017. Este nmero corresponde a aproximadamente o nmero de formigas
existente no mundo e a 10 vezes o nmero de gros de cereais produzidos no mundo
por ano.

Os nmeros e analogias apresentados mostram que a microeletrnica cresceu

desproporcionalmente em relao a outras reas tecnolgicas, representando uma rea
fascinante de engenharia. Mais e mais caminhamos para sistemas completos em um
nico chip. Isto significa que o projeto em eletrnica resumir-se- ao projeto do chip. Uma
pergunta natural seria, quais so as foras propulsoras para to rpido avano
tecnolgico, ou ainda, para que complicar tanto? A fora propulsora fundamental o
capital, ou seja, o mercado. Mas o desenvolvimento no agrada apenas o dono do
capital, mas tambm os engenheiros e cientistas que trabalham nos desafios de
conseguir sempre um produto melhor ou uma nova inveno. Portanto, a evoluo tem
procurado solues que resultem em produtos melhores e mais baratos ou mais
rentveis. No caso, a evoluo da microeletrnica como apresentada inclui os seguintes
aspectos:
Maior densidade de integrao. Considerando uma mesma funo, isto resulta em
maior nmero de chips por lmina e aumento do rendimento (supondo uma densidade
fixa de defeitos). Portanto, isto resulta em ganho econmico.
Maior velocidade de operao. Com dimenses menores tem-se menores
capacitncias, o que resulta em menores tempos de chaveamento das portas,
melhorando portanto o desempenho do CI. Os dados de tempos de atrasos por porta
e por linha de interconexo esto mostrados na Fig. 9.59, simulados para
interconexes de linhas de Al e linhas de Cu.
Menor consumo de potncia. Novamente, devido s menores dimenses e menores
capacitncias, a energia associada na mudana da tenso em cada n do circuito
ser menor, e como conseqncia, teremos um menor consumo de potncia.
Menor nmero de chips por sistema. Considerando agora chips mais complexos, com
mais funes integradas, poderemos fabricar sistemas com menor nmero de chips, e
no limite, com um nico chip. Este fato traz como vantagem, menor nmero de
conexes entre chips. Isto por sua vez resulta em aumento da confiabilidade do
sistema, uma reduo do seu tamanho e uma reduo do custo de montagem do
mesmo.

Jacobus W. Swart Materiais Eltricos Cap.09 p.54

Fig. 9.57 Fotografia tirada por microscpio eletrnico de um fio de cabelo sobre um chip
de memria DRAM inacabada e de tecnologia do ano de 1986, ilustrando estruturas
gravadas de largura de 2 m.

A evoluo obtida at este ponto, bem como a que est por vir, resultado de um
esforo muito grande de muitas pessoas, empresas e instituies de ensino e pesquisa.
Nenhuma empresa sozinha, nenhum pas sozinho, poderia ter trilhado to rapidamente
este caminho. Os pases avanados e suas empresas tm conscincia deste fato e que
torna-se mais necessrio ainda para o futuro. Os avanos futuros necessitam de recursos
mais volumosos ainda e portanto de aes conjuntas de pesquisa e desenvolvimento.
Com o intuito de guiar este trabalho de desenvolvimento, a SIA (Semiconductor Industry
Association) do USA, elabora um relatrio trienal, onde ela prope um mapa de estrada
para o futuro (The National Technology Roadmap for Semiconductors). Na tabela 9.5
apresentamos alguns dados do relatrio publicado em 1997. Assim, prev-se uma
evoluo gradual at pelo menos dimenses mnimas de 50 nm (ano 2012). A partir
deste ponto, provavelmente as vrias limitaes, fsicas e tecnolgicas, impedem a
realizao de transistores com comprimento de canal menor que isto. Portanto, novos
conceitos fsicos devem ser usados para inventar dispositivos alternativos aos dos
tradicionais MOSFET e bipolares. Entre estes j existem os dispositivos de bloqueio
Coulombiano, entre outros dispositivos de um nico eltron. So propostos tambm os
dispositivos qunticos, onde se controla o estado do eltron de um tomo (hidrognio por

Jacobus W. Swart Materiais Eltricos Cap.09 p.55

exemplo). Estruturas de nano-tubos de carbono outra idia proposta. So tubos de 1.4
nm de dimetro e de 10 m de comprimento que contituem canais de corrente e que
permitem realizar circuitos tipo moleculares. Chaveamento a freqncia de 10 THz
previsto. Certamente no chegamos no final do tnel da evoluo.

Fig. 9.58 Ilustrao de mapas desenhados, contendo detalhes de todas as ruas, em

reas de chips nas diversas fases tecnolgicas.

Fig. 9.59 Tempos de atrasos de propagao de sinal atravs de portas e de linhas de

inteconexes, considerando linhas de Al e de Cu e dois tipos de dieltricos (SiO2 e outro
de baixa constante dieltrico).

Jacobus W. Swart Materiais Eltricos Cap.09 p.56

Tabela 9.5 Dados de previso de evoluo extrados do relatrio da SIA de 1997.
Dado\Ano 1997 1999 2001 2003 2006 2009 2012
LMIN. (nm) 250 180 150 130 100 70 50
DRAM (bits) 256M 1G - 4G 16G 64G 256G
rea chip DRAM (mm2) 280 400 480 560 790 1120 1580
Dimetro / lmina (mm) 200 300 300 300 300 450 450
Nveis de metal (lgica) 6 6-7 7 7 7-8 8-9 9
Compr. metal (lgica) (m) 820 1480 2160 2840 5140 10000 24000
VDD(V) 2.5 1.8 1.5 1.5 1.2 0.9 0.6
FMAX de relgio (MHz) 750 1250 1500 2100 3500 6000 10000
Nmero mscaras 22 23 23 24 25 26 28
Defeitos (m-2)*** 2080 1455 1310 1040 735 520 370
Custo/bit DRAM inicial (c) 120 60 30 15 5.3 1.9 0.66
***
Nota: para rendimento inicial de 60% e memria DRAM.

9.7 Outras Aplicaes das Tcnicas de Microfabricao

As tcnicas de microfabricao foram desenvolvidas para a microeletrnica, para a

fabricao de dispositivos eletrnicos discretos e circuitos integrados, como
apresentamos nos itens anteriores. Porm, as mesmas tcnicas encontraram campo frtil
tambm em outras reas. Duas destas j mencionamos, ou seja, a fabricao de
dispositivos optoeletrnicos e sensores (ver tabela 9.4). Podemos citar as seguintes
aplicaes para as tcnicas de microfabricao, fora da microeletrnica:

Dispositivos optoeletrnicos
Dispositivos e estruturas fotnicos (ver captulo 12)
Sensores e atuadores
Micromecnica
Estruturas para biologia e medicina
Fabricao de placas de circuitos impressos e suas evolues.

Um subconjunto destes dispositivos formam o universo novo chamado MEMS

(Micro-Electro-Mechanical Systems). Este universo inclui a integrao de microsensores
e autuadores, alm de sistemas micromecnicos. Os sensores e atuadores so
dispositivos que realizam alguma forma de converso de energia ou de sinal. Entre estes
temos: radiao eletromagntica, campo eltrico, campo magntico, potencial eletro-
qumicos, elementos qumicos, fora mecnica, presso, temperatura e outros.
Normalmente deseja-se a converso de uma destas grandezas em sinal eltrico ou vise-
versa. Assim, podemos processar o sinal por meio de um circuito eletrnico. Os produtos
MEMS comerciais mais comuns atualmente so o acelermetro (sensor de presso)
includo no sistema airbag, cabeas de impressoras tipo jato de tinta (inkjet) e micro-
espelhos eletrostticos para displays de projeo. O mercado anual de produtos MEMS
da ordem US$ 13 bilhes (1998) e dever ser da ordem de US$ 34 bilhes no ano
2002. A co-integrao de dispositivos MEMS com o circuito eletrnico, forma o que

Jacobus W. Swart Materiais Eltricos Cap.09 p.57

chamamos de MEMS inteligentes. MEMS inteligentes formam sistema capazes de
detectar sinais, processar a informao, atuar e comunicar-se.
Outras aplicaes importantes para MEMS incluem: o nariz eletrnico, para
detectar cheiros ou elementos qumicos e processar sinais, para inmeras situaes; o
laboratrio no chip, para realizar uma srie de exames clnicos de forma rpida e simples;
micro-motores, micro-bombas e micro-vlvulas para medicina e outras rea; cabeas
leitoras para discos magnticos e pticos; pontas de prova de cabea de microscpio de
fora atmica ou de tunelamento. Como ilustrao de alguns destes dispositivos,
apresentamos algumas fotografias nas Figuras 9.60 a 9.63.

Fig. 9.60 Fotografia do acelermetro inteligente usado em sistema airbag.

Jacobus W. Swart Materiais Eltricos Cap.09 p.58

Fig. 9.61 Fotografia de um circuito com espelho ptico de Si e sistema de acionamento
eletro-mecnico.

a) b)

Fig. 9.62. a)Fotografia de detalhe de uma engrenagem mecnica e b) Fotografia sistema

de engrenagens com uma formiginha (http://mems.sandia.gov).

Jacobus W. Swart Materiais Eltricos Cap.09 p.59

Exerccios

9.1 Descreva o processo de crescimento epitaxial.

9.2 O que significa heteroepitaxia
9.3 Cite alguns dos gases usados para epitaxia de Si.
9.4 O que a tcnica de MBE e quais as suas vantagens?
9.5 O que e como realizada a etapa de difuso de dopantes?
9.6 Quais so os 2 mecanismos principais de difuso?
9.7 Quais so as duas leis de Fick?
9.10 Como varia o coeficiente de difuso com a temperatura?
9.11 Descreva a tcnica de dopagem por implantao inica?
9.12 Quais so os fatores que determinam o alcance mdio dos ons na implantao de
ons?
9.13 Porque necessitamos recozer o semicondutor aps a implantao de ons?
9.14 Qual a motivao do desenvolvimento da tecnologia planar?
9.15 Como realizada a oxidao trmica?
9.16 Defina a tcnica de CVD para deposio de filmes?
9.17 Que gases so usados para depositar filme de SiO2 por CVD?
9.18 Que gases so usados para depositar filme de Si3N4 por CVD?
9.19 Quais so as aplicaes de filmes de SiO2 na fabricao de CIs?
9.20 Como fabrica-se mscaras usados na fabricao de CIs ?
9.21 Descreva o processo de fotogravao.
9.22 O que vem a ser um diagrama de fase?
9.23 O que um ponto euttico? Exemplifique como isto facilita a solda entre o chip de Si
e metal coberto por Au.
9.24 O diagrama de fase Si - Al, informa que na faixa de temperatura de sinterizao do
contato Al/Si (450 - 500 C), Si solvel em Al at concentrao de 0.5 a 1 %. Que
efeitos causa isto na formao do contato?
9.25 Como so formados filmes finos de silicetos em contatos?
9.26 Porque o Al o metal comumente escolhido para metal de interconexo em CIs?
9.27 Descreva o fenmeno de eletromigrao (possvel falha de linhas metlicas).
9.28 Qual a motivao para uso de multinveis de interconexes?
9.29 Desenhe a estrutura de um transistor bipolar e de um transistor MOS.
9.30 Qual a tecnologia mais empregada atualmente na fabricao de CIs e para que tipos
de aplicaes escolha-se preferencialmente a tecnologia CMOS e a bipolar?
9.31 Quais as foras propulsoras para a tendncia de se usar dimenses menores e
reas de chip cada vez maior?

Jacobus W. Swart Materiais Eltricos Cap.09 p.60

Plasma Etching

Patrick Verdonck

1. Plasmas: useful but complex.

Plasma etching is a relatively new technique in the fabrication of integrated circuits. It was introduced in
the seventies, mainly for stripping resists. In the eighties, plasma etching became a mature technique to etch
layers and was introduced in the production of integrated circuits. Reactive Ion Etching was the main
technology, but new techniques were developed. In the nineties new techniques, such as electron cyclotron
resonance (ECR) ,and inductively coupled plasmas (ICP), were introduced, with mixed success. The use of
plasma etching is widespread in the industry, but contrary to other techniques (e.g. lithography ), the
theoretical understanding of the different mechanisms involved in plasma etching is still very poor. This
explains why no reliable (TCAD) simulator for plasma etching exists (yet).
The use of plasmas in general is also increasing for other applications. In the semiconductor industry,
plasmas are used also for e.g. sputtering and PECVD. Other industries are relying increasingly on plasmas to
improve their products. One of the newest applications of plasmas is in the reduction of air pollution, where
plasmas neutralise the harmful components of certain exhausts.
As will become clear later in this text, plasmas are very complex entities, what makes them difficult to
understand and to describe. The physical and chemical reactions in plasma etching, the electrical interaction
between the different particles themselves and between electrically charged particles and electromagnetic
fields are not simple. initially, literature described only the main reactions in plasma etching, as e.g. in [1,2].
The chapters on plasma etching in books on semiconductor manufacturing are in general quite easy to read,
even for beginners in the field, but rather limited to the description of general principles. Classics in the
literature on plasmas are [3] and [4]. Both books give very good basic information, deducing specific plasma
phenomena, starting from basic physical laws. Students in their last year of engineering and physics find here
very valuable information to understand the basics of plasmas and in some degree of plasma etching. This
knowledge is sufficient to start development of processes and research in common plasmas used in the so-
called Reactive Ion Etching and Plasma Etching techniques, where capacitively coupled plasmas are
used, mainly at the 13.56 MHz frequency. Until the beginning of the nineties, these techniques were used in
more than 90% of the applications of plasma etching. A very good overview of plasma etching techniques
and characterizations was given in [5]. Plasma etch chemistry and diagnostics are the strong points of this
book.
At the same time, specific etch processes were reported in specialized journals, such as the Journal of the
Electrochemical Society, Journal of Vacuum Science and Technology, Applied Physics etc. The results
reported in these papers were very difficult to reproduce, because the construction details of the reactor
influence the final etch results very much. However, general information could be obtained from these
papers. One should also be very careful with the mechanisms which were proposed in this era. The
understanding of plasma etching was rather poor ( it still is, in a certain way) and some conclusions are
certainly not applicable in more general situations. A short review of the main characteristics of RF plasmas
and how to develop processes for the most common layers in lC fabrication can be found in [6].
In the nineties, new techniques were introduced and more knowledge became available on the different
process mechanisms in etching. Relatively successful techniques such as ECR and ICP employ magnetic
fields to enhance the densities of the plasmas. The electrical characterization of the plasmas becomes much
more complex in these systems. A very good, but rather complex overview can be found in [7]. All the basic
interactions are treated in detail, what allows the authors to describe capacitively coupled plasmas,
inductively coupled plasmas and wave-heated discharges.
At the same time, more results on basic etching mechanisms were reported in literature, such as the
journals mentioned above.
In this text, we shall try to explain, briefly and simplified, the most used plasma etching techniques and
give an overview of the basic etch mechanisms as they are accepted today.

Plasma etching pg. 1

2. Capacitively coupled RF plasmas

2.1 The formation of a DC voltage.

A plasma is a (partially) ionized gas. In the plasmas we deal with, free electrons collide with neutral
atoms/molecules and, through a dissociative process, they can remove one electron from the atom/molecule,
which gives a net result of 2 electrons and 1 ion. Depending on the energy of the incoming electron, this
collision can result also in other species, such as negative ions, because of electron association, excited
molecules, neutral atoms and ions. The light emitted by the plasma is due to the return of excited electrons to
their ground state. As the energies between the electron states are well defined for each element, each gas
will emit light at specific wavelengths, which will give us the possibility to analyse the plasma.
Capacitively coupled RF plasmas are still the most common plasmas used in dry etching. A typical
reactor chamber is shown in figure 1. The power is applied to the lower or the upper electrode (or in some
special cases to the reactor walls ). In general the frequency of the applied power is 13.56 MHz. A so-called
dark sheath is formed in the neighbourhood of all surfaces in the reactor, electrodes and wails. This dark
sheath can be considered as some kind of dielectric or a capacitor. So one can consider that the applied
power is transmitted to the plasma through a capacitor.

At frequencies between 1 MHz and 100 MHz, the free electrons are able to follow the variations of the
applied electric field and, unless they suffer a collision, they can gain considerable e energy, of the order of
some hundred eV. On the other hand, in this frequency range, the movement of the much heavier (positive )
ions is very little influenced (one may simplify that they are not influenced) by these electric fields: their
energy comes completely from the thermal energy of the environment and is of the order of a few hundredths
of an eV (i.e., ~0.01eV).
In the pressure range of these plasmas, from a few mTorr to a few hundreds of mTorr, the electrons will
travel much longer distances than the ions, and in this way, they will much more frequently collide with the
reactor walls and electrodes and consequently be removed from the plasma. This would leave the plasma
positively charged. However, plasmas remain neutral. To guarantee this neutrality, a DC electric field has to
be formed in such a way that the electrons are repelled from the walls. The capacitor between the power
generator and the electrode, shown in figure 1, helps to form the DC charge. During the first few cycles,
electrons generated in the plasma escape to the electrode and charge the capacitor negatively. In this way, a
negative DC bias voltage is formed on the electrode, which repels the electrons. The AC voltage becomes
then superposed on this negative DC voltage as shown in figure 2.

pg. 2 V Oficina de Microeletrnica

 What happens to the plasma in the neighbourhood of grounded conductive walls? Free electrons escape
from the plasma in higher numbers to the walls than ions do. So, one also needs a certain DC voltage to repel
the electrons from the walls. In this way, one can understand that the DC voltage of the plasma will always
be the most positive of all the DC voltages in the reactor.
Figure 3 shows how the DC voltage varies between the lower and upper electrode. This figure indicates
clearly how the electrons are repelled from the walls and electrode towards the plasma. The ions are attracted
towards the wall. However, because of their large mass, only the ions which arrive by coincidence at the
interface of the plasma with the dark sheath will be attracted towards the electrodes or the walls. Within the
plasma, the ions are not influenced by the electric fields and move randomly.

In most reactors, one can clearly observe this so-called dark sheath as a region with less luminosity than
the bulk of the plasma. In this region, the density and energy of the free electrons is lower. Therefore, less
collisions with molecules will occur, causing less excitations of electrons (bound to molecules) and
therefore less photons will be emitted from this region.

2.2 How to influence the DC voltage

The value of the DC voltage is influenced by many parameters. It depends in the first place on the
dimensions of the etching reactor. It also depends on the plasma process parameters ( gas, flow,

Plasma etching pg. 3

pressure, power etc.). There are other second and third order influences (e.g. material of the reactor), which
will not be treated in this text.

2.2.1 Influence of the dimensions of the reactor and etching mode

One can demonstrate that:
VDC ~(A1/A2)n (1)

with:
VDC: the voltage drop between plasma and electrode 2
A1 the area of electrode 1
A2 the area of electrode 2
n an exponential factor, which is typically between 1 and 2.

Formula (1) is valid for whatever electrode is powered. If electrode 1 is powered and electrode 2 is
grounded, VDC is in this case the DC potential of the plasma, see figure 3.
One can prove that n = 1 or that n = 4, depending on the (very reasonable ) assumptions one makes about
the plasma. Anyway, the modulus of the DC voltage will increase with the ratio of grounded surface area to
powered surface area. In RIE systems, the powered electrode has in general much less area than the grounded
surfaces, resulting in a large negative DC voltage on the lower electrode. The consequences on the etching
results will be discussed later. In PE systems, the upper electrode is powered and the lower electrode is in
general grounded, together with the walls. This results in general in a small voltage drop between plasma and
lower electrode. One can decrease the voltage drop between plasma and electrode even more, when one
leaves the electrode floating. i.e. no electrical connection is made to the lower electrode.

2.2.2 Influence of the plasma parameters

In general, the dimensions of the reactor are fixed. In this case, one can influence the DC voltage by the
process parameters. One should remember that the DC voltage is created to repel electrons. Therefore, the
higher the electron density and the higher the electron energy, the higher the modulus of the DC voltage will
be: a more negative voltage is necessary to repel a larger number of electrons, with higher energies. Using
this reasoning, one is able to predict the tendencies of the DC bias voltage.

2.2.2.1 Gases and flows

The electronegativity of used gas(es) is a determining factor. When all other process parameters remain
constant, the electronegativity of the gas will determine the DC voltage. Gases with low electronegativity,
such as O2, N2 etc. have very negative DC bias voltages. Fluorine, chlorine and bromine containing gases are
much more electronegative: the atoms of group VII are very prone to absorb any free electron which passes
nearby. In this way, these gases decrease the density of the free electrons in the plasma (increasing the
number of negative ions). Fluorine containing gases are more electronegative than chlorine containing gases,
which are more electronegative than bromine containing gases. SF6 is a very electronegative gas: its main use
is in fact as an insulator gas in places with high electric fields, e.g. around linear accelerators. When all other
plasma parameters remain the same, the DC voltage of a SF6 plasma can be a factor of 10 less than the DC
voltage of a N2 plasma.
The absolute flow of the gases does in general not affect the DC voltage.
if a mixture of gases is used, the DC bias will be a monotonically increasing function of the relative flows
of the gases. In general, the DC bias tends to become rapidly more negative when a small flow of a gas with
low electronegativity is entered in the plasma. Small flows of electronegative gases do not influence the DC
bias very much.

2.2.2.2 Pressure
The pressure of the plasma does also influence the DC bias voltage, but to explain its influence is a little
more complicated.

pg. 4 V Oficina de Microeletrnica

 At higher pressure, more molecules are available for the electrons to collide with and to generate a new
free electron - and a positive ion. In this way, an increase in pressure would increase the number of free
electrons, turning the DC voltage more negative.
On the other hand, an increase in pressure increases the density of species, i.e. it decreases the mean free
path of the electrons before colliding. In this way, the electrons will gain less energy before colliding. This
decrease in energy results in less formation of a new electron-positive ion pair. This mechanism decreases
the formation of free electrons and ions.
So, one has two tendencies in opposite ways. In the pressure ranges used for plasma etching, one can
observe that in the 1- (approximately) 100 mTorr range, the number of free electrons increases, the plasma
becomes more dense with increasing pressure. At higher pressure, the plasma density decrease with pressure.
The DC voltage is also a function of the energy of the free electrons. At higher pressure, electrons suffer
more collisions, therefore they gain less energy between collisions. The electron energy decreases with
pressure.
Taking all these mechanisms in account, one can understand that the DC bias voltage becomes less
negative with increasing pressure.

2.2.2.3 Power
The influence of power is straightforward: an increase of power increases both the density and the energy
of the free electrons. Therefore, the DC voltage becomes more negative with increasing power.

2.2.2.4 Conclusions
When a wafer is placed on the lower electrode, one obtains a high voltage drop between wafer and
plasma:
- when a gas with low electronegativity is used, or added to an electronegative gas (e.g. N 2 to SF6)
- at low pressure
- for high power
- in RIE mode
To obtain a low voltage drop, the inverse conditions have to be used.

2.3 Etching mechanisms

The etching mechanisms explained in this chapter are valid for all types of plasmas, not only for RF
capacitively coupled plasmas.
In general, plasma etching is a chemical etching, not a physical etching. This means : a chemical reaction
takes place between the solid atom ( from the film to be etched ) and gas atoms to form a molecule, which is
removed from the substrate. Because of the existing DC bias, there is always some sputtering. For the large
majority of etching processes, this physical etching component is so small it can be neglected.
The main steps in the etching process are:
1) formation of the reactive particle
2) arrival of the reactive particle at the surface to be etched
3) adsorption of the reactive particle at the surface
4) chemisorption of the reactive particle at the surface, i.e. a chemical bond is formed
5) formation of the product molecule
6) desorption of the product molecule
7) removal of the product molecule from the reactor.
These 7 steps will be commented now in more detail. As an example, we shall take the etching of silicon
using SF6.
The gases enter the reactor in the form of molecules. In general, these molecules are not reactive enough
to react chemically with the substrate. The plasma is able to dissociate the molecules into reactive atoms
(radicals). For our example:
SF6 + e- -> SF5 + F + e- (2)
SF5 + e- -> SF4+ F + e- (3)
etc.

Plasma etching pg. 5

 The fluorine has then to diffuse to the surface of the substrate. Only a part of the formed fluorine atoms
will arrive, a part will recombine, another part can be lost to the walls or go to the pump etc.
The fluorine has then to adsorb ( typically by the formation of a Van der Waals bond ) and then to
chemisorb (forming a covalent bond ) with the silicon.

Si + F -> SiF (4)

SiF is not a volatile molecule: it will remain on the surface. At room temperature, the first volatile
compound formed is SiF4. This compound can be formed or by reactions (5) to (7) or by reactions (5) and
(8). What exactly happens is not completely understood. For more details, see references [5,8,9].

SiF + F -> SiF2 (5)

SiF2 + F -> SiF3 (6)
SiF3 + F -> SiF4 (7)
SiF2 + SiF2 -> SiF4+ Si (8)

Once SiF4 is formed at the surface of the substrate, it can desorb form the surface and become a gas
molecule, which is then removed from the reactor through the pump to the exhaust.

2.4 The influence of the DC bias on the etching characteristics

In a first approximation, one can consider that the etch rate of a film will be limited by the slowest
process of the steps 1-6 of the etching mechanism explained in 2.3.
These etching mechanisms can be influenced by ion bombardment. Ion bombardment is caused by
positive ions which arrive at the interface plasma / dark sheath and are then accelerated by the negative DC
voltage towards the electrode and the wafer placed on this electrode.
The effect of the ion bombardment depends on the quantity of ions which arrive at the sheath, i.e. on the
density of ions in the plasma, and on the energy the ions, which is determined by the DC voltage.
This ion bombardment can influence steps 1, 3, 4, 5 and 6. In general, several of these steps are
simultaneously influenced by ion bombardment [9]
The plasma itself influences step 1: the denser the plasma, the higher the density of reactive particles, in
our example fluorine atoms. For special gases, e.g. XeF2, some of the fluorine atoms are not formed in the
plasma: XeF2 molecules adsorb on the surface and an incoming ion dissociates the molecules into Xe and 2 F
atoms. In this case, the DC voltage will also influence the generation of the reactive particles.
Ion bombardment can influence the adsorption rate. It is possible that impinging ions break some Si-Si
bonds, in this way forming active sites, which can more easily be filled with fluorine. The adsorption 01 the
fluorine is accelerated by the ion bombardment ( step 3).
The incoming ions can also deliver the necessary energy to form the covalent bond of the fluorine to the
silicon (step 4).
Reaction (4) occurs more easily than reactions (5), (6) (7) or (8) [8] mainly because the first bond can be
formed at the top of the surface while the other bonds occur under the silicon atom. The ion can furnish
enough energy to rearrange the silicon and fluorine atoms, so the incoming fluorine can more easily form the
remaining bonds to finally form SiF4 (step 5).
The product molecule remains initially at the surface of the substrate : it needs a certain energy to be
removed. An incoming ion can furnish this energy.
The influence of the incoming ions on the etch rate was first demonstrated in [10] : the resulting etching
is called ion bombardment enhanced etching. Its main importance is not as much in the fact that the etch rate
is increased, but that the vertical etch rate is increased, while the horizontal etch rate remains constant. For
this reason, it is possible to obtain an anisotropic etching with plasmas, even for noncrystalline structures,
what is not possible with wet etching.
The most common mechanism to obtain an anisotropic etch process is through the use of a passivation
layer at the vertical surfaces.
The plasma parameters are chosen in such a way that together with the etching process occurs the
deposition of a polymer. Where the ions bombard the surface, this polymer is being removed and the
(chemical) etching can continue, the bombardment only occurs on horizontal surfaces (or surfaces parallel to
the electrode) and not on vertical surfaces, therefore, only etching in the vertical direction occurs, resulting in
the (desired) anisotropic etching.

pg. 6 V Oficina de Microeletrnica

 The polymer is normally formed by C and H and/or F atoms, resulting in a C xFyHZ polymer. To form this
polymer, one needs a certain amount of carbon atoms. These carbon atoms can proceed from the feed gases,
such as CF4, CH4 etc., from a graphite electrode or from the resist itself. One has to find a compromise: one
should form enough polymer to protect the sidewalls, but one should not form too much polymer, if not, even
the vertical etching could be stopped. With a more negative DC bias voltage, there is more ion bombardment,
so it is easier to obtain a vertical profile.
The formation of polymers does not occur only on the wafers, but on all the reactor surfaces. This can
result in bad consequences, such as the excessive formation of particulates, which can redeposit on the wafer
and locally prohibit the etching, resulting in a rough surface, or sometimes even in incomplete removal of the
etched layer. In these cases, the reactor walls have to be cleaned regularly, which reduces the uptime of the
equipment and increases the cost of ownership. But very often, the formation of this polymer is the only way
to obtain vertical etching.
One can conclude that to obtain a vertical wall profile, a large DC bias voltage is preferred.
Unfortunately, a large DC bias voltage has some negative consequences.
In the first place, the selectivity between the etched film and the underlying film will decrease. In the
same way, the resist etch rate will also increase considerably with larger DC voltages. Another consequence
is the introduction of several types of damage by ion bombardment [11,12]. The resulting roughness in the
etched film will also increase when the ion bombardment energy is higher.
Ali these examples show that one must tailor carefully his process, that each application has its specific
characteristics and that the etch process must be adapted to those characteristics.

2.5 Limitations of capacitively coupled RF plasmas

Capacitively coupled RF plasmas have been used for decades as the main tools for plasma etching. Their
big advantage is that the reactors to generate these plasmas are (very) simple to manufacture. With a good
knowledge of vacuum fundamentals, one was able to design and fabricate an RF reactor. But on the other
hand, these types of plasmas suffer considerable limitations.
The first limitation is that the reactive particle density is directly coupled to the ion energy. If one wants a
dense plasma, rich in free atoms ( which are in general the particles which react with the surface atoms ),
one has as a consequence also lots of ions with high energies. To obtain high densities of reactive particles,
one has to increase the power in the plasma. This increase of power will also increase ion density and energy.
Increasing the pressure can increase the reactive particle density and decrease ion density and energy
somewhat, but not to a great extent: in general the effect of increasing the pressure is much lower than the
effect of increasing the power.
So, if one desires a highly reactive plasma, with little bombardment, to attain a mainly chemical etching
process, these types of plasmas are not very adequate. Neither will they be very useful for the inverse type
of plasma: a ( chemically) low density plasma with very high ion density and ion energy.
A second drawback is that it is not possible to generate plasmas at low pressures: 10 mTorr is typically
the lowest pressure at which a plasma can be sustained. At lower pressures, there are not enough collisions to
generate enough free electrons to generate/sustain the plasma. (Of course, the real value of the lowest
attainable pressure depends on reactor design, gas, power etc.). To attain the lowest possible pressure without
losing the plasma, one can strike the plasma at a higher pressure and then slowly decrease the pressure:
striking a plasma is more difficult than keeping the plasma on.
In todays plasmas, very high aspect ratios are required. These can only be obtained if the ions come in at
(nearly) perpendicular angles. To obtain this condition, little or no collisions should take place in the dark
sheath : a large mean free path is needed. Therefore, the pressure must be reduced as much as possible. At
low pressures, less sidewall passivation is necessary to obtain a vertical profile. At the same time, the
microloading effect is less pronounced.
Inductively coupled plasmas and electron cyclotron resonance plasmas are 2 types of plasmas which
combine the quality of a high density plasma at a low pressure.

3. Inductively coupled RF plasmas

There exist two types of inductively driven sources : using cylindrical or using planar geometries, as
shown in figures 4 and 5. The use of multipole permanent magnets is not indispensable, but their

Plasma etching pg. 7

presence will increase the plasma density and mainly the uniformity of the plasma. An RF voltage is applied
to the coil, resulting in an RF current which induces a magnetic field in the reactor. Therefore, the wall has to
be a dielectric, it must not be magnetically conductive. It is possible to apply an extra (RF, low frequency
or DC) bias voltage to the substrate holder, as shown in both figures, to increase the ion bombardment on the
substrate. This voltage is small, in general, and does not generate the plasma: the ions and electrons are
mainly generated by the inductive coupling. In this way, it is possible to control independently the plasma
density and the energy of the incoming ions. This gives the process engineer an extra parameter with which
he can optimise the process characteristics.

The most common geometry for production equipment is with the planar coil, which, together with
multipole magnets, results in high density and uniform plasmas [7,13]. Besides, it requires less dielectric,
which turns this geometry easier to fabricate. Quartz would be a good dielectric, would it not be etched, as
when using e.g. fluorine containing plasmas. Therefore, the preferred dielectric material is alumina (A1203),
which has excellent electric characteristics, but is hard and expensive to manufacture.
If no plasma is formed in the reactor, the magnetic field generated by the coil, enters the reactor. If a
plasma is formed in the reactor, an electric field can be formed in the reactor, because of Faradays law:
X E = o (H/t) (9)

This electric field creates a current in the plasma, and the resulting total magnetic field will be null in the
reactor. The absorbed power in the plasma is then proportional to the real part of the product of the vectors of
the current and the electric field in the plasma.
Ion densities of the order of 1011 to 1012 per cm3 at pressures lower than 20 mTorr, can be obtained in these
discharges. This is one to two orders of magnitude higher than for traditional capacitively coupled

pg. 8 V Oficina de Microeletrnica

plasmas. Note however, that a RF power of at least 100 W is needed to sustain the inductively coupled
plasma.
Beside the inductive coupling, there is also a small capacitive coupling: the dielectric serves as the
dielectric of a capacitor formed between the lower part of the coil and the plasma. At the high voltage end of
the coil, RF voltages of the order of 2000 V have been measured. Therefore, a capacitively coupled plasma is
also formed. This capacitive coupling can help to strike and sustain the plasma. On the other hand, a local
DC voltage can be formed, which results in sputtering of the dielectric. The presence of dielectric material in
the plasma can induce serious contamination on the wafer, or chemical changes in the plasma, and has to be
avoided. Therefore, it is necessary that the dielectric plate is thick enough to reduce the capacitive coupling.
Another way to decrease the capacitance of the coil, is to place it a few millimeter above the dielectric,
although this makes the manufacturing a little bit more difficult.
Since the beginning of the nineties, inductively coupled plasmas have been increasingly applied in the
industry. The most sold aluminium etcher in this decade uses an inductively (or as the manufacturer baptised
it a transformer) coupled plasma source. The fact that high density, uniform plasmas can be obtained at low
pressures, and that the electron and ion density can be controlled independently from the energy of the ions
which collide with the substrate, make this power source much more powerful than a capacitively coupled
source.
Etch rates of the order of 1 m per minute can easily be obtained at pressures around 10 mTorr. At this
low pressures, it is easier to obtain walls with a well controlled, vertical profile [14].
Inductively coupled plasmas are here to stay.

4. Electron Cyclotron Resonance plasmas

The basic mechanism for the generation of Electron Cyclotron Resonance (ECR) plasmas is the
possibility of the coupling of an AC electric field, E, with a frequency which matches the frequency at which
the electrons rotate in the constant magnetic field, B.
When applying a constant magnetic field, B, electrons rotate at the electron cyclotron frequency, f:
2 f = eB/m (10)

with: e : the electron charge

m : the electron mass
If a variable electric field has the same frequency, f, the electrons gain energy during the whole cycle, as
shown in Figure 6. The energy gained by the electron is proportional to the time between collisions.
Therefore, ECR works only at low pressures, typically below 10 mTorr.

Microwave energy is often used to generate plasmas. These plasmas are, in general, denser than RF
plasmas, certainly in cavities. On the other hand, these cavities are located at a considerable distance from
the wafer. Therefore, reactive particle densities at the wafer level are often lower than for RF plasmas, and
the uniformity of the etching is in general rather poor. Using an ECR equipment, as shown in figure 7, the
densities of electrons, ions and other reactive particles can be increased, and the uniformity will be much
better than for a simple microwave reactor.

Plasma etching pg. 9

 Figure 7 shows that the electron cyclotron resonance does not occur all over the reactor, because the
magnetic field is not uniform over the reactor: only in a relatively small region, the magnetic field will match
the electric field frequency to generate the resonance.
There exist several types of ECR reactors [7], but it is not within the spectrum of this paper to discuss the
different configurations.
The drawback of using microwave plasmas, is that the applied magnetic field has to be large : for a
frequency of 2.45 GHz, the magnetic field to obtain resonance, is approximately 875 G. For RF plasmas, an
electron cyclotron resonance can be obtained at much lower magnetic fields. Equation (11) shows that the
applied magnetic field is linearly proportional to the frequency, f:
B ~ f/2.8 (11)

with B in Gauss and f in Mhz.

Over the last few years, several papers appeared on the electrical characterization of ECR plasmas,
mainly using Langmuir probes [15,16]. These papers show that high ion and electron densities can be
generated. High etch rates, with good anisotropy can be obtained at low pressures. The main drawback
of ECR etching is still the low uniformity of the etching as the plasma is generated at some distance
from the wafer and it then spreads out, as shown in figure 7, so that it is hard to obtain good
uniformities over large wafer diameters. As the tendency of silicon wafers is to grow ever larger, it is
the opinion of the author that ECR will be used less and less for these applications. On the other hand,
for other substrates, with (much) smaller diameters, ECR is a good technique.
5. Conclusions.
Plasma etching will remain an important technique in the fabrication of integrated circuits and microsystems
for years to come. For several applications, the use of (simple) capacitively coupled RF plasmas will remain
the best option. For specific applications, mainly where a high aspect ratio is required, plasmas at low
pressures deliver a better solution. In this text, ECR and Inductively Coupled plasmas have been discussed as
two options. ECR plasmas have serious limitations when large substrates are used, but for smaller samples,
they can be an excellent solution. Inductively coupled plasma systems, mainly with a planar coil, together
with an extra bias at the substrate holder, have proven to be very versatile, which deliver already excellent
results in production. For low pressure plasmas, this kind of equipment seems to be the most promising.

6. Acknowledgements
The author would like to thank Ronaldo Domingues for discussion of the manuscript.

7. References
[1] Mogab, Dry Etching in VLSI Technology, p 303, editor Sze, McGraw-Hiii, 1983
[2] Lee, Fundamentals of Microelectronics Processing, McGraw-Hill, 1990
[3] Nasser, Fundamentals of Gaseous Ionization and Plasma Electronics, John Wiley & Sons, 1971
[4] Chapman, Glow Discharge Processes, John Wiley & Sons, 1980
[5] Manos, Flamm, Plasma Etching An Introduction, Academic Press Inc., 1989
-

[6] Verdonck, Dry Etching for Integrated Circuit Fabrication, in Processos de Microeletrnica, editor
Baranauskas, 1990
[7] Lieberman, Lichtenberg, Principles of Plasma Discharges and Materials Processing, John Wiley &
Sons Inc. 1994.
[8] Lo, Shuh, Chakarian, Durbin, Varekamp, Yarmoff, XeF2 etching of Si (111): The geometric
structure of the reaction layer, Physical Review B, vol 24, p 15648 (1993)
[9] Joosten, Vugts, Spruijt, Senhorst, Beijerinck, Dynamics of ion-assisted etching in the
Si(100)/XeF2/Ar~ system on a time scale 100 s-1000s, J. Vac Sci.Technol. A, vol 12, p 636 (1994)
[10] Coburn, Winters, Plasma etching: a discussion of mechanisms, J. Vac. Sci. Technol., vol 16, p 391
(1979)
[11] Fonash, An Overview of Dry Etching Damage and Contamination Effects, J. Electrochem. Soc.
vol 137, p 3885 (1990)
[12] Gabriel, Mc Vittie, How Plasma Etching Damages Thin Gate Oxides, Solid State Technology,
June 1992, p81
[13] Paranjpe Modeling an inductively coupled plasma source, J. Vac Sci.Technol. A, vol 12, p 1221
(1994)
[14] Hill, Characterization of a low pressure, high ion density, plasma metal etcher, J. Vac Sci.Technol.
B, vol 14, p 547 (1996)
[15] Tepermeister, lbbotson, Lee, Sawin, Comparison of advanced plasma sources for etching purposes:
II: Langmuir probe studies of a helicon and multipole electron cyclotron resonance source, J. Vac
Sci.Technol. B, vol 12, p 2322 (1994)
[16] Gibson, Sawin, Tepermeister, Ibbotson, Lee, Comparison of advanced plasma sources for etching
purposes III Ion energy distribution functions for a helicon and multipole electron cyclotron resonance
source, J. Vac Sci.Technol. B, vol 12, p 2333 (1994)
Deposio de Filmes Finos

Peter J. Tatsch

1. Introduo
Filmes finos desempenham uma funo essencial nos dispositivos e circuitos integrados. So utilizados
nas conexes das regies ativas de um dispositivo, na comunicao entre dispositivos, no acesso externo aos
circuitos, para isolar camadas condutoras, como elementos estruturais dos dispositivos, para proteger as
superfcies do ambiente externo, como fonte de dopante e como barreira para a dopagem. Os filmes finos
podem ser condutores, semicondutores ou isolantes, normalmente crescidos termicamente ou depositados a
partir da fase vapor.
Os filmes finos utilizados na fabricao dos circuitos VLSI devem apresentar caractersticas
rigorosamente controladas. A espessura, a estrutura atmica e a composio qumica devem ser uniformes,
com baixa densidade de defeitos e mnima contaminao por partculas.
As geometrias diminutas dos dispositivos resultam em circuitos com superfcies bastante rugosas. Os
filmes nelas depositados devem ter boa aderncia, baixa tenso e prover uma boa cobertura de degraus.
Normalmente as propriedades de um material na forma de filme diferem substancialmente das
propriedades do mesmo material na sua forma macia devido influncia da superfcie; a relao entre a
superfcie e o volume muito maior no caso do filme. Por outro lado as propriedades dos filmes so
altamente dependentes dos processos de deposio.
Os processos de formao dos filmes podem ser divididos em dois grupos fundamentais:
a) crescimento dos filmes pela reao da superfcie do substrato com as substncias presentes no
ambiente de processo;
b) crescimento dos filmes por deposio sem reao com o substrato.
Fazem parte do caso a) a oxidao e a nitretao trmica do Silcio e a obteno de Silicetos pela reao
do Silcio com filmes metlicos depositados.
O caso b) pode ser subdividido em trs subgrupos:
b.1) deposio qumica a partir da fase vapor: neste processo, denominado CVD (Chemical Vapor
Deposition), os filmes so formados pela reao qumica de espcies convenientes na superfcie do substrato.
Quando o processo utilizado para formar filmes monocristalinos ele denominado epitaxia.
b.2) deposio fsica a partir da fase vapor: neste processo as espcies do filme so arrancadas
fisicamente de uma fonte, por temperatura (evaporao) ou por impacto de ons (Sputtering), e como vapor
se deslocam at o substrato onde se condensam na forma de um filme. O ambiente de processo mantido em
baixa presso.
b.3) deposio a partir de lquidos: neste processo a espcie, em forma lquida, gotejado e centrifugado
sobre o substrato. Neste captulo sero tratados os processos de deposio.

2. Mecanismos de crescimento
Normalmente os filmes so formados pela condensao (solidificao) de tomos ou molculas de um
vapor sobre o substrato. O processo de condensao se inicia pela formao de pequenos aglomerados de
material, denominados ncleos, espalhados aleatoriamente sobre a superfcie do substrato. Foras de atrao
eletrostticas so as responsveis pela fixao dos tomos superfcie. O mecanismo de fixao
denominado adsoro qumica quando ocorre a transferncia de eltrons entre o material do substrato e a
partcula depositada e adsoro fsica se isto no ocorrer. A energia de ligao associada adsoro qumica
varia de 8eV a 10EV e a associada adsoro fsica de aproximadamente 0.25eV. tomos adsorvidos
migram sobre a superfcie do substrato interagindo com outros tomos para formar os ncleos. O processo
denominado nucleao. A medida que mais tomos interagem os ncleos crescem. Quando os ncleos
entram em contato uns com os outros ocorre a coalescncia que resulta em estruturas maiores. O processo
continua formando canais e buracos de substrato exposto, preenchidos com novos ncleos at a formao de
um filme contnuo com esquematizado na figura 1.

Filmes finos pag. 1

3. Estrutura dos filmes
Normalmente os filmes so formados por gros monocristalinos dispostos em vrias direes
cristalogrficas. O tamanho dos gros depende das condies da deposio e dos tratamentos trmicos
posteriores. Gros maiores geralmente esto associados temperaturas maiores de processamento. A
rugosidade de um filme est relacionada com o tamanho dos gros. Deposies em alta temperatura tendem a
produzir filmes menos rugosos. A densidade de um filme pode dar informaes sobre sua estrutura fsica;
densidades menores que a da substncia bruta indicam porosidade.

4. Propriedades mecnicas

4.1 Aderncia

A aderncia de um filme depositado deve ser muito boa. O seu soltamento pode acarretar um
comportamento falho dos dispositivos A aderncia depende bastante dos procedimentos de limpeza e da
rugosidade do. substrato. Uma certa rugosidade pode aumentar a aderncia (maior rea de contato).
Rugosidade excessiva no entanto pode gerar defeitos de cobertura prejudicando a adeso.
A aderncia pode ser qualitativamente verificada colando-se uma fita adesiva sobre a superfcie. Ao se
remover a fita o filme deve permanecer sobre o substrato. Outro mtodo consiste em se raspar a superfcie do
filme com uma ponta de ao-cromo com tenses variadas at que o filme seja removido. Esta tenso crtica
d informaes sobre a aderncia.

4.2 Tenso

A tenso interna de um filme pode ser de compresso ou de expanso. Filmes com tenses de compresso
tendem a expandir paralelamente superfcie do substrato. Em casos extremos podem formar protuberncias
na superfcie. Filmes com tenses de expanso tendem a se contrair paralelamente ao substrato, podendo
apresentar fissuras ao exceder seu coeficiente de elasticidade. Normalmente, as tenses em um filme variam
entre 108 a 1010 dinas/cm2.

pag.2 V Oficina de Microeletrnica

 A tenso total de um filme resulta da soma de trs tenses:
a) Tenso trmica - que resulta dos diferentes coeficientes de expanso do filme e do substrato;
b) Tenso externa - que pode provir, por exemplo de um outro filme;
c) Tenso intrnseca - que est relacionada com a estrutura do filme e portanto fortemente dependente
de parmetros como temperatura de deposio, espessura, taxa de deposio, presso de processo e tipo
de substrato.

Uma tenso de expanso pode curvar o substrato tornando-o cncavo (figura 2a). Uma tenso de
compresso pode tornar um subtraio convexo (figura 2b). Pode-se utilizar um feixe de Laser para se medir a
curvatura do substrato. A tenso do filme ser dada por:

___ = ED ;
6rT

onde a tenso, E o mdulo de Young do substrato D a espessura do substrato, r o raio de

curvatura do substrato e T a espessura do filme.

5. Processo CVD
O processo CVD, pode ser descrito de forma concisa pela seguinte seqncia de etapas:
1- reagentes especficos e gases diluentes inertes so introduzidos em determinada quantidade (com fluxo
controlado) em uma cmara de reao;
2- os gases difundem at a superfcie do substrato;
3- os reagentes so adsorvidos na superfcie;
4- os tomos adsorvidos reagem formando o filme;
5- os subprodutos da reao so dessorvidos e removidos da cmara.
A energia necessria para a reao pode ser provida por diferentes fontes como calor e ftons, No entanto
a energia trmica a mais utilizada.
Embora seja desejvel que a reao qumica ocorra apenas na superfcie, ou pelo menos perto dela (a
chamada reao heterognea), normalmente ela pode ocorre tambm na fase gasosa (reao homognea). A
reao homognea produz partculas que se introduzem no filme resultando em pouca aderncia, baixa
densidade e alta concentrao de defeitos[2]. A reao na superfcie aquecida pode ser modelada pela
seguinte expresso:

R = R0 exp( -Ea ) ;
kT

Filmes finos pag. 3

 onde R a taxa da reao, R0 uma constante, Ea a energia de ativao em eV, k a constante de
Boltzman e T a temperatura em 0K.
Segundo este modelo a taxa de reao aumenta com a temperatura. No entanto a velocidade da reao s
pode aumentar se o suprimento de gases for suficiente. Se a situao for tal que taxa to alta que consome
todos os gases que chegam, ela no pode crescer mais. Neste caso diz-se que a deposio est sendo limitada
por transporte de massa. Se a temperatura for reduzida pode ocorrer o inverso. A taxa de reao pode ser to
baixa que os gases no so totalmente consumidos. Neste caso diz-se que a deposio est sendo limitada
pela taxa de reao. Na figura 3 representa-se esquematicamente o comportamento da taxa de reao com a
temperatura para um determinado afluxo de gases.

Num processo limitado por transporte de massa o controle de temperatura do substrato torna-se
importante. Por outro lado, num processo limitado por taxa de reao o controle da concentrao dos
reagentes em toda a superfcie do substrato torna-se um fator importante.

6. Sistemas para CVD

Na figura 4 apresenta-se uma das classificaes possveis para os sistemas CVD [1]. Nesta classificao
considera-se fatores como presso de operao, temperatura das paredes do reator e utilizao de plasma. A
energia pode ser suprida por resistncia eltrica, por induo de rf, por descarga gasosa (plasma) e por
ftons.
Quando a fonte de calor envolve toda a cmara de reao, tanto o substrato como as paredes da cmara
ficam aquecidas. Deste modo o filme deposita-se no s no substrato mas tambm nas prprias paredes. Este
tipo de sistema exige portanto constantes procedimentos de limpeza.
Sistemas que utilizam lmpadas de infravermelho internas ou rf aquecem preferencialmente o substrato e
seu suporte, mantendo a temperatura das paredes baixas. Em alguns casos se faz necessria a refrigerao das
paredes para se garantir a temperatura baixa.

pag.4 V Oficina de Microeletrnica

6.1 Reatores CVD de presso atmosfrica - APCVD
Estes reatores foram os primeiros a serem utilizados pela indstria microeletrnica. Sua estrutura
simples e permitem deposes com altas taxas. No entanto susceptvel reaes em fase gasosa, necessita
de alto fluxo de gases e no apresenta uma boa cobertura de degraus. Na figura 5 mostra-se o esquema de
trs sistemas APCVD.

Filmes finos pag. 5

 O primeiro (Figura 5a), consiste de um tubo de quartzo horizontal com um suporte de amostras tambm
horizontal. Os reagentes so insuflados por uma das extremidades do tubo e os produtos da reao so
retirados do sistema pela outra extremidade. O aquecimento feito por resistncias eltricas. O sistema pode
ser utilizado na deposio de Potisilcio e Si02 No entanto os filmes produzidos apresentam uniformidade
.

ruim e contaminao por partculas.

Os dois outros tipos (Figuras 5b e 5c) so reatores de processamento contnuo. A regio de deposio e
isolada por uma cortina de fluxo de gases inertes. Produz filmes uniformes e de baixa contaminao. Devido
ao alto rendimento de produo bastante utilizado na deposio de Si02 em baixa temperatura.

6.2 Reatores CVD de baixa presso LPCVD -

Os reatores LPCVD apresentam melhores resultados que os reatores APCVD em termos de uniformidade
do filme depositado, cobertura de degrau e contaminao por partculas [3]. O processo de deposio ocorre
predominantemente no regime limitado pela taxa de reao devido a presso mdia
utilizada (0.25 - 2.0 torr) e a alta temperatura (550 - 600 0C ). Estes sistemas so utilizados na deposio de
filmes como Polisilcio, Si02, Si3N4, PSG, BPSG e W. As maiores desvantagens desses sistemas so a baixa
taxa de deposio (10 - 50 nm/mn) e a alta temperatura utilizada.
A figura 6 mostra dois tipos de reatores LPCVD: horizontal de paredes quentes (6a), no qual se pode
processar ate 200 por fornada, e vertical de paredes frias (6b).

6.3 Reatores CVD assistida por plasma - PECVD

A caracterstica fundamental destes reatores que a energia suprida tanto termicamente como por uma
descarga luminosa (plasma) gerada por um campo de rf. No plasma ocorre a dissociao, a ionizao e a
excitao dos reagentes. As espcies, com alia energia e muito reativas, (predominantemente radicais), so
ento adsorvidas na superfcie do filme. A temperatura de processo mais baixa que nos processo APCVD e
LPCVD permitindo a deposio de filmes como Si02 e Si3N4 sobre metais de baixo ponto de fuso. Os filmes
apresentam boa adeso e boa cobertura de degraus.
No entanto, geralmente os filmes obtidos no so estequiomtricos e subprodutos de reao,
especialmente hidrognio, oxignio e nitrognio, podem se incorporar ao filme. Um excesso destes
contaminantes pode causar fissuras no filme e eventualmente solta-lo em ciclos trmicos posteriores.

pag.6 V Oficina de Microeletrnica

 Existem trs tipos principais reatores PECVD, esquematizados na figura 7: de placas paralelas (7a), de
tubo horizontal (7b) e para substrato nico (7c). E desejvel para todos os sistemas que o potencial do
eletrodo de potncia e o do eletrodo de terra em relao ao potencial de plasma sejam aproximadamente
iguais. Isto feito pela conexo do eletrodo de potncia terra por um indutor, evitando sua auto polarizao
excessiva e diminuindo a energia dos ons que incidem sobre o substrato.
As freqncias de rf utilizadas variam de 450 kHz a 13.5 Mhz e as presses de 0.1 a 5 Torr. O reator de
tubo horizontal do tipo paredes quentes. O suporte das amostras formado por placas paralelas de grafite
que atuam como eletrodos. Os substratos de at 120 mm de dimetro so colocados entre os eletrodos. O
reator de substrato nico permite o processamento de substratos com dimetros maiores que 200 mm, que
so aquecidos rapidamente por uma fonte radiante (como lmpadas) num processo denominado RTP (Rapid
Thermal Processing).

6.4 Reatores CVD com plasma remoto - RPECVD

Uma variante dos reatores PECVD so os reatores de plasma remoto [4]. (RPECVD) nos quais o plasma
gerado em uma cmara separada da cmara de reao onde se encontram os substratos. As espcies
excitadas so transferidas para a cmara de reao por difuso. A grande vantagem do sistema e que os
substratos no ficam expostos diretamente radiao do plasma e portanto no so bombardeados pelos ons
de alta energia. Como nos sistemas PECVD a temperatura de processo baixa.

Filmes finos pag. 7

 Entre os reatores RPECVD destaca-se o ECR (Electron Cyclctron Resonance). Nestes reatores o plasma
gerado por um campo eltrico com freqncia de microondas em um campo magntico que provoca a
ressonncia cclotron do eltron. Deste modo consegue-se um plasma at 100 vezes mais denso em espcies
reativas. Na figura 8 apresenta-se o esquema de um reator ECR.

6.5 Tipos de reatores e suas aplicaes

Em resumo, so as seguintes as caractersticas dos reatores CVD:

Reator APCVD
Aplicaes - xidos de baixa temperatura, dopados ou no;
Vantagens - Simples, alta taxa de deposio e baixa temperatura;
Desvantagens - Cobertura de degraus ruins e contaminao por partculas.

pag.8 V Oficina de Microeletrnica

Reator LPCVD
Aplicaes - xidos de alta temperatura, dopados ou no, Nitreto de Silcio, Polisilcio, W e WSi;
Vantagens - Excelente uniformidade e pureza, cobertura de degrau conforme, processamento de
lminas de grande dimetro;
Desvantagens - Alta temperatura e baixa taxa de deposio.

Reator PECVD
Aplicaes - Deposio de dieltricos sobre metais em baixa temperatura, Nitreto de Silcio para passivao;
Vantagens - Baixa temperatura, alta taxa de deposio, boa cobertura de degrau;
Desvantagens - Contaminao qumica, como H2, e por partculas.

Reator RPECVD
Aplicaes - Mesmas que PECVD e dieltricos de porta em estruturas MOS;
Vantagens - Mesmas que PECVD sem a radiao do substrato pelo plasma;
Desvantagens - Baixa taxa de deposio.

Reator ECR
Aplicaes - Mesmas que RPECVD;
Vantagens - Baixa temperatura, alta qualidade dos filmes depositados, alta taxa de deposio e boa cobertura
de degrau;
Desvantagens - Alto custo do equipamento.

7. Deposio de filmes por CVD

7.1 Silcio Policristalino

Filmes de Silcio policristalino so formados de pequenos gros monocristalinos com cerca de 100 nm
dispostos aleatoriamente. A interface entre os gros, formada por tomos com ligaes insaturadas, com alta
concentrao de defeitos, denominada contorno de gro. A tenso intrnseca dos filmes finos de Polisilcio
de compresso (de 1 a 5 dinas/cm2 em filmes de 200 a 500 nm, com dopagem de at 1020 tomos/cm3 e
temperaturas de tratamento trmico de 250 a 1100 0C).
A resistividade eltrica depende do tamanho de gro e da dopagem e normalmente varia entre de 10 a
30/.
Filmes policristalinos geralmente so depositados pela decomposio trmica (pirlise) da Silana
(SiH4) em temperaturas que variam de 560 a 650 0C. Normalmente se utiliza a tcnica LPCVD devido a
uniformidade e pureza do filme obtido, e a economia do processo [5].
A seqncia das reaes :

SiH4 + stio na superfcie SiH4 adsorvido

SiH4 adsorvido SiH2 adsorvido + H2 (gs)

SiH2 adsorvido Si (slido) + H2 (gs)

A reao geral dada por:

SiH4 (vapor) Si (slido) + 2H2 (gs)

Na figura 9 mostra-se a taxa de deposio de Silcio policristalino em funo da temperatura para duas
presses de Silana.

Filmes finos pag. 9

 Normalmente so utilizados trs processos de deposio. O primeiro utiliza 100% de Silana e presses
totais de 0.3 a 1 torr. O segundo processo utiliza Silana 25%, diluda em Nitrognio, nas mesmas presses e o
terceiro utiliza Silana 25 % diluda em Hidrognio e presses em torno de 1 torr.
A estrutura do filme fortemente dependente da temperatura. Abaixo de 580 0C o filme essencialmente
amorfo enquanto que para temperaturas acima de 580 0C o filme se torna policristalino. Filmes amorfos
podem ser cristalizados com tratamentos trmicos em temperaturas acima de 900 0C.
Os filmes podem ser dopados por difuso trmica (900 a 1000 0C), por implantao de ons ou pela
adio de dopantes durante o processo CVD. Neste caso adiciona-se um gs, como Diborana ou Fosfina
Silana.

7.2 xido de Silcio

O xido de Silcio CVD tem uma estrutura amorfa formada por tetraedros de Si04. Dependendo das
condies de deposio a densidade pode ser menor e a estequiometria diferente da do xido trmico,
resultando em mudanas das propriedades eltricas e mecnicas. Deposies em alta temperatura ou
tratamentos trmicos em alta temperatura aps a deposio podem alterar as propriedades para valores
semelhantes aos do xido trmico. O valor do ndice de refrao freqentemente utilizado para avaliar a
qualidade do xido depositado: maior que 1.46 (correspondente ao xido trmico) indica um filme rico em
Silcio, enquanto que menor indica um filme poroso de baixa densidade.
As faixas de temperatura utilizadas na deposio de filmes de Si02 dependem do tipo de reator e dos
reagentes empregados:
a) deposies em baixa temperatura (300 a 450 0C) - reatores APCVD, LPCVD e PECVD, e reao de Silana
com oxignio. Para se obter filmes dopados adicionam-se dopantes. A adio de PH3 produz um
Fosforosilicato (PSG), e a adio de B2H6 produz um Borosilicato. As reaes qumicas que ocorrem neste
caso so

SiH4 + O2 SiO2 + 2H2

4PH3 + O2 2P205 + 6H2.

pag.10 V Oficina de Microeletrnica

 O xido de Silcio produzido em baixa temperatura apresenta uma densidade menor que o xido trmico.
xido de Silcio pode ser depositado em temperatura na faixa de 200 a 400 0C por PECVD pela reao de
Silana com xido Nitroso [6]
SiH4 + 2N20 Si02 + 2N2 + 2H2

b) deposies em temperatura mdia (650 a 750 0C) - reatores LPCVD pela decomposio de Tetraetil
Ortosilicato (TEOS). Os filmes depositados apresentam uma tima cobertura conforme. A reao total

Si(OC2H5)4 SiO2 + produtos da reao.

c) deposio em temperatura alta (~900 0C) - reatores LPCVD pela reao da Diclorosilana com xido
Nitroso. Os filmes depositados so muito uniformes com propriedades semelhantes ao do xido trmico. A
reao total

SiH2Cl2 + 2N2O SiO2 + 2N2 + 2HCl.

7.3 Nitreto de Silcio

O Nitreto de Silcio um filme amorfo, isolante, utilizado como camada de passivao, mscara para
oxidaes seletivas e como dieltrico de porta em dispositivos MNOS. Normalmente depositado por duas
tcnicas, dependendo da aplicao. Para oxidaes seletivas e dispositivos MNOS utiliza-se a tcnica
LPCVD em alta temperatura (700 a 800 0C). Os filmes resultantes tem alta densidade e apresentam uma
tima cobertura de degrau e pouca contaminao por partculas. No entanto os filmes apresentam altas
tenses e tendem a fender para espessuras maiores que 200nm. Os reagentes so a Dicforosilana e a Amnia
que reagem segundo a reao total

3SiCI2H2 + 4NH3 Si3N4 + 6HCl + 6H2.

Para passivao, devido aos metais de baixo ponto de fuso, utiliza-se normalmente a tcnica PECVD
(200 a 400 0C). Os filmes tendem a ser no estequiomtricos, com alta concentrao de Hidrognio atmico
(10 a 30 % atmica), sendo representados como SixNyHz. Os reagentes utilizados so a Silana e o Nitrognio.
A reao total descrita por

3SiH4 + NH3 (ou N2) SixNyHz + xH2.

A taxa de deposio depende muito da potncia e freqncia de rf, fluxo de gases e presso.

7.4 Oxinitretos

Oxinitretos [SiOxNy(Hz )] podem ser formados com vrias composies reagindo Silana, xido Nitroso e
Amnia. Pode ser usado como camada isolante entre nveis de Alumnio.

7.5 Resumo

A tabela 1 apresenta um resumo das reaes CVD para Polisilcio, xido de Silcio, PSG, BPSG e
Nitreto de Silcio.

Filmes finos pag.11

PRODUCT REACTANTS METHOD TEMP (oC) COMMENTS
Polysilicon SiH4 LPCVD 580-650 may be in situ doped
Silicon Nitncle SiH4 + NH3 LPCVD 700-900
SiCI2H2 + NH3 LPCVD 650-750
SiH4 + NH3 PECVD 200-350
SiH4 + N2 PECVD 200-350
Si02 SiH4 + O2 APCVD 300-500 poor step coverage
SiH4 + O2 PECVD 200-350 good step coverage
SiH4 + N20 PECVD 200-350
Si(0C2H5)4 [TEOS] LPCVD 650-750 liquid source, conforxnal
SiCI2H2 + N20 LPCVD 850-900 conformal
Doped Si02 SiH4 + O2 + PH3 APCVD 300-500 PSG
SiH4 + O2 + PH3 PECVD 300-500 PSG
SiH4 + O2 + PH3 + B2H6 APCVD 300-500 BPSG, low temperature flow
SiH4 + O2 + PH3 + B2H6 PECVD 300-500 BPSG, Iow temperature flow

Tabela 1 - Reaes CVD.

8. Deposio por evaporao

A deposio de filmes finos pode ser realizada pelo aquecimento do material fonte dos filmes em um
ambiente de alto vcuo. O material aquecido se evapora e se deposita nos substratos e nas paredes da cmara
de processo. A taxa de evaporao da fonte por unidade de rea e por unidade de tempo R pode ser estimada
pela expresso

R= 5.83x10-4 (M/T)1/2 pe

onde M massa molecular do material evaporado, T temperatura em 0K e pe a presso de vapor em torr.

A presso de vapor deve ser maior que 10 mtorr para se conseguir taxas significativas de evaporao. As
temperaturas de necessrias para se atingir tal presso de vapor variam de 1200 0C para o Al at 3230 0C para
o W. O processo de evaporao permite altas taxa de deposio (como 0.5 m/min para o Al) sem causar
danos superfcie do substrato devido baixa energia das espcies incidentes, contaminao mnima do
filme pelo gs residual devido ao alto vcuo e pouco aquecimento do substrato (o aquecimento decorre
apenas do calor de condensao do filme e da radiao da fonte). No entanto o processo de evaporao no
permite o controle da composio de ligas.
A uniformidade da espessura do filme obtida distribuindo-se os substratos em um suporte tipo sistema
planetrio que, durante a evaporao, gira em torno do eixo vertical da cmara de processo enquanto que os
vrios suportes giram em torno de um eixo secundrio como mostrado na figura 10 [7]. Normalmente os
evaporadores possuem um sistema de monitorao da espessura que atua durante o processo (cristal
piezeltrico). Podem-se evaporar ligas diretamente ou forma-las durante a deposio pela evaporao
simultnea de dois ou mais materiais. De qualquer modo, o controle da composio sempre difcil pela
diferena das taxas de evaporao dos vrios materiais. Filmes de multi-camadas podem ser obtidos pela
evaporao seqencial dos materiais que compe o filme.
A presso residual na cmara de um sistema convencional de evaporao, antes de uma deposio, vale
tipicamente 5x107 torr. Existem basicamente trs tipos de sistemas de evaporao, que diferem pelo seu
mtodo de aquecimento: aquecimento resstivo, aquecimento por feixe de eltrons e aquecimento indutivo.

pag.12 V Oficina de Mlcroeletrnica

8.1 Aquecimento resistivo

Neste tipo de evaporador coloca-se o material fonte em uma barquinha metlica ou suspenso por um
filamento de W. Por efeito Joule (passagem de corrente) processa-se ento o aquecimento do suporte
fundindo o metal fonte. Embora muito simples, a evaporao por aquecimento resistivo apresenta varias
restries:
a) metais refratrios no podem ser evaporados devido ao seu alto ponto de fuso;
b) evaporao do material do filamento pode contaminar o filme;
c) no se consegue controlar com preciso a espessura do filme;
d) no se consegue controlar a composio de ligas.

8.2 Evaporao por feixe de eltrons

Neste tipo de evaporador, um feixe de eltrons de alta energia (5 a 30 keV), extrado de um nodo e
direcionado por um campo magntico, bombardeia o material a ser evaporado. O feixe de eltrons pode
fundir e evaporar qualquer material desde que consiga suprir energia suficiente. Podem-se alcanar taxas de
deposio de at 0.5 m/min. O material fonte colocado em um cadinho resfriado. Como o feixe de
eltrons focalizado e varrido de maneira controlada sobre o alvo, apenas o material fonte fundido,
permitindo a obteno de filmes de alta pureza.
O grande problema deste tipo de evaporador a produo de raios-X causada pelo freamento dos
eltrons no alvo. A radiao pode provocar danos ao xido de porta dos dispositivos MOS.

pag.14 V Oficina de Microeletrnica

8.3 Evaporao por aquecimento indutivo

Neste caso, o aquecimento produzido por uma fonte de rf. O cadinho que suporta o material fonte
normalmente de BN, envolto por uma bobina resfriada qual se aplica o sinal de rf. Este sistema no
produz radiao ionizante mas tem a desvantagem do contato direto entre o material fonte e o cadinho, o que
pode provocar a contaminao do filme depositado.

9. Deposio por sputtering

Sputtering designa o mecanismo de ejeo de material de uma superfcie (alvo) pelo bombardeamento de
partculas com alta energia. O material ejetado se deposita sobre o substrato e seu suporte, colocados em
oposio superfcie bombardeada. Esta tcnica permite a deposio de uma grande variedade de materiais,
incluindo Alumnio, ligas de Alumnio, Platina, Ouro, Titneo, Tungstnio, ligas de Tungstnio,
Molebidnio, Silicio, Oxido de Silcio e silicetos. Apresenta uma srie de vantagens sobre a evaporao:
a) permite uma deposio uniforme sobre grandes reas pela utilizao de alvos de dimetro grande;
b) controle preciso da espessura pelo controle dos parmetros de processo;
c) controle das propriedades dos filmes como cobertura de degrau e estrutura de gro;
d) limpeza da superfcie da amostra por sputtering antes da deposio sem exposio ao ambiente;
e) deposio de multi-camadas com a utilizao de alvos mltiplos;
f) no produz raios-X.

As desvantagens so:
a) alto custo do equipamento;
b) a taxa de deposio de alguns materiais pode ser bastante baixa;
c) alguns materiais degradam pelo bombardeamento de alta energia;
d) como o processo efetuado em presses maiores que as utilizadas em evaporaes, pode ocorrer uma
incorporao de impurezas ao filme depositado.

As partculas de alta energia que bombardeiam o alvo, normalmente ons de Argnio, so gerados em
plasmas de descarga luminosa. A descarga luminosa se alto sustenta, e produzida pela aplicao de um
campo eltrico DC (com tenso em torno de 1.5 kV) entre dois eletrodos (o alvo negativo, ctodo, e o
suporte da amostra positivo, nodo) dispostos em oposio dentro de uma cmara. O Argnio colocado na
cmara com presso inicial de aproximadamente 1 torr. O espaamento entre os eletrodos da ordem de
15cm.
Quando o material do alvo um dieltrico (portanto no condutor) necessrio utilizar um campo de rf
para manter a descarga. Isto se deve ao fato do dieltrico ficar carregado positivamente durante a
descarga DC, diminuindo a diferena de tenso entre o ctodo e o nodo at um valor abaixo do qual a
descarga no mais se processa.
A ionizao dos tomos de Argnio no plasma se processa pelas colises com eltrons. Para se aumentar
a eficincia desta ionizao, pode-se confinar os eltrons perto da superfcie do alvo por meio de um campo
magntico. Neste caso, a tcnica denominada Magnetron Sputtering.

9.1 Conformao de degrau por sputtering

O perfil de um degrau pode ser modificado por um fenmeno de facetamento vinculado ao processo de
Sputterng, como mostrado na figura 11. O Facetamento decorre da dependncia da taxa de remoo com o
ngulo de incidncia dos ons que bombardeiam a superfcie. A taxa maior para superfcies que no esto
900 com a direo dos ons incidentes. O fenmeno se inicia normalmente nas bordas, que sempre so
arredondadas. Como mostrado na figura 11, o facetamento do Fotoresiste pode acabar sendo transferido para
o filme subjacente. Aberturas com bordas inclinadas podem apresentar uma melhor cobertura pelo filme
superior (melhor cobertura de degrau). O facetamento realizado antes da deposio do filme.

Filmes finos pag. 15

9.2 Deposio de filmes por sputtering

Filmes de Al com espessuras variando de 300 a 1200 nm so depositados por Magnetron Sputtering por
exigir altas taxas de deposio ( 300 a 1000 nm/min). Para se obter uma boa cobertura de degrau aquece-se o
substrato, o que aumenta a mobilidade dos tomos na superfcie. Devem-se tomar precaues em relao ao
gs residual. Sua incorporao no filme pode causar efeitos deletrios. A presena de 02 no ambiente de
processo pode aumentar muito a resistividade do filme. O N2 causa tenses, enquanto que o H2 pode induzir
formao de hillocks.
Ligas de Al como Al:Cu e Al:Si podem ser depositados a partir de alvos compostos simples ou a partir de
alvos mltiplos.
Ligas Ti:W so depositados por Magnetron Sputtering, por descarga DC ou rf, a partir de alvo
composto. O filme resultante tem menos Ti (~50%) devido fato do Ti ser mais facilmente espalhado pelos
tomos de Argnio (os tomos de Ti so mais leves). Deste modo, boa parte do Ti acaba sendo depositado
nas paredes da cmara.

9.3 Sputtering reativo

Filmes compostos podem ser obtidos pela introduo de gases reativos na cmara. Filmes de TiN podem
ser obtidos a partir de um alvo de Ti e um plasma de Argnio e Nitrognio.

pag.1 6 V Oficina de Microeletrnica

10. Metais refratrios e seus silicetos
Com a diminuio das dimenses dos circuitos, o atrasos RC devidos s linhas de interconexo tornam-se
cada vez mais evidentes, podendo eventualmente exceder os atrasos causados pelo chaveamento dos
dispositivos MOS. Para condutores com larguras de linha W 3m o produto RC pode ser calculado, de
modo aproximado, por

RC = RS L2 0x / x0x ,
onde RS a resistncia de folha do condutor ( RS = com / xcom ), L o comprimento da conexo, 0x a
constante dieltrica do Si02, x0x a espessura do Si02 subjacente, con a resistividade do condutor e xcon, a
espessura do condutor. Portanto o produto RC decresce com a diminuio de RS. A figura 12 mostra a
variao de RC, de alguns materiais, com a largura das linhas condutoras de 1 cm de comprimento. Para
comparaes, mostra-se tambm o atraso de porta, por estgio, de um dispositivo MOS. portanto
imperativa a busca de materiais de baixa resistividade para se conseguir fabricar circuitos densos de alto
desempenho.

Filmes finos pag 17

 Polisilcio, muito utilizado em portas de dispositivos MOS, apresenta uma resistividade por quadrado de
15 a 30 /. O Al, que exibe uma resistividade muito menor, incompatvel com os processos subseqentes
de alta temperatura ( o Al no deve ser submetido temperaturas superiores 500 0C devido ao seu baixo
ponto de fuso ). Materiais alternativos ao Polisilcio so os metais refratrios como W, Ta e Mo, silicatos de
metais refratrios como WSi2, TiSi2, MoSi2 e TaSi2, e estruturas multi-camadas com um filme refratrio
sobre o filme de Polisilcio dopado, denominadas polycide. Na figura 13 apresenta-se uma estrutura polycide.

Os metais refratrios possuem alto ponto de fuso, mas podem apresentar impurezas que prejudicam as
propriedades dos dispositivos MOS e seus xidos normalmente so de baixa qualidade ou volteis, como o
caso dos xidos de Mo e W. Os silicetos destes materiais apresentam problemas semelhantes. Uma boa
opo o uso de estruturas multi-camadas, formadas por filmes de metais refratrios ou silicetos, e
Polisilfcio,
Na tabela 2 so apresentadas as caractersticas dos silicetos mais utilizados, recozidos em temperaturas
inferiores 1000 0C . A resistividade fortemente dependente do mtodo de formao, dos tratamentos
trmicos da estequiometria do composto e da pureza.

________________________________________________________________________________
Material Metal + Poly-Si Metal + Si Crystal Co-Sputtcr Co-Evaporation CVD

TiSi2 13 15 25 21 21
TaSi2 35 50 38
MoSi2 90 15 100 40 120
WSi2 70 30 40
PtSi 28 35_______________________________

Tabela 2 - Resistividade de filmes silicetos.

pag.18 V Oficina de Mlcroeletrnica

10.1 Formao de silicetos

Os silicetos podem ser formados basicamente por quatro tcnicas, todas elas exigindo uma etapa de
sinterizao (tratamento trmico ) ou recozimento posterior deposio:
1- deposio do metal puro sobre Silcio;
2- evaporao simultnea do metal e do Slcio (fontes separadas);
3- sputtering de um alvo composto e sputtering de alvos independentes;
4- CVD.

Na tcnica de deposio do metal puro, a formao do siliceto se da pela reao metalrgica direta entre o
metal e o Silcio, na etapa de sinterizao:

M + xSi Msix

O metal pode ser depositado por evaporao, por sputter ou por CVD. O filme resultante rugoso e a
composio depende das fases formadas que, por sua vez dependem do ambiente de sinterizao. O filme
permite corroso seletiva. TiSi2 formado em temperaturas acima de 600 0C, enquanto que a reao de Pt e
Si j se processa 350 0C.
A tcnica de evaporao simultnea resulta em filmes lisos. A etapa de sinterizao no crtica. No
entanto, o filme no permite corroso seletiva, apresenta uma cobertura de degrau ruim e o controle da
composio difcil. As altas temperaturas de fuso dos metais (1700 0C, 2500 0C e 3200 0C para Ti, Mo e
W respectivamente) podem causar contaminao dos filmes devido desgasificao dos componentes da
cmara de processo.
A tcnica de sputtering tima para a fabricao de filmes de silicetos. No caso de alvos independentes,
existe uma dificuldade na calibrao da composio do filme depositado. No caso de alvo nico composto,
deve-se escolher uma composio adequada para se conseguir a composio desejada do filme. Uma vez
tomadas estas precaues, um timo controle de composio obtido.
A tcnica CVD exibe uma srie de vantagens sobre as outras tcnicas: melhor cobertura de degrau, filmes
mais puros ( baixa concentrao de O2 ) e alto rendimento de produo. No entanto, requer a existncia de
compostos volteis dos metais para a sua realizao. A reaes utilizadas para a deposio de Wsi2 e TiSi2
so:

WF6 (vapor) + 2SiH4 (vapor) WSi2 (slido) + 6HF + H2

TiCl4 (vapor) + 2SiH4 (vapor) TiSi2 (slido) + 4HCl + 2H 2

WF6 um gs corrosivo, com densidade relativamente alta e presso de vapor moderada na temperatura
ambiente. TiC14 um lquido corrosivo, com presso de vapor de 11 torr em temperatura ambiente.

10.2 Tecnologia de siliceto auto-alinhada ( Salicide)

Na medida em que as dimenses dos contatos diminuem, a resistncia de contato, assim como a
resistividade de folha das junes rasas de dreno de fonte, aumentam. Para reduzir o valor destes parmetros
e da resistncia das linhas de Polisilcio. foi desenvolvida a tecnologia de siliceto auto-alinhada. Nesta
tecnologia, o metal depositado sobre uma estrutura MOS, reagindo com o Si exposto do dreno, da fonte e
da porta de Polisilcio para formar um siliceto, Espaadores de xido, com espessura entre 200 e 300 nm,
evitam que a porta, o dreno e a fonte sejam conectadas eletricamente pelo siliceto formado. Em seguida, uma
corroso seletiva remove o metal que no reagiu com o Si. Na figura 14 mostra-se a seqncia do processo.

Filmes finos pag. 19

 O siliceto mais utilizado nesta tecnologia TiSi2 por apresentar a menor resistividade, alm de reduzir o
xido nativo do Si e do Polisilcio por reao trmica. No entanto, o TiSi 2 pode reagir com o xido do
espaador, o que indesejvel. Alm disto, o TiSi2 menos estvel que os silicetos como Wsi2 e MoSi2.

10.3 Interconexes com metais refratrios

Filmes de Polycide possuem uma resistncia de folha de 1 a 5 /. Para se obter resistncias menores,
necessrio utilizar diretamente os metais refratrios. Na tabela 3 so apresentadas as propriedades dos
principais silicetos e metais refratrios.

_______________________________________________________________________________________________
Material Melting Point (0C) Resistivity (-cm) Thermal Coefflcient of Expansion (10-6/0C)
Si 1420 500 (heavly doped poly) 3.0

TiSi2 1540 13-17 10.5

MoSi2 1870 22- 100 8.2
TaSi2 2400 8-45 8.8
WSi2 2050 14-17 6.2

Ti 1690 43-47 8.5

Mo 2620 5 5.0
Ta 2996 13-16 6.5
W 3382 5.3 4.5

Tabela 3 - Propriedades dos silicetos e dos metais mais importantes.

pag.20 V Oficina de Microeletrnica

 O W um dos metais que mais se destacam para aplicaes em circuitos VLSI devido a sua baixa
resistividade, baixa tenso (<5xl 09 dinas/cm2 ), excelente cobertura conforme de degrau, coeficiente de
expanso trmica quase igual a do Si, boa resistncia eletromigrao e deposio seletiva. Por outro lado
adere pouco ao xido de Silcio e ao Nitreto de Silcio, oxida em temperaturas maiores que 400 0C e forma
siliceto em temperaturas acima de 600 0C.

10.4 Deposio de W por CVD

Tungstnio pode ser depositado tanto em sistemas de parede quente e baixa presso como em sistemas de
parede fria e baixa temperatura. Como fonte podem ser utilizados WF 6 ou WCI6. O WF6 tem a vantagem de
ser lquido com razovel presso de vapor (o WCI6 slido, com baixa presso de vapor). A reduo pode
ser realizada com Silcio, Hidrognio ou Silana segundo as reaes:

2WF6 (vapor) + 3Si (slido) 2W (slido) + 3SiF4 (vapor)

WF6 (vapor) + 3H2 (gs) W (slido) + 6HF

2WF6 (vapor) + 3SiH4 (vapor) 2W (slido) + 3SiF4 (vapor) + 6H2 (gs)

Na reduo com Hidrognio em temperaturas <500 0C, as superfcies de Si, de metal ou de silicetos
atuam como catalisadores da dissociao do H2, o que no ocorre com as superfcies de SiO2, o que resulta
em uma deposio seletiva,
No caso da Silana a seletividade conseguida em temperaturas abaixo de 3250C.
A reduo por Si auto-limitante, podendo ser utilizada na deposio de filmes finos de W. O filme de
W depositado atua como barreira para o Si, impedindo a reao.

11. Problemas nos filmes metlicos

Alm dos vrios problemas como contaminao, adeso, tenses, formao de fissuras, tamanho de gro,
estequiometria em ligas, cobertura de degrau e espessura no uniforme j mencionados, os filmes podem
tambm apresentar a formao de hillacks e falha por eletromigrao:

Hilocks so projees de metal causadas pelos valores diferentes dos coeficientes de expanso do metal e
do filme subjacente. Se o filme metlico tem uma expanso muito maior que a do substrato, durante um
processo de recozimento ele fica submetido a uma tenso de compresso alta que aliviada pela formao
das projees. Os hillacks podem provocar curto circuitos entre camadas condutoras de estruturas mult-
nveis e problemas no processo litogrfico.

Eletromigrao o fenmeno do deslocamento do metal em linhas finas de interconexo, provocado pela

transferencia da quantidade de movimento dos eltrons que fluem no condutor aos tomos que compe o
metal. O resultado desta migrao a formao de depresses no filme, devidas falta de metal, ao lado de
projees, devidas ao seu acmulo. No estrangulamento do filme ocorre um aumento de temperatura (a
resistncia fica maior) que acelera o processo, peio aumento de mobilidade dos tomos do metal, levando o
filme ruptura.

Filmes finos pag. 21

12. Referncias
[1] Maissel e Glang, ed., Handbook of thin fiIm technology, 1970.
[2] WOLF, W. e Tauber, R.N., SiIicon processing for VLSI era, Lattice press, vol. 1, 1986.
[3] Kern, W., e Schnable, G.L., IEEE Trans. Electron Devices ED-26, pag. 647,1979.
[4] Granneman, E. H. A., J. Vac. Sci. Technoi. B, vol. 12, pag. 2741, 1994.
[5] Harbeke, G., et al., J. Eletrochem. Soe., vol. 131, pag. 675, 1984.
[6] Goczyca, T. B. e Gorowitz, B., VLSI Electronics Microstructure Science, vol. 8, pag. 69, Academic
Press, 1984.
[7] Sze, S. M., VLSI Technology, McGraw-HiII, 1988.

pag.22 V Oficina de MicroeIetrnica

12. Conceitos de Vcuo
Muitos processos de microeletrnica, como a deposio de filmes finos por CVD, assim
como, plasma etching, sputtering e evaporao, so feitas em cmaras de vcuo, em regimes
de presso reduzida e/ou em ambientes com fluxo de gases. importante portanto, para a
melhor compreenso destes processos, o conhecimento da terminologia e conceitos da
tecnologia de vcuo. Abordaremos de forma bastante resumida nesta seco as definies
bsicas e os equipamentos utilizados para a produo e medidas de vcuo.

12.1. Comportamento dos Gases em Vcuo

As molculas do gs numa cmara se movimentam de forma aleatria sem nenhuma

direo preferencial (Fig. 1), pois no estado gasoso as molculas so mais independentes um
do outro. O estado do gs descrito pelas seguintes caractersticas: espcie e massa do gs,
o volume da cmara que contm o gs, presso e a temperatura do gs. A presso exercida
pelo gs sobre as paredes da cmera causada pelas colises das molculas do gs com as
respectivas paredes.

V, T, p
Figura 1 : Gs em Equilbrio numa Cmera

O comportamento do gs em vcuo pode ser descrito usando o conceito de "gs ideal".

Um "gs ideal" um gs cujo estado tal que o volume total de todas as molculas
desprezvel comparado com o volume da cmera em que esto confinadas e a energia de
atrao entre as molculas desprezvel comparada com a energia trmica mdia do gs.
Num gs ideal o volume, a presso e a temperatura esto relacionadas por:

p.V = cte , se T = cte ; lei Boyle e Mariott

p/T = cte , se V = cte ; lei de Gay-Lussac
V/T = cte, se p = cte ; lei de Gay-Lussac
e
pV = nRT ; lei de Boyle/Gay-Lussac
onde
R = 8.314 J/K.mol
(constante molar dos gases)
 Num gs ideal as molculas gasosas so tratadas como se fossem minsculas esferas de
massa m movendo em direes aleatrias. A figura 1 ilustra o movimento molecular do gs numa
cmara de volume V, contendo N molculas. A densidade n de molculas no gs n = N/V.
Devido ao grande nmero de colises entre as molculas e destas com as paredes internas da
cmara, as velocidades esto continuamente mudando de direo e valor. Para um gs em
equilbrio e uniformemente distribudo no espao, Maxwell encontrou que a distribuio das
velocidades das molculas dada por:

(1/n)(dnv/dv) = [(2m3)/(
k3T3)].v2.exp[-(mv2/2kT)

que d a frao das molculas com uma velocidade absoluta v num intervalo unitrio em torno de
v.
n = nmero de molculas/volume; dnv = no de molculas com velocidades entre v e v+dv ; m =
massa da molcula; k = constante de Boltzman = 1.38x10-23 J.K-1; T = temperatura absoluta.
A figura 2 ilustra a distribuio das velocidades das molculas de nitrognio em 2
temperaturas. As curvas representam, numa dada temperatura e num dado instante, o nmero de
molculas que tm uma determinada velocidade. O pico da curva d a velocidade mais provvel e
a maioria das molculas apresentam velocidades desta ordem. Mas existem uma pequena frao
das molculas que se movimentam a velocidades relativamente lentas, assim como, as que se
movimentam a velocidades mais rpidas. A velocidade mdia denotada por v. Nota-se tambm
que no h molculas com velocidade zero ou com velocidade infinita.

Figura 2 : Distribuio das Velocidades das Molculas

A partir da equao de Maxwell, podemos determinar :

velocidade mais provvel: vmx = (2kT/m) (1)

velocidade mdia: v = [(8kT)/(
m)] = 1.13 vmx (2)
velocidade quadrtica mdia: vrms = v2 = [(3kT)/m] = 1.22 vmx (3)

Observamos que quanto maior a temperatura T, maior a velocidade mdia e que para
gases diferentes, a velocidade mdia ser maior para o gs com molculas de menor massa
(menor M). Alguns valores tpicos de velocidade mdia a temperatura ambiente: hidrognio - 1760
m/s; hlio - 1245 m/s; nitrognio - 470 m/s, Argnio - 400 m/s; vapor de gua - 587 m/s.
Presso e Livre Caminho Mdio

A presso P exercida pelo gs pode ser calculado a partir de :

P = (1/3)nmv2rms = nkT (4)

Como a presso P devida a fora exercida sobre a parede da

cmara, resultante do impacto das molculas do gs com as paredes
da mesma : a presso total depende do nmero de impactos e do
momentum (= massa x velocidade) das molculas que colidem com
as paredes (dependncia com n e T ).

Se h mais de um gs no sistema, a presso total a soma das

presses parciais exercidas por cada um dos gases.

Temos ainda da equao (4) : temperaturas altas levam a

presses tambm altas.

Note-se que, para uma dada temperatura, a presso exercida

pelo gs depende somente da densidade n de suas molculas e no
da sua identidade qumica. Assim, por exemplo:

os gases hlio e nitrognio exercem a mesma presso a uma

dada temperatura, se as suas densidades n forem iguais, apesar de
terem diferentes massas moleculares.

A razo que as molculas leves de hlio, embora eles

movimentem bastante rpidos na mdia e tenham alta taxa de
colises sobre as paredes da cmara, transportam momentum mais
baixos.

Outros dois parmetros importantes para compreender o

comportamento dos gases em vcuo so o fluxo das molculas que
incidem sobre as paredes e o livre caminho mdio.

Como j vimos as molculas do gs numa cmara esto

aleatoriamente distribudos e movem com velocidades diferentes. Isto
implica que cada um deles caminham uma distncia em linha reta
diferente (caminho livre) antes de se colidir com uma outra partcula.
 caminhos livres, , chamado
como livre caminho mdio,
dado por :

= 1/[21/2.
.do2.n]

onde :
do o dimetro molecular e
n a concentrao do gs

A concentrao n geralmente
no e conhecida. Substituindo
Movimento Aleatrio das na expresso por n = p/kT,
Molculas
temos:
Nem todos os caminhos livres
so de mesmo comprimento. = kT/21/2.
.do2.p
Segundo a teoria cintica dos
gases, o valor mdio destes

O livre caminho mdio claramente dependente da

densidade do gs, aumentado a medida que este diminui. Depende
tambm da temperatura e da presso.
Para o caso do ar a temperatura ambiente, o livre caminho
mdio pode ser estimado atravs de uma relao mais simples e
conveniente.

= 6.6/p(Pa) = 0.05/p(torr)

Nesta aproximao, o modelo indica que :

- 63% das colises das molculas do sistema ocorrem numa

distncia menor do que ,
- cerca de 35-37% entre e 5
, e
- somente cerca de 0.6% das molculas movem distncias
sem sofrer a coliso.
maiores que 5

Para o nitrognio temperatura ambiente e presso

atmosfrica, a distncia de 6.6x10-8 m ou 200 dimetros
molecular. No caso do argnio a temperatura ambiente temos :
3.3x10-3 mm a presso de 1.5 torr e de 333 mm a presso de 1.5
mtorr.
 Quanto ao dimetro das molculas, as molculas diatmicas
simples como N2 e O2 da ordem de 3 .

A densidade de fluxo das molculas ou nmero de colises

de molculas por unidade de rea na parede por unidade de tempo
dado por:

mkT)1/2 = [(3.5x1022)/(MT)1/2]p colisesxcm-2s-1

J = nv/4 = p/(2

onde : p = presso em torr;

M = peso molecular em grama; e T = temperatura em K.

Gs de nitrognio a temperatura ambiente e presso

atmosfrica :

J de aproximadamente 6x1029 colises/(cm2xs).

Unidades de Presso e Fatores de Converso

- pascal (Pa = 1 N/m2) unidade de medida de P no sistema SI.

- so tambm utilizadas vrias outras unidades.
- torr, por exemplo, que mede a presso que suporta 1 mm de
altura de coluna de mercrio tem sido amplamente usada para
especificar os equipamentos de vcuo.

Fatores de converso para algumas unidades:

1 pascal (Nm-2) = 7.5x10-3 torr

1 torr = 133.3 Pa = 1.316x10-3 atm = 1.333x10-3 bar
1 bar = 1x105 Pa = 750 torr
1 atm = 1.013x105 Pa = 760 torr = 760 mm Hg = 1.013 bar
1 PSI (lbf.in2) = 6.895x103 Pa = 51.71 torr
Fluxo e Escoamento de Gases
O escoamento provocado por um gradiente na presso ou
temperatura. Mesmo um pequeno gradiente na presso faz com que
o gs flua da regio de alta para a de baixa presso.

Um dos aspectos importantes do fluxo de gases que sua

natureza pode variar consideravelmente, dependendo da presso e
da geometria da cmara ou da tubulao em que o mesmo est se
movendo.

A presses altas o livre caminho mdio curto, portanto, o

comportamento das molculas praticamente regido pelas colises
com outras molculas do gs. Em fluxos de gs deste tipo, as
molculas movem como um jato(figura a). O regime de escoamento
de gases deste tipo so chamados de fluxo viscoso e podem ser:

- tipo laminar quando as camadas de fluxo forem paralelas,

- ou viscoso turbulento quando a velocidade do gs exceder
a certos valores. As camadas de fluxo no so mais
paralelas, havendo a formao de bolses de baixa presso
entre as camadas.

Representao esquemtica das velocidades das molculas em

um tubo estreito: (a) - em fluxo viscoso e (b) - em fluxo
molecular.

A presses baixas, os livres caminhos mdios podem ser bastante

longos e as colises das molculas so quase que exclusivamente
com as paredes da cmara ou do tubo e no entre si.
 Os movimentos das molculas so independentes, ao contrrio
do caso de fluxo viscoso, quando h movimento coletivo. Fluxos
deste tipo so chamados de fluxo molecular (figura b).

Em geral, temos :

- um fluxo viscoso quando a dimenso D da cmara de vcuo

ou dimetro do tubo em que o gs est fluindo for maior do
que o livre caminho mdio (D >> ) e
- regime de escoamento molecular quando ( >> D).

As presses tais que D o escoamento chamado de regime

intermedirio, e a freqncia de colises molcula-molcula so da
mesma ordem que a freqncia de colises das molculas com as
paredes do tubo.

Como uma conseqncia das diferenas de comportamento do

gs de um regime para outro, as condutncias e correntes
moleculares so diferentes nos trs regimes.

Critrio para se determinar o regime de escoamento :

- laminar se nmero de Reynolds Re, Re < 1100; e

- turbulento se Re > 2100.
- O limite entre o escoamento turbulento e laminar um
nmero entre 1100 e 2100, que depende entre outros
fatores, da rugosidade interna do tubo.

Definies das Grandezas Fundamentais

Velocidade de Bombeamento e Corrente Molecular do Gs
 Velocidade de Bombeamento e Corrente Molecular do Gs

O escoamento se processa na direo indicada pela seta. Seja

P a presso numa seo transversal da tubulao. Por essa seo
escoa um certo volume V do gs no intervalo de tempo t.

Chamamos de velocidade de bombeamento S, na seo

considerada, a relao:

S = V/
t (l/s)

A corrente molecular do gs:

Q = P.S (torr.l/s)

logo, a corrente molecular do gs dada por:

V/
Q = P. t (torr.l/s)

Admitindo : T = constante; Q pode ser equacionado em funo

do nmero de molculas N que atravessam a seo do tubo no
intervalo de tempo t. Inicialmente, derivando a equao de estado
de um gs ideal em relao ao tempo temos:

P(dV/dt) + V(dP/dt) = kT(dN/dt)

Se o escoamento se processar em regime estacionrio, isto , P

independente do tempo, teremos dP/dt = 0. Ento:

P(dV/dt) = Q = kT(dN/dt)
 As bombas de vcuo so geralmente especificados pela
velocidade de bombeamento.

Condutncia do Tubo

Condutncia do Tubo

Se no tubo mostrado na figura acima existe um fluxo de gs,

porque h uma diferena de presso entre dois planos quaisquer A e
B transversais ao tubo. A direo do fluxo a do plano de presso
maior para o de menor.

Fazendo uma analogia com o fluxo de corrente eltrica num condutor,

temos a definio da condutncia do tubo limitado pelos dois planos
A e B:

CAB = Q/(PA - PB) (l/s)

com a diferena de presso P = PA - PB anloga a diferena de

potencial eltrico. Como em eletricidade, ao inverso da condutncia
d-se o nome de impedncia:

ZAB = (CAB)-1 = (PA - PB)/Q (s/l)

A condutncia geralmente medida em litro/segundo e a

impedncia em segundo/litro.
Fisicamente, o conceito de impedncia est associado com a
dificuldade (resistncia) oferecida pelo tubo passagem do gs.
fcil imaginar, por exemplo, que quanto mais fino for um tubo
maior ser a dificuldade de passagem do gs e portanto maior a sua
impedncia.
 Um outro conceito importante est relacionado com a
conservao da corrente molecular: a corrente molecular Q tem o
mesmo valor em qualquer seo de uma tubulao. Essa
afirmao verdadeira, mesmo que a seo reta do tubo no seja
uniforme. fcil entender a conservao da corrente, se lembrarmos
que uma variao da mesma ao longo do tubo implicaria num
acmulo (ou diminuio) do gs em certas regies, o que causaria
variaes de P com o tempo, contrariando a hiptese de escoamento
estacionrio.

Enquanto Q constante, os valores de S e P variam de ponto

para ponto ao longo do comprimento de uma tubulao.

Condutncias em Srie
Os componentes de vcuo tambm podem ser associados em
srie ou em paralelo.

Associao em Srie de 2 Tubos

Na figura acima, se C1 e C2 so as condutncias dos dois tubos

conectados em srie.e P1, P2 e P3 so as presses nos planos das
sees retas 1, 2 e 3, temos:

P1 - P2 = Q/C1 e P2 - P3 = Q/C2

Somando as duas equaes:

P1 - P3 = Q[(1/C1) + (1/C2)] = Q/Ctot

onde Ctot a condutncia total da associao :

 1/Ctot = 1/C1 + 1/C2

Generalizando para n tubos associados em srie:

1/Ctot = 1/C1 + 1/C2 + + 1/Cn

Condutncias em Paralelo

Associao em Paralelo de Tubos

Se C1 e C2 so as condutncias dos dois tubos associados em

paralelo e PA e PB so as presses nos planos A e B, tomando cada
tubo em separado temos:

C1 = Q1/(PA - PB) e C2 = Q2/(PA - PB)

somando, C1 + C2 = (Q1 + Q2)/(PA - PB)

Considerando a associao como um todo, a condutncia total

da associao ser:

Ctot = Qtot/(PA - PB)

onde,
Qtot a corrente molecular total (Q1 + Q2)

logo :
 Ctot = C1 + C2

Generalizando para n tubos associados em paralelo temos:

Ctot = C1 + C2 + + Cn

Variao da Velocidade de Bombeamento ao Longo da

Tubulao

Variao da Velocidade de Bombeamento ao Longo do Tubo

A velocidade de bombeamento S em um plano qualquer de uma

tubulao pode ser determinada em funo da velocidade de
bombeamento noutro plano e da condutncia entre os dois planos.
Consideremos um tubo como a mostrada na figura acima. A e B so
dois planos perpendiculares ao eixo do tubo e PA e PB so as
presses nos planos.

No plano A a velocidade de bombeamento :

SA = Q/PA 1/SA = PA/Q

No plano B a velocidade de bombeamento de:

SB = Q/PB 1/SB = PB/Q

A subtrao das equaes acima resulta em:

 1/SA - 1/SB = (PA - PB)/Q = 1/CAB

Portanto, SA = (SBCAB)/(SB + CAB) (l/s)

Como CAB/(SB + CAB) 1, isto implica em SA SB, ou seja, a

velocidade de bombeamento na regio de mais alta presso
sempre menor que a velocidade de bombeamento na regio de mais
baixa presso.

Faixas de Presso

Ambiente de vcuo : vrias faixas de presso.

A diviso no entanto, bastante flexvel, sendo aproximadamente :

baixo(primrio ou grosso) vcuo : 0.1 a 760 torr ou 10 a 105 Pa

mdio vcuo : 10-4 a 10-1 torr ou 10-2 a 10 Pa
alto vcuo : 10-8 a 10-4 torr ou 10-7 a 10-2 Pa
ultra alto vcuo : < 10-8 torr ou < 10-7 Pa

Aplicaes por faixa

- vcuo grosso e mdio : CVD, sputtering, plasma etching

- alto vcuo : limpeza da cmara, evaporao, implantao
de ons
- ultra alto vcuo : MBE

Bombas de Vcuo

- Ambiente de vcuo: dividido em vrias faixas.

- No existe bomba capaz de bombear a cmara em toda a
sua extenso, ou seja, da presso atmosfrica para o alto
vcuo ou ultra alto vcuo.
- H muitas bombas mas cada qual operam efetivamente entre
os nveis de presso especficos.
- A figura abaixo mostra as faixas de presso operacional de
uma variedade de bombas de vcuo.
 Regio de Presso das Bombas de Vcuo

Para bombear da presso atmosfrica para o alto vcuo, usa-se

inicialmente uma bomba de vcuo primrio para a evacuao da
cmara at a regio de mdio vcuo e ento, com a bomba de alto
vcuo se faz o bombeamento at a presso de alto vcuo.
Basicamente, as bombas de vcuo podem ser classificadas em
duas diferentes categorias:

- bombas de transferncia e
- bombas de captura.

No primeiro caso, a bomba simplesmente transfere o gs bombeado

de uma regio do sistema de vcuo para outra. Por exemplo, de uma
cmara para um tubo de exausto que canaliza o gs para fora do
ambiente do laboratrio. Nas bombas de captura, as molculas do
gs por elas bombeadas, ficam presas nas prprias bombas.

Dois fatores de grande importncia em bombas de vcuo:

 a) a presso mais baixa que uma bomba pode alcanar,
geralmente chamado de presso final, e
b) a qualidade do vcuo produzido.

Com relao a este ltimo aspecto, algumas bombas de vcuo, como

as bombas de difuso, podem emitir vapores de leo para o interior
do sistema de vcuo, o que para algumas aplicaes, no podem ser
tolerado.

A seleo ou escolha da bomba de vcuo a ser usada

definida pelos parmetros como : presso desejada; o intervalo de
presso; a velocidade de bombeamento; e a presso de exausto.

a) Presso desejada: presso mnima na boca da bomba;

b) Intervalo de presso: aquele no qual a bomba pode bombear;
c) Velocidade de bombeamento: no e constante, no entanto,
funo da presso;
d) Presso de exausto: a presso atravs da qual a bomba pode
ser operada, que ocorre de trs formas diferentes: 1)
bombeamento a partir da presso atmosfrica, como por exemplo,
a bomba rotativa de palheta; 2) bombeamento a partir de presses
bem abaixo da presso atmosfrica, como por exemplo, a bomba
difusora, roots e a turbomolecular; 3) imobilizao do gs, por
exemplo, a bomba de soro e a de ionizao, que s podem ser
ligadas quando a presso da cmara estiver bem baixa.
 Velocidade de bombeamento de vrias bombas em termos da
velocidade mxima de bombeamento Smx. (1) - bomba rotativa
de palheta de um estgio sem gs ballast; (2) - a mesma, com
gs ballast; (3) - bomba roots; (4) - bomba ejectora; (5) - bomba
difusora; (6) - bomba turbomolecular.

Bombas Mecnicas

As bomba utilizadas para baixo vcuo so de deslocamento

positivo do gs obtido atravs de movimento mecnico de um piston,
palheta, mbolo, ou diafragma. Estas bombas envolvem trs etapas:
captura de um volume do gs; compresso do volume capturado
e expulso do gs. A imagem conceitual mais simples deste tipo de
bomba a bomba de piston. Inicialmente, o movimento do piston
arrasta consigo o gs a ser bombeado para dentro do cilindro atravs
da vlvula. No ciclo seguinte, a vlvula se fecha e o gs
comprimido. Por final, abre-se a segunda vlvula e o gs expelido
para a regio de alta presso. Em geral, as vlvulas abrem
automaticamente em resposta a diferena na presso. A taxa de
compresso das bombas de piston bastante baixa. Por exemplo, se
a presso de exausto for de 1 atm e a taxa de compresso da
bomba de piston de 100:1, a presso mais baixa que pode ser
alcanada por esta bomba de 0.01 atm ou 7.6 torr.
 a) - Bomba de piston que comprime e expele o gs. B) - Bomba de
diafragma comprimindo e expelindo o gs, devido ao movimento do
eixo fora de centro.

As bombas de piston no so muito utilizados em processos de

microeletrnica.
As bombas mais comuns utilizadas nas regies de baixo e
mdio vcuo so as bombas mecnicas de palhetas rotativas,
mostrada na figura abaixo.

Bombas Rotativas de Palheta

 Neste tipo de bomba, um rotor excntrico com palhetas gira
no interior de uma cavidade tambm cilndrica (estator). O rotor
movimentado por um motor eltrico e seu eixo paralelo ao eixo de
simetria do estator na parte superior. Ele encosta bem justo no
estator, com uma pequena folga da ordem de 0.001 cm, de forma
para fazer a vedao entre a entrada e a sada da bomba. O rotor
gira na direo que mostra a flecha. Durante o movimento, as
palhetas ficam permanentemente em contato com a superfcie
interna do estator, devido as molas que existem entre elas dentro
do canal do rotor, no qual estas esto encaixadas.
O leo usado para selar as palhetas e auxiliar na sua
lubrificao. O leo auxilia tambm no resfriamento da bomba,
dissipando o calor gerado pela frico e compresso do gs.
Um dos problemas associados com as bombas do tipo
compresso a condensao de vapores. Quando o gs
comprimido, se a presso parcial de vapor dos gases for maior do
que a presso de vapor do correspondente liquido na temperatura
do gs, poder condensar formando gotculas de vapor
condensado. Estas gotculas misturam com o leo da bomba e
podem causar a corroso do mesmo. No caso da gua por
exemplo, como a presso de vapor a temperatura ambiente de 20
torr, se o gs comprimido por um fator de 104, a gua se
condensar se a presso parcial da gua na cmara for maior do
que 2 mtorr. O problema mais srio quando bombeamos gases
corrosivos condensveis como o Cl2 e clorosilanas. A formao de
vapores condensveis pode ser evitado utilizando um pequeno fluxo
de gs inerte, N2 na cmara da bomba(gs ballast). Porm, o uso
do gs ballast limita a presso final da bomba.

Curvas de velocidade de bombeamento vs. Presso

das bombas rotativas de um e dois estgios
 A figura 14 mostra as curvas de velocidade de bombeamento em funo da presso
para duas bombas rotativas de palhetas com um e dois estgios. O eixo horizontal refere-se a
presso na entrada da bomba. A linha cheia refere-se a bomba sem o gs ballast e linha
tracejada com o gs ballast. A velocidade de bombeamento aproximadamente constante
numa ampla faixa de presso. Note-se que o uso do gs ballast aumenta a presso final
alcanada pela bomba. O intervalo de presso mostrado na figura tpico para bombas
rotativas de palhetas.
A curva de velocidade de bombeamento em funo da presso em geral o primeiro
dado que se examina quando se considera uma bomba para uma dada aplicao. A velocidade
de bombeamento nominal definida como velocidade correspondente ao mximo da curva.
Para as curvas da figura 14, a velocidade nominal das bombas de aproximadamente 18 m3/h.
Nas bombas rotativas de palhetas a corrente molecular Q (torr.l/s) aproximadamente
proporcional a presso de entrada da bomba. Para aumentar este parmetro temos duas
alternativas: usar uma bomba de capacidade maior ou usar uma segunda bomba entre a

cmara e a bomba rotativa. Em muitos casos a segunda opo a escolha mais econmica. A
bomba projetada para este propsito a bomba Roots.

Figura 15 : Ilustrao do principio de funcionamento da bomba rotativa Roots

 Figura 16 : Taxa de Compresso vs. presso de entrada da bomba Roots

As bombas Roots so bombas de transferncia com dois rotores em forma de 8,

paralelos que giram sincronamente em sentidos opostos dentro de um estator, conforme
mostrado na figura 15. Durante o movimento, um pequeno espaamento constante menor que
0.1 mm mantido em relao a cada um dos rotores e a superfcie do estator. Como no h
contato (selagem mecnica entre as superfcies), a taxa de compresso destas bombas baixa
sendo dependente da presso, geralmente da ordem de 30:1, como mostra a figura 16. Mas
como os rotores podem girar em altas velocidades (3000 - 3500 rpm) sem produo de calor
devido ao atrito, favorece a produo de rpidos deslocamentos de gs, ou seja, altas
velocidades de bombeamento para bombas de dimenses relativamente compactas. Como a
Roots comprime o gs e compresso produz calor, h o aquecimento dos rotores e estator. Se
este calor for excessivo, pode ocorrer, devido a expanso trmica, contato entre os rotores,
danificando a bomba. Devido a isso, as bombas Roots so usualmente operadas em srie com
as bombas rotativas que tenham aproximadamente 1/10 da velocidade das Roots.

Bombas Difusoras

As bombas para a regio de alto vcuo utilizadas nos processos de fabricao de

microeletrnica pertencem a duas categorias: as bombas que bombeam o gs por
transferncia de momentum para as molculas gasosas e as bombas por aprisionamento das
molculas gasosas. Dentre estes, as bombas da primeira categoria tm sido preferidos para o
bombeamento de gases corrosivos e/ou txicos, ou quando bombeamos elevados fluxos de
gases. Enquanto que os de aprisionamento so empregados para o bombeamento de fluxos
pequenos de gases inertes ou quando bombeamos a cmara para o pr-processamento. Os
dois tipos de bombas mais populares de transferncia de momentum, so as bombas de
difuso e as bombas turbomoleculares.
.

Figura 17 : Diagrama esquemtico do princpio de funcionamento da bomba difusora

As bombas difusoras so simples e robustas

A figura 17 ilustra o principio de funcionamento de uma bomba difusora. Um aquecedor
eltrico ajustado na base do corpo da bomba, aquece o fludo (leo) a uma temperatura tal que
ocorra a formao de vapor. O vapor de leo sobe pelo tubo de vapor e ejetado atravs de
uma abertura anular estreita no topo do tubo, em direo parte inferior da bomba. Devido a
uma diferena de presso relativamente grande entre as regies interna e externa do tubo, o
jato de vapor ejetado a uma velocidade muito alta (supersnica). Estes vapores colidem com
as paredes refrigeradas da bomba, que condensam e escorrem de volta para o reservatrio de
fludo. Os gases so bombeados pela transferncia de momentum entre o jato de vapor e as
molculas do gs, mas estas tambm podem ser transportadas diludas no vapor. Como as
molculas do fludo tem peso elevado, elas transferem eficientemente momentum s molculas
do gs a ser bombeado, impulsionando-as para a parte de baixo, onde existe a sada
conectada a uma bomba de apoio. Como em outros tipos de bombas, as bombas de difuso,
necessitam de uma bomba de apoio para operar, geralmente uma bomba rotativa de palhetas.
As bombas difusoras possibilitam obter taxas de compresso da ordem de 108. Estas
bombas tm uma velocidade de bombeamento bastante elevada se a presso de entrada
estiver em regime de fluxo molecular.

Figura 17 : Bomba difusora de mltiplo estgio com armadilha(trap) na parte superior

A grande maioria das bombas de difuso empregadas tem vrias aberturas de ejeo
de fludo e so chamadas de bombas multiestgio. A figura 17 ilustra uma bomba com trs
estgios(ejetores) e alguns acessrios. A cmara a ser bombeada conectada no flange
superior e a bomba de apoio acoplada no flange inferior(foreline). Um problema inerente as
bombas de difusoras a perda de fludo cujo vapor se difunde para fora da bomba. A perda
atravs do tubo de sada pode ser diminuda usando srie de placas refrigeradas(baffle), que
re-condensam o fludo, devolvendo-o ao reservatrio. A perda atravs do topo da bomba pode
ter conseqncias mais srias uma vez que o vapor de leo pode migrar para o sistema de
vcuo(backstream), contaminando a cmara de vcuo e o processo de fabricao. Este
problema pode ser evitado em grande parte pela utilizao de um dispositivo chamado de
"armadilhas" (traps), com superfcies frias muito eficientes para reter o vapor de fludo. A
primeira dessas armadilhas(baffle) projetada de tal forma que as molculas de gs ou vapor
no atravesse sem colidir pelo menos uma vez com a superfcie da placa. As molculas de
vapor que cruzam esta armadilha, tero chance de serem capturadas na segunda
armadilha(cold trap) resfriada baixa temperatura, com nitrognio lquido.

Bombas Turbomoleculares

A bomba turbomolecular uma bomba do tipo compresso que funciona de forma

similar a bomba difusora. A diferena de que ao em vez da transferncia de momentum por
colises com jato de vapor ejetado a alta velocidade, no caso da bomba turbomolecular, o
momentum transferido por impacto das molculas com as palhetas que giram em alta
velocidade. Uma bomba turbomolecular moderna, conforme mostrada na figura 18a, apresenta
uma estrutura semelhante a uma turbina de avio a jato. Vrios sistemas de palhetas so
presos a um mesmo eixo impulsionado por um motor de alta rotao (rotor). Este sistema
movimenta a uma velocidade extremamente alta, maior do que 20 000 rpm. Um outro sistema
de palhetas est preso carcaa da bomba (estator). O espaamento entre o estator(palhetas
fixas) e rotor(palhetas mveis) da ordem de 1 mm.

Figura 18a : Ilustrao de uma bomba turbo molecular - Corte longitudinal.

As bombas turbomoleculares sempre necessitam de uma bomba de apoio, geralmente

uma bomba rotativa de palhetas, que conectado no lado da alta presso, visto que a presso
de sada deve ser mantida a baixa presso. Como a transferncia de momentum depende da
massa da molcula gasosa, a taxa de compresso tambm depende do gs a ser bombeado.
A taxa de compresso das bombas turbomoleculares podem chegar a 109. A figura 18b mostra
o comportamento da velocidade de bombeamento e da taxa de compresso de uma bomba
turbomolecular tpica, em funo da presso de entrada, para vrios gases. Uma bomba tpica
que tenha taxa de compresso de 109 para N2, ter uma taxa de compresso de 103 para H2.
 Figura 18b : Velocidade de bombeamento e taxa de compresso de uma bomba
turbomolecular tpica em funo da presso de entrada

Medidores de Presso
Regio da tecnologia de vcuo: estende a cerca de 19 ordens
de grandezas abaixo da presso atmosfrica, isto ,
aproximadamente 10-16 torr.
No existe medidores para medir intervalos to grandes.
Na prtica, existem vrios medidores para diferentes regies.
Conforme mostra a figura abaixo, cada tipo de medidor sensvel a
variao de presso numa regio especfica.
 Regio de presso dos medidores de vcuo

Quando vamos escolher um medidor para um determinado

propsito devemos levar em considerao:
- a regio de presso para o qual o medidor desejado;
- se queremos medir a presso total ou parcial;
- se a leitura do medidor pode ser dependente do tipo de gs ou
no;
- a preciso da medida desejada e tipo de montagem.

Medidores Bordon
 Medidor Bordon

O medidor Bordon consiste basicamente de um tubo flexvel

recurvado. Uma das extremidades do tubo ligada ao sistema de
vcuo e a outra selada. Quando h uma mudana de presso no
interior do tubo, a sua curvatura se modifica, o que causa uma
mudana da indicao do ponteiro.

Medidor de Diafragma
Principio: a presso causa uma deformao no diafragma.
O movimento de deformao do diafragma, desloca o ponteiro que
se move sobre uma escala calibrada.
As escalas dos medidores Bordon e Diafragma independem do gs.
So calibrados nos intervalos de 0 - 25; 0 - 50; 0 - 125 e 0 - 1000
mbar. Preciso : 5%.
Medidores de Membrana Capacitiva - Baratron

Medidor de Membrana Capacitiva (Barocel)

Um medidor de membrana consiste basicamente de uma
placa sensora (um lado de um capacitor plano) isolada do meio por
uma membrana sensvel.
A variao de presso exercida pelo meio na membrana,
provoca uma deflexo desta em relao placa sensora.
Se mantermos o dieltrico constante, teremos uma variao
da capacitncia proporcional presso exercida sobre a membrana.
 O circuito eletrnico bsico usado para a medida da variao
da capacitncia, um oscilador "LC" onde um dos capacitores o
prprio elemento sensor. Assim, pela variao da capacitncia
deste, teremos uma variao da freqncia do oscilador, que
convertida em tenso.

O medidor mede desde a presso atmosfrica at 10-6 mbar,

com a preciso de 0.05 - 3 %.

Vantagens: robustez, vida til longa, maior sensibilidade,

maior faixa de operao, e pode ser utilizado em temperaturas
elevadas e em ambientes altamente corrosivos.

Medidor de Condutividade Trmica (Pirani)

O principio de funcionamento de um medidor de vcuo tipo
Pirani o da condutividade trmica dos gases.
Um filamento aquecido por uma corrente eltrica na
atmosfera do gs cuja presso se quer medir. Devido a presena do
gs, o filamento ir dissipar energia trmica por conduo. A
dissipao ser tanto maior quanto maior for a presso.
Consequentemente, a temperatura do filamento uma funo da
presso (T P), decrescendo monotonicamente com a mesma.

a) circuito para o medidor Pirani; b) cabea do medidor; (1)

filamento; (2) suporte do filamento; (3) capa (envelope)
 O sensor de um medidor Pirani consiste de um tubo contendo
o filamento e se acopla ao sistema de vcuo.

No esquema do circuito eltrico de medio associado ao

sensor, o filamento Rf constitui um dos braos da ponte de
Wheatstone. Os outros braos so R2, R3 e R4.

R2 um resistor idntico a Rf encapsulado a vcuo dentro de

um tubo de vidro. Esse tubo colocado em posio adjacente a Rf
de modo a compensar flutuaes de voltagem na ponte devida as
variaes de temperatura na regio onde se instala o sensor. R3 e
R4 so resistores variveis.

Uma maneira de se medir Rf (e consequentemente determinar

P, quando se conhece a curva de calibrao), ajustar os valores
de R3 e R4 de modo a zerar a corrente do galvanmetro G. Nesse
caso:

Rf = R2 x R3/R4

Como a condutividade trmica varia conforme o gs, implica

em curvas de calibrao distintas para diferentes gases.

Quanto menor for a condutividade trmica de um gs, menor

ser a temperatura do filamento para um mesmo valor de P.

De um modo geral a escala de um medidor Pirani calibrada

para nitrognio. A curva de calibrao de um medidor Pirani no
PxT, mas P em funo da resistncia eltrica R do filamento.

Esses dois grficos so na realidade equivalentes, uma vez

que a resistncia eltrica de um condutor uma funo da sua
temperatura.
Componentes e Acessrios de Sistemas de Vcuo
Armadilhas(traps)

Armadilha de nitrognio lquido. (1) - nitrognio lquido; (2)

- local de gradiente trmico; (3) - anteparo(baffle) refrigerado
a gua

Seo transversal de uma armadilha de nitrognio (trap)

Vlvulas

Vlvula de Isolao tipo fole

Vlvula tipo borboleta (1/4 de volta)

Vlvula agulha para controle de entrada de gs na cmara

Flanges, Anis de Vedao, Selagem e Ligao de componentes

Componentes diversos de vcuo

Dois tipos de selagem com o'ring para vcuo mdio e flange

Conflat para selagem de sistemas auto vcuo
O'rings de viton - usado para vedao at alto vcuo. P > 10-7 torr
apresenta vazamentos.
Flange "conflat" com anel de Cu e CuAg, usado para alto e ultra alto
vcuo.

Ligao de duas componentes tubular e grampo tipo

dobradia em vrios estgios de funcionamento
 Projeto de Processos e Dispositivos

Jacobus W. Swart, Hugo R. Jimenez Grados e Paula C. S. Dutra

Ajustar os processos de fabricao de dispositivos e de circuitos integrados

de forma emprica por tentativa e erro custa muito dinheiro e demora muito tempo.
Para evitar este custo e desperdcio de tempo de experincias, foram
desenvolvidos programas de simulao de processos e de dispositivos. Um
programa de simulao de processo permite obter a estrutura fsica do
dispositivos em funo dos parmetros das etapas de processo, tais como
temperaturas, tempos e ambientes dos tratamentos trmicos, deposio de filmes
finos e fotogravaes, etc. Uma vez obtido a estrutura do dispositivo devemos
analisar o desempenho do mesmo. Isto pode ser obtido por meio de um simulador
de dispositivos. Caso o desempenho no for o desejado, altera se o processo de
fabricao e conseqentemente a estrutura do dispositivo at se obter o
desempenho adequado do mesmo.
Existem vrios produtos de programas de simuladores disponveis no
mercado. No CCS usamos os programas, desenvolvidos na Universidade de
Stanford, USA. O programa de simulao de processo o SUPREM (verso
IV.GS) e o programa de simulao de dispositivo chama-se PISCES (verso
2ET). A Fig. 1 ilustra uma seqncia de simulaes, indo at o nvel de circuito,
onde um programa de ps-processamento extrai os parmetros SPICE das
curvas de desempenho do dispositivos obtido pelo PISCES para em seguida
realizar a simulao SPICE do circuito. Isto tudo sem fabricar os dispositivos e o
circuito.

Fig. 1 Seqncia de simulaes de processo, dispositivo e circuito.

1
A rede
Simuladores de processos e dispositivos tratam a seo da estrutura de um
dispositivo como uma rede de pontos. Em cada ponto, as equaes so
resolvidas para a grandeza em interesse (concentrao de dopantes, potencial
eltrico ou densidade de corrente). Em simuladores unidimensionais, o
espaamento da rede especificado apenas na direo vertical (perpendicular
superfcie do silcio. Em simuladores bidimensionais, o espaamento
especificado tanto na direo vertical como lateral.
Regies em que o parmetro que est sendo simulado varia rapidamente com a
distncia requer um espaamento menor (um grande nmero de clculos devem
ser feitos numa pequena distncia). Em regies em que o parmetro muda mais
lentamente o espaamento pode ser maior sem comprometer a preciso e com
um menor tempo de computao.
Geralmente a regio imediatamente abaixo da superfcie do silcio onde a
concentrao de dopante muda rapidamente, portanto uma rede mais apertada
necessria para alta resoluo.

SUPREM:

Este programa baseia-se nas equaes dos modelos das etapas de

processos, tais como de oxidao, difuso, implantao de ons, deposio de
filmes finos, litografia e corroso. Estas equaes so resolvidos tendo como
base os parmetros de cada etapa de processo, tais como temperatura, tempo,
ambiente, tipo de dopante, etc. A verso SUPREM IV.GS do tipo bidimensional,
obtendo-se uma descrio fsica do dispositivo por uma seco de corte do
mesmo. A Fig. 2 mostra um diagrama em blocos esquemtico das operaes do
programa. As Figuras 3 e 4 mostram exemplos de perfis de dopagem em regies
de fonte/dreno de transstor MOS.

Fig. 2 Diagrama em blocos das operaes do programa SUPREM

2
 Fig. 3 Perfis de dopagem unidimensional e bidimensional de regio de
fonte/dreno com dopagem de As e P (estrutura LDD).

Fig. 4 Perfil de dopagem bidimensional de regio de fonte/dreno, com

incluso da dopagem sob regio de campo.

Segue um exemplo de arquivos de entrada para simulao unidimensional

de bidimensional de transstor nMOS com porta de Si-poli tipo n+, por SUPREM
IV.GS. Os resultados destas simulaes so apresentados nas figuras 5 e 6.

Arquivo de entrada para simulao unidimensional de canal:

option quiet
mode one.dim
#

3
phos poly /gas Trn.0=0.0
bor poly /gas Trn.0=0.0
phos oxide /gas Trn.0=0.0
bor oxide /gas Trn.0=0.0
#the vertical definition
line x loc=0.0 tag=top spacing=0.01
line x loc=0.1 spacing=0.01
line x loc=0.25 spacing=0.05
line x loc=0.5 spacing=0.05
line x loc=3.0 tag=bot
#the silicon wafer
region silicon xlo=top xhi=bot
#set up the exposed surfaces
bound exposed xlo=top xhi=top
bound backside xlo=bot xhi=bot
#calculate the mesh
init boron conc=2.50e14
#35 the pad oxide
deposit oxide thick=0.030
#36 the uniform boron implant
implant boron dose=1.2e12 energy=30 pearson
#37 oxide etching
etch oxide all
#38 anneal of implant (boron) gate oxidation
diffuse time=5 temp=950 nitrogen
diffuse time=60 temp=950 dry
#39 deposit the poly
deposit poly thick=0.500 div=10 phos con=1.0e19
#40 anneal phos diffuse in poly
diffuse time=35 temp=925 nitrogen
#42 anneal Si poly
diffuse time=5 temp=950 nitrogen
diffuse time=5 temp=950 dry
diffuse time=10 temp=950 nitrogen
#save: outfile
struct outf=poly.str
#49 the uniform phos implant (drain/source)
implant phos dose=2e15 energy=30 pearson
#49 the uniform arsenic implant (drain/source)
implant arsenic dose=7.5e15 energy=30 pearson
# 52 anneal of implant (phos+ars) drain/source
diffuse time=5 temp=950 nitrogen
diffuse time=15 temp=950 dry
#54 phos-ars anneal (drain/source)
diffuse time=20 temp=950 nitrogen
struct outf=imp4.str
##plot the final profile of gate (unidim. program) -1Dim
select z=log10(phos)
plot.1d x.ma=2.0 y.mi=12.0 y.max=18.0

4
 select z=log10(boron)
plot.1d x.max=2.0 cle=f axi=f
select z=log10(abs(doping))
plot.1d x.ma=2.0 y.mi=12.0 y.max=18.0
end

O perfil de dopagem de canal resultante desta simulao est mostrado na

figura 5

Fig. 5 Perfil de dopagem de canal obtido por simulao SUPREM.

Arquivo de entrada para simulao bidimensional de fonte/dreno e

canal:
set echo
cpu log
phos poly /gas Trn.0=0.0
5
bor poly /gas Trn.0=0.0
phos oxide /gas Trn.0=0.0
bor oxide /gas Trn.0=0.0
#This line x was modified to get the full device/2
#the vertical definition
line x loc=0.0 tag=lft spacing=0.25
line x loc=0.95 spacing=0.03
line x loc=1.25 spacing=0.03
line x loc=1.9 spacing=0.25
line x loc=2.0 tag=rht spacing=0.25
#the horizontal definition
line y loc=0.0 tag=top spacing=0.01
line y loc=0.1 spacing=0.01
line y loc=0.25 spacing=0.05
line y loc=0.5 spacing=0.01
line y loc=1.0 tag=bot
#the silicon wafer
region silicon xlo=lft xhi=rht ylo=top yhi=bot
#set up the exposed surfaces
bound exposed xlo=lft xhi=rht ylo=top yhi=top
bound backside xlo=lft xhi=rht ylo=bot yhi=bot
#calculate the mesh
init boron conc=2.50e14
#35 the pad oxide
deposit oxide thick=0.030
#36 the uniform boron implant
implant boron dose=1.2e12 energy=30 pearson
#37 oxide etching
etch oxide all
#38 anneal of implant (boron) gate oxidation
deposit oxide thick=0.035
diffuse time=5 temp=950 nitrogen
diffuse time=60 temp=950 nitrogen
#39 deposit the poly
deposit poly thick=0.500 div=10 phos con=1.0e19
#40 anneal phos diffuse in poly
diffuse time=35 temp=925 nitrogen
#42 anneal Si poly
diffuse time=5 temp=950 nitrogen
diffuse time=5 temp=950 nitrogen
diffuse time=10 temp=950 nitrogen
#43 etch the poly away
etch poly right p1.x=1.05 p1.y=-0.020 p2.x=0.95 p2.y=-0.55
#save: outfile
struct outf=poly.str
#49 the uniform phos implant (drain/source)
implant phos dose=2e15 energy=30 pearson
#49 the uniform arsenic implant (drain/source)
implant arsenic dose=7.5e15 energy=50 pearson

6
 #52 anneal of implant (phos+ars) drain/source
diffuse time=5 temp=950 nitrogen
diffuse time=15 temp=950 nitrogen
#54 phos-ars anneal (drain/source)
diffuse time=20 temp=950 nitrogen
struct outf=imp4.str
# plot the total profile (drain) -2Dim.
select z=log10(abs(phos+ars))
plot.2d bound fill y.max=1.0
foreach v (15.0 to 21.0 step 0.5)
contour val=v
end

O perfil bidimensional de dopagem resultante desta simulao est

mostrado na figura 6.

Fig. 6. Perfil bidimensional de dopagem do transistor MOS.

7
 PISCES:

Programas como PSICES e outros tomam a descrio fsica do dispositivo

e realizam uma simulao eltrica do mesmo, calculando as distribuies de
potencial eltrico, campo eltrico, densidade de portadores, densidade de
corrente eltrico e corrente total em cada terminal do dispositivo, tendo como
condies de contorno as tenses aplicados nos mesmos. Estes resultados
oferecem as curvas de corrente versus tenses aplicadas (curvas caractersticas),
anomalias e limitaes de desempenho, detalhes de funcionamento interno do
dispositivo (no visvel por medidas eltricas). O programa baseia-se na soluo
bidimensional da equao de Poisson e da equao de continuidade de
portadores, tendo em vista a estrutura fsica e as tenses aplicadas aos terminais,
como ilustra o diagrama de blocos da figura 7. A figura 8 mostra a distribuio
bidimensional de potencial eltrico de um dado transistor MOS.

Fig. 7 Diagrama de blocos dos clculos PISCES a) por mtodo simultneo

e b) por mtodo iterativo.

8
 Fig. 8 Distribuio de potencial eltrico em um dado transistor MOS, obtido
por simulao PISCES.

Exemplo de Simulao PISCES:

Segue um exemplo de simulao realizado, tendo um transistor nMOS com
as seguintes caractersticas fsicas: L=2m, XJ=0.5m, TOX=35nm, um perfil de
ajuste de VT raso com NA de superfcie de 8 x 1016 cm-3, porta de Si-poli tipo n+.
O arquivo de entrada PISCES como segue:

Title Short Channel (L=2.0 um) MOSFET with doping for ajust of VT
$ Name: Hugo R. Jimenez Grados
$ Especifications: L= 2.0 um Xj=0.5 Tox=0.035 um
$ O L efetivo 'e menor pelo efeito de difuso lateral.
$ * * * A : define rectangular grid * * *
mesh rectangular nx=38 ny=23 outf=nmeshb.msh
x.m n=1 l=0 r=1
x.m n=4 l=0.50 r=.7
x.m n=8 l=0.70 r=.75
x.m n=15 l=1.0 r=1.0
x.m n=17 l=1.2 r=1.0
x.m n=24 l=1.8 r=1.0
x.m n=26 l=2.0 r=1.0
x.m n=31 l=2.30 r=.8
x.m n=35 l=2.50 r=1.33
x.m n=38 l=3.00 r=1.40
y.m n=1 l=-.035 r=1
y.m n=4 l=0 r=1
y.m n=9 l=0.10 r=1.25
y.m n=14 l=0.40 r=1.15
y.m n=16 l=0.50 r=1.15
y.m n=23 l=2.0 r=1.25
$ * * * eliminate
elim ix.lo=13 ix.hi=26 iy.lo=20 iy.hi=23 y.dir
9
elim ix.lo=1 ix.hi=38 iy.lo=21 iy.hi=23 y.dir
elim ix.lo=5 ix.hi=13 iy.lo=21 iy.hi=23 y.dir
elim ix.lo=25 ix.hi=33 iy.lo=21 iy.hi=23 y.dir
$ * * * distort * * *
spread left w=0.70 up=4 lo=16 y.lo=0.5 en=1.2 gr1=1.3
+ gr2=.5 mid=13 y.mid=0.35
spr righ w=0.70 up=4 lo=16 y.lo=0.5 en=1.2 gr1=1.3
+ gr2=.5 mid=10 y.mid=0.3
$ * * * regions
region num=1 ix.l=1 ix.h=38 iy.l=1 iy.h=4 oxide
region num=2 ix.l=1 ix.h=38 iy.l=4 iy.h=23 silicon
$ * * * electrodes
elec num=1 ix.l=4 ix.h=35 iy.l=1 iy.h=1
elec num=2 ix.l=1 ix.h=38 iy.l=23 iy.h=23
elec num=3 ix.l=1 ix.h=3 iy.l=4 iy.h=4
elec num=4 ix.l=36 ix.h=38 iy.l=4 iy.h=4
$ * * * doping and fixed charge
dop reg=2 unif conc=2.5e14 p.type
DOP GAUSS CONC=8.0E16 P.TYPE
+ JUNC=0.75 y.top=0 y.bot=0 char=0.1
dop reg=2 n.type gaussian x.right=.90 ratio.lateral=.8
+ conc=1e20 junction=.5
dop reg=2 n.type gaussian x.left=2.1 ratio.lateral=.8
+ conc=1e20 junction=.5
$....Plot grid
options plotdev=xterm
$options plotdev=lw plotfile=grid.ps
$plot.2d grid no.top bound pause
$plot.2d no.top bound junction pause
$contour doping abs log min=15 max=20 del=0.5
$plot.2d junction no.top bound pause
$contour poten ncont=5
$$ Perfil do doping in y=0
$plot.1d dop log abs a.x=0 a.y=0 b.x=3 b.y=0 pause
$$Perfil vertical em x=0.2 (Source)
$plot.1d dop log abs a.x=0.2 b.x=0.2 a.y=0 b.y=2 pause
$$ Perfil vertical em x=1.5 (gate)
plot.1d dop log abs a.x=1.5 b.x=1.5 a.y=0 b.y=2 pause
$$Perfil vertical em x=2.8 (drain)
$plot.1d dop log abs a.x=2.8 b.x=2.8 a.y=0 b.y=2 pause
end

Title Long Channel MOS (2.0 um channel) with doping for ajust of VT=0.8 v
$$ Name: Hugo R. Jimenez Grados
$ Especifications: L= 2.0 um Xj=0.5 Tox=0.035 um
$ * * * define rectangular grid
$ date from program grid.p2 : file nmeshb.msh
mesh inf=nmeshb.msh
$ * * * Symbolic Factorization (Gummel) and Parameters

10
symb gummel carr=1 electrons
method iccg damped
$ * * * Materials/Contacts
mater num=2 g.surf=0.75
contact num=1 n.poly
$ * * * Models
models conmob temp=300 fldmob print
$ * * * Solve Initial Bias Point; Save in nbiasbinit
solve initial outfile=nbiasbinit.slv
$ * * * Switch to Newton Method
symb newton carriers=1 electrons
method autonr
$ * * solve for gate characteristics * *
$ * * Solve for Vds = 1.0 volts; Save in nbiasb15a
$ solve v4=2.0 outf=nbiasb15a.slv
$ * * Setup I-V Log File
$log outf=nIVb15.log
$ * * Step Vgs from 0 to 1.0 volts (vds=1.0 volts)
$ solve v1=0.0 vstep=0.1 nsteps=10 electrode
$ * * solve for drain characteristics * *
$ * * Solve for Vgs = 1.0 volts; Save in ivds
$solve v1=1.0
$log outf=ivds.log
$ * * Step Vds from 0 to 5.0 volts (vgs=0.0 volts)
$solve v4=0.0 vstep=0.1 nstep=50 elect=4
$ * * solve for n , for poten and for Efield
solve v4=5.0 v1=0.0 v3=0 v2=0 outf=nbias.slv
options plotdev=xterm
$options plotdev=lw plotfile=JELECT.ps
$* * Plot Id vs Vgs (Log and Linear Scales)
$plot.1d x.axis=v1 y.axis=i4 pause
$plot.1d x.axis=v1 y.axis=i4 log points pause
$* * Plot Id vs Vds (Log and Linear Scales)
$plot.1d x.axis=v4 y.axis=i4 log points pause
$plot.1d x.axis=v4 y.axis=i4 pause
$ * * *Perfil do potential in y=0
plot.1d poten abs a.x=0 a.y=0 b.x=3 b.y=0 pause
$ * * * Perfil do potential in y=1.0
$plot.1d poten abs a.x=0 a.y=1.0 b.x=3 b.y=1.0 pause
$ * * Perfil do potential bidimen
plot.2d no.top bound junction pause
contour poten min=0.0 max=7 del=0.5 pause
$ * * electron concentration in y=0
plot.1d electron log abs a.x=0 a.y=0 b.x=3 b.y=0
+ min=0 max=20 spline nspl=300 points pause
$ * * electron concentration in y=1.0
$plot.1d electron log abs a.x=0 a.y=1.0 b.x=3 b.y=1.0
$+ min=0 max=20 spline nspl=300 points pause
$ * * electron concentration - bidimen

11
 plot.2d no.top bound junction pause
contour electron log min=10 max=20 del=1.0 pause
$ * * Electric field in y=0
$plot.1d E.field abs a.x=0 a.y=0 b.x=3 b.y=0 pause
$ * * Electric field in y=1
$plot.1d E.field abs a.x=0 a.y=1.0 b.x=3 b.y=1.0 pause
$ * * Electric field - bidimen
$plot.2d no.top bound junction pause
$contour E.field log min=0 max=20 del=2.0 pause
$ * * *current densities in y=0
$plot.1d J.Electr abs a.x=0 a.y=0 b.x=3 b.y=0 pause
$ * * current densities - bidimen
$plot.2d no.top bound junction pause
$contour J.Electr log min=2 max=10 del=0.5 pause
end

A figura 9 apresenta curvas de corrente de dreno versus tenso de porta,

para VDS=2V e VBS=0. Observa-se uma corrente muito grande na regio sublimiar
e de comportamento no exponencial, como seria esperado em transistor com
boa operao. Este comportamento atribudo ao efeito punchtrough, que
representa uma corrente pelo substrato em regio abaixo da superfcie. Este
fenmeno detalhado pelas distribuio do potencial eltrico, da concentrao de
eltrons e de densidade de corrente, mostrando um caminho de corrente de
eltrons abaixo da superfcie, mostrados nas figuras 10 a 12 respectivamente.

Fig. 9 Curva de IDS x VGS para VDS=2V em escala: a) linear e b) logartmica

12
Fig. 10 Distribuio de potencial eltrico.

Fig. 11 Distribuio da densidade de eltrons (limite inferior = 10 10 cm-3).

Fig. 12 Distribuio da densidade de corrente de eltrons

A anomalia apresentada pelo transistor deve ser corrigida pelo aumento

da concentrao da dopagem de substrato na regio abaixo do canal. Este
exemplo mostra o potencial desta ferramenta de CAD para projeto de
processo/dispositivo.
13
 Microssistemas Integrados (MEMS)
Renato P. Ribas
Instituto de Informtica UFRGS
E-mail: rpribas@inf.ufrgs.br

O crescente interesse de pesquisadores e industriais sobre os microssistemas, nesses ltimos

anos, facilmente justificado pelos inmeros dispositivos e aplicaes potenciais nas mais
diversas reas emergentes de telecomunicaes, automobilstica, mdica e biomdica. O
desenvolvimento de tcnicas de fabricao de micro-estruturas suspensas tm motivado a
construo de sensores e atuadores miniaturizados, muitas vezes fabricados sobre pastilhas
de circuitos integrados. Dessa forma, torna-se possvel a obteno de microssistemas
monolticos, onde partes no-eletrnicas (sensores e atuadores), interface analgica e
controle digital so construdas no mesmo chip. O interesse nessa nova rea de
desenvolvimento o mesmo que motivou a evoluo dos CIs digitais nas ltimas dcadas, ou
seja, reduo de tamanho (peso), melhor desempenho, menor consumo, maior flexibilidade de
projeto, alm dos menores custos de fabricao para grande escala de produo. Neste
captulo ser apresentada de forma simples, clara e ordenada uma viso geral sobre as
tcnicas de fabricao de microssistemas e sobre alguns dispositivos promissores associados
a esta nova linha de desenvolvimento tecnolgico, alm de uma breve discusso sobre
modelagem e ferramentas de CAD para MEMS.

1. Introduo
Aps o sucesso dos circuitos integrados (CIs) digitais na dcada de 80, com a
extraordinria evoluo da capacidade de integrao, confiabilidade e desempenho, tudo isso
associado reduo dos custos de fabricao, a dcada de 90 foi marcada principalmente pelo
interesse nos microssistemas e nas micro-mquinas. O avano nos processos de fabricao de
CIs permite hoje a construo de micro-estruturas mecnicas (suspensas), mveis ou no, que
podem ser exploradas como sensores e/ou atuadores em sistemas miniaturizados. Certamente
inmeras so as reas de interesse e aplicaes potenciais para essas micro-estruturas. A
indstria automobilstica, as telecomunicaes, os sistemas mdicos e biomdicos representam
o mercado principal, embora as reas de instrumentao, controle de processos, aeronutica e
certamente a automao industrial vem nesses micro-mecanismos mecnicos uma forma de
desenvolver sensores e atuadores para aplicaes antes limitadas pelo tamanho dos
dispositivos. O mercado mundial de microssistemas, representava 12 bilhes de dlares e 1,3
bilhes de unidades em 1996, e dever passar para 34 bilhes de dlares e 5,4 bilhes de
unidades at o ano 2002. Hoje o crescimento dos mercados de sensores de presso e
acelermetros (1 eixo) de 18% e 15%, respectivamente.

Embora os microssistemas no sejam realmente novos (sensores de presso

miniaturizados datam da dcada de 60), a nomenclatura utilizada ainda no est padronizada.
O termo micro-mquinas (micromachines) muito usado na sia, enquanto que os
europeus preferem o termo microssistemas (microsystems). Nos EUA a sigla MEMS
(Micro-Electro-Mechanical Systems) permanece o termo dominante para referenciar no
apenas dispositivos eletro-mecnicos mas tambm estruturas micro-usinadas de forma geral. O
termo MOEMS (Micro-Opto-Electro-Mechanical Systems) pode tambm ser encontrado
quando componentes ticos esto envolvidos. Talvez o termo mais abrangente seja
MST(Microsystems Technology), embora ainda pouco encontrado. O termo
micromachining, por sua vez, refere-se s tcnicas ou ao processo de micro-usinagem
propriamente dito.

Os microssistemas poderiam ser definidos como sistemas miniaturizados compostos

por trs blocos fundamentais, ilustrados na Figura 1: o bloco de comunicao com o meio
exterior que age como sensor e/ou atuador; o bloco de interface analgica para
aquisio/transmisso e amplificao dos sinais dos sensores/atuadores; e o bloco de controle
e tratamento numrico.

Microssistema

Ambiente Sensores Amplificadores Controle Digital

Externo Atuadores A/D - D/A DSP

Bloco no-eletrnico Interface analgica Tratamento digital

Figura 1: Blocos funcionais dos microssistemas integrados.

O principal esforo mundial hoje est na miniaturizao e na integrao dos sensores e

atuadores, uma vez que o desenvolvimento dos circuitos eletrnicos, tanto digitais quanto
analgicos, apresentam-se bastante avanados. Alm disso, o microssistema final pode ser
implementado de forma hbrida ou monoltica. Hbrida quando este composto por mais de
um chip, geralmente quando a eletrnica separada das estruturas micro-usinadas
(mecnicas). Monoltica no caso da integrao do sistema completo dentro de um nico chip.
A possibilidade de fazer algo monoltico geralmente preferencial devido reduo dos
problemas de interface entre os chips (confiabilidade e desempenho) e aumento do rendimento
de fabricao em grande escala de produo.

Por fim, assim como ocorre nos CIs eletrnicos, o silcio o material mais usado para a
construo dos microssistemas integrados principalmente pelo seu custo e pelo avanado
estado de desenvolvimento das tecnologias disponveis [PET82]. Por outro lado, materiais
alternativos como o AsGa, InP e o quartz tm sido considerados para aplicaes onde o silcio
no se apresenta apropriado (opto-eletrnica, piezoeletricidade, altas temperaturas,...)
[HJO94][LEC98].

2. Processos de Fabricao
Portanto, o grande desafio consiste em fabricar micro-sensores e micro-atuadores sobre
um substrato antes utilizado apenas para a construo de componentes eletrnicos
(transistores, diodos, resistores,...). Estes dispositivos tm sido construdos principalmente
atravs do uso de micro-estruturas suspensas ou micro-usinadas. As estruturas comumente

3
encontradas so pontes, vigas e membranas, embora outras geometrias podem tambm ser
realizadas para as mais diversas aplicaes.

possvel dividir as tcnicas de fabricao de micro-estruturas em dois grandes

grupos: processos especficos para microssistemas e processos compatveis com a
microeletrnica. Os processos especficos para a construo de microssistemas, como por
exemplo o LIGA e o SCREAM, geralmente comprometem a integrao da eletrnica e, por
consequencia, apenas microssistemas hbridos podem ser realizados [EHR88][SHA94]. As
tcnicas compatveis com os processos de fabricao de circuitos integrados (microeletrnica),
por sua vez, poderiam ainda ser classificadas segundo as regies ou camadas que so
removidas (corrodas) para a liberao das estruturas suspensas, conforme visto na Figura 2 :

remoo do substrato pela face anterior ou frontal (front-side bulk micromachining);

remoo do substrato pelo face posterior (back-side bulk micromachining); e
remoo de camadas sacrificiais da superfcie do substrato (surface micromachining).

A construo de tais estruturas geralmente feita aps a fabricao dos circuitos

eletrnicos devido complexidade dos processos de microeletrnica, enquanto que muitas
vezes uma simples etapa de corroso suficiente para a liberao das estruturas suspensas. Os
termos gravao, ataque e usinagem sero utilizados aqui indistintamente para se referir
ao ato ou etapa de corroso do material (etching).

Back-Side Bulk Front-Side Bulk Surface

Micromachining Micromachining Micromachining
etching
etching etching

substrato
etching

Figura 2: Formas bsicas de micro-usinagem para a construo de estruturas suspensas.

2.1. Usinagem em Volume (Bulk Micromachining)

Micro-estruturas suspensas so facilmente construdas a partir da corroso da face
anterior e/ou posterior do substrato (micro-usinagem em volume), front- e back-side etching,
respectivamente. As diferenas entre essas duas tcnicas de micro-usinagem so bastante
acentuadas tanto no processo de fabricao quanto no tipo de estrutura desejada.

4
 No caso da usinagem pela face anterior, a suspenso da estrutura deve-se
principalmente ao processo de corroso lateral (underetching). Neste caso o alinhamento da
mscara para a etapa de gravao muito simples (convencional dos processos de
microeletrnica), permitindo a obteno de estruturas menores e refinadas. A geometria da
estrutura determinada pelo posicionamento das aberturas na mscara previstas para a
corroso do substrato.

Um exemplo desta tcnica consiste em preparar a exposio da superfcie do substrato

durante a fabricao do circuito integrado atravs da superposio de vias, contatos e aberturas
na passivao (camadas convencionais de um processo de microeletrnica). Aps a concluso
do CI os chips so ento expostos a uma soluo qumica que ataca o material do substrato
sem atacar de forma significativa as camadas presentes na superfcie deste, ou seja, a
metalizao dos pads para contato externo e a passivao do circuito que protege os
componentes eletrnicos [MOS90]. Esta tcnica eficiente em termos de custos e tempo de
fabricao assim como em relao compatibilidade com a eletrnica. Porm, a quase
inexistente liberdade de alterao das etapas do processo e as caractersticas das camadas
existentes (espessura, resistividade, dopagem,...) comprometem a flexibilidade do projeto e
limitam as aplicaes alvejadas. Em outras palavras, nesta abordagem os dispositivos e
aplicaes devem ser cuidadosamente identificados para cada processo de fabricao
utilizado. Servios de fabricao de prottipos de microssistemas como MOSIS (EUA) e CMP
(Frana) oferecem este tipo de abordagem [TOM88][COU97].

A usinagem pela face posterior do substrato, por sua vez, bastante utilizada para a
realizao de membranas. O objetivo principal a realizao de uma corroso profunda e
praticamente sem corroso lateral significativa. Porm, neste caso, o alinhamento da mscara
posterior geralmente representa uma dificuldade, assim como o controle da profundidade da
corroso, resultando consequentemente em estruturas maiores e mais grosseiras.

As solues qumicas utilizadas na corroso do substrato podem ser tanto midas

(lquidas) quanto secas (gases, plasmas). Elas apresentam propriedades bastante particulares
que fogem porm do escopo deste texto. As solues midas tm sido preferidas por sua
simplicidade e facilidade de aplicao. Caractersticas importantes da gravura mida so a sua
anisotropia, quando as direes de ataque do material so preferenciais segundo a disposio
dos seus planos cristalogrficos, e a seletividade do ataque entre diferentes materiais, onde o
princpio remover um material, chamado de camada sacrificial, sem atacar outros,
denominados como camadas de parada de ataque (etch stop layers) [SEI84][WIL96][COL97].

2.2. Usinagem de Superfcie (Surface Micromachining)

O termo em ingls surface micromachining, ou seja, a micro-usinagem de superfcie
refere-se exatamente aos processos de construo de micro-estruturas suspensas a partir da
remoo ou corroso de camadas presentes na superfcie do substrato [LIN92]. Estas camadas
podem ser tanto dieltricos quanto metais que quando utilizadas para tal fim so denominadas
de camadas sacrificiais. Portanto, aps a fabricao do CI, uma certa camada que esteja

5
acessvel externamente pode ser removida atravs de um ataque seletivo. O xido de silcio e o
alumnio so bastante utilizados como camadas sacrificiais em processos de silcio.

Um processo comercial para a construo de micro-estruturas na superfcie do

substrato oferecido pela organizao MCNC MEMS Technology Applications Center, onde
a remoo da camada sacrificial de xido de silcio permite a suspenso de espessas camadas
de polissilcio, conforme ilustrado na Figura 3 [KOE96]. Esta tecnologia no permite a
integrao de componentes eletrnicos, sendo usada exclusivamente para a construo de
estruturas mecnicas sobre o substrato de silcio.

SiO2 SiO2

Metal
Poly-Si_3
Poly-Si_2
Si3N4

Figura 3: Fabricao de estruturas suspensas na superfcie do substrato.

Um problema que merece muita ateno durante a construo das estruturas a

colagem das camadas suspensas (stiction effects) devido s foras de capilaridade presentes
nas solues de corroso lquidas (midas).

3. Dispositivos Micro-Usinados e Aplicaes

As estruturas suspensas ou micro-usinadas tm sido utilizadas principalmente para a
construo de sensores e atuadores miniaturizados. Diversos fenmenos ou efeitos fsicos e
qumicos podem ser considerados como estmulos externos para a realizao de uma
determinada tarefa, tanto de sensao quanto de atuao [GAR94][SZE94].

Alm de deformaes mecnicas, geralmente observadas em sensores e atuadores

mveis, a isolao trmica para a obteno de um aquecimento diferenciado de determinadas
regies em relao ao substrato tambm tm sido bastante considerada na utilizao de micro-
estruturas. Partes suspensas apresentam menor rea de dissipao trmica por conduo
(principal forma de conduo de calor) e portanto maior resistncia trmica. Por consequncia,
estas partes aquecem mais do que o restante do chip quando expostos s fontes de calor. A
seguir sero apresentados alguns tipos de dispositivos micro-usinados e aplicaes ou sistemas
em que eles possam ser eficientemente usados.

Para uma melhor exposio do assunto, os dispositivos foram divididos nos seguintes
grupos :

dispositivos trmicos;
dispositivos ticos;

6
 dispositivos mecnicos;
dispositivos para RF e microondas.

Observa-se que a classificao adotada neste texto no inclui todos os dispositivos

micro-usinados possveis ou existentes. Sensores qumicos ISFET, sensores acsticos SAW,
sensores magnticos Hall so alguns exemplos de dispositivos que podem tambm tirar
proveito de tcnicas de micro-fabricao para melhorar o seu desempenho. Alm disso, alguns
dispositivos poderiam ser apresentados em dois ou mais grupos, como no caso de espelhos
mveis (mecnicos) para aplicaes ticas, ou atuadores trmicos para chaveamento
mecnico.

3.1. Dispositivos Trmicos

O fato de criar regies no chip onde no h contato, ou melhor, onde a rea de contato
com o substrato bastante reduzida, permite um aquecimento desproporcional e mais elevado
destas regies em relao ao restante do chip. Isto porque a dissipao trmica da estrutura
fica limitada condutividade dos pontos de apoio (braos) e ao transporte de calor por
conveco e radiao [MEI94]. Se o substrato do chip tomado como temperatura de
referncia, a temperatura mais elevada obtida nas estruturas pode ser usada como parmetro de
observao e medida de fenmenos que provoquem aquecimento como, por exemplo, a
absoro de luz infra-vermelha.

Talvez o elemento mais simples e de fcil compreenso o resistor suspenso. O

resistor pode ser representado tanto por um semicondutor quanto por um metal. Este, quando
posicionado sobre uma ponte ou membrana aquecida, apresentar uma variao do seu valor
de resistncia proporcional elevao da temperatura, representado pelo coeficiente TCR
(temperature coefficient of resistivity) do material (ver Figura 4a). O uso de um segundo
resistor de referncia sobre o substrato permite a avaliao da temperatura. A aplicao mais
direta deste dispositivo o bolometro para deteco de irradiao infra-vermelha [SHI96].
Alm disso, a resistncia suspensa muito usada na gerao de calor (heaters) e deteco da
dissipao trmica sobre as estruturas suspensas. Por outro lado, componentes eletrnicos
ativos (diodos e transistores) suspensos apresentam tambm aplicaes interessantes como a
construo de conversores RMS (root mean square) e controle de temperatura em circuitos
analgicos [KLA97].

Os termopares, por sua vez, apresentam vrias propriedades interessantes quando

comparados a outros sensores usados para medidas de diferena de temperaturas. Os
termopares so baseados no efeito Seebeck, que consiste na gerao de uma diferena de
potencial a partir da diferena de temperatura entre as extremidades [HER86][MEI94]. Para o
aproveitamento deste efeito necessrio o uso de materiais com coeficientes Seebeck ()
diferentes a fim de que a tenso gerada seja recuperada em uma mesma temperatura e de
forma que os coeficientes Seebeck no se anulem (no caso do uso de dois materiais iguais).
Com isso, a diferena de potencial ou tenso (V) nos terminais frios, por exemplo, dada
pela diferena dos coeficientes Seebeck (ab) multiplicado pela diferena de temperatura (T)
entre as junes frias e quentes:

7
 V = ab . T

Como resultado, os termopares no necessitam de tenso ou corrente de polarizao

para seu funcionamento e, portanto, no h consumo. Alm disso, no h offset no sinal de
sada pois no pode haver sinal de sada sem um estmulo de entrada; a leitura do sensor
simplificada sendo necessrio apenas um voltmetro para tal finalidade; e praticamente no h
interferncia causada pela variao dos parmetros do processo de fabricao.

No caso dos termopares integrados as junes ou pontos quentes so posicionadas

sobre a poro da micro-estrutura mais distante do substrato, onde so colocados os pontos
frios, a fim de aumentar a diferena de temperatura entre os mesmos [HER89]. Pode se
pensar ainda na conexo em srie de termopares formando termopilhas que resulta na adio
das tenses geradas. Mas cabe observar que um maior nmero de termopares em srie resulta
em maior rea de condutividade trmica e consequentemente em menor diferena de
temperatura entre as junes. Este compromisso essencial para o projeto de termopilhas.

Na escolha dos materiais para a construo dos termopares deve-se verificar

principalmente seu coeficiente Seebeck e sua condutividade trmica. Alguns filmes finos
como SbTe e BiSbTe tm se apresentado bastante eficientes para tal propsito. Porm, tm
havido muito esforo para o desenvolvimento de termopares utilizando camadas existentes em
processos convencionais de microeletrnica de forma a simplificar a integrao da eletrnica
juntamente com a termopilha. Neste caso, o polissilcio tem mostrado bons resultados em
processos CMOS, enquanto que em processos III-V camadas de AsGa e AlGaAs podem ainda
se apresentar mais eficientes para este tipo de dispositivo, principalmente por causa do seus
elevados coeficientes Seebeck (300-600 V/K).

Em termos de aplicaes, os sensores de raios infra-vermelhos so eficientemente

construdos, como no caso de uma cmera esttica da Terra para ser colocada em um satlite,
onde os fatores de tamanho e consumo de energia so extremamente importantes (ver Figura
4b) [LEN93][SCH95]. O uso de camadas absorventes de luz sobre as junes suspensas
(quentes), chamadas de camadas pretas (black layers), podem aumentar significativamente
o desempenho do dispositivo.

Outra aplicao interessante o conversor eletro-trmico (ETC - Electro-Thermal

Converter) [JAE92][WOJ97]. Este consiste no uso de um resistor suspenso prximo as
junes quentes: a corrente que circula no resistor convertida em calor (efeito Joule) que,
por sua vez, transmitido a estas junes quentes gerando a tenso Seebeck no termopar ou
na termopilha (converso do calor em sinal eltrico). Este conversor pode ser usado, por
exemplo, como sensor de potncia em circuitos microondas (microwave power sensor). Outras
aplicaes baseadas na estrutura do ETC so os sensores de presso, vcuo, fluxo de lquidos e
gases onde a dissipao por conveco o elemento que permite tais avaliaes. Os
dispositivos so calibrados nas condies normais de trabalho, e as alteraes na presso do ar
ou na velocidade de passagem de gases alteram as dissipaes trmicas por conveco,
alterando a diferena de temperatura.

8
 (a) (b)
TIMA].
Figura 4: Sensores infra-vermelhos CMOS - (a) bolometro e (b) termopilha [

No ltimo exemplo de dispositivo trmico micro-usinado a ser discutido, a flexo

mecnica causada pela dilatao trmica de materiais pode ser usada para a construo de
micro-atuadores ou para a elevao e movimento de estruturas. No caso de uma viga pode-se
imaginar elev-la a ngulos bem controlados de forma que esta viga sirva de antena de
radiao varivel ou micro-espelho para a reflexo de sinais ticos. A passagem de uma
corrente elevada atravs de uma linha metlica posicionada sobre a viga provoca seu
aquecimento e consequentemente a sua flexo devido aos diferentes coeficientes de dilatao
trmica apresentados pelas camadas suspensas. No caso de tcnicas de micro-usinagem em
superfcie, um movimento horizontal pode ser obtido usando duas vigas de mesmo material
mas de larguras diferentes unidas na extremidade, conforme visto na Figura 5. A passagem de
corrente ir causar um aquecimento diferenciado dessas duas vigas provocando a sua flexo
para um dos lados. Chaveamentos mecnicos e micro-pinas podem ser pensados usando este
dispositivo.

UW-Madison].
Figura 5: Atuador mecnico de dilatao trmica diferenciada [

3.2. Dispositivos ticos

9
 A utilizao de estruturas micro-mecnicas ou micro-estruturas tri-dimensionais (3D)
podem ser aproveitadas em circuitos ticos e opto-eletrnicos. A denominao MOEMS
refere-se exatamente ao uso de estruturas micro-usinadas (geralmente mveis) para a produo
de alteraes ou efeitos em sinais ticos, muitas vezes detectados ou monitorados com o
auxlio de circuitos eltricos. O interesse nesta linha de desenvolvimento representa uma
extensa lista de aplicaes que vo desde impressoras a laser, scanners, leitores de cdigo de
barras, at sistemas de projeo de imagens.

A primeira e talvez a mais evidente utilizao de estruturas micro-usinadas para a rea

da opto-eletrnica a construo de micro-espelhos para a reflexo de sinais luminosos. Os
espelhos podem se apresentar tanto verticais quanto horizontais, e tanto fixos quanto mveis.
Um espelho vertical fixo pode ser exemplificado por uma parede refletora com orientao de
45 em guias de ondas para a mudana de direo de 90 na propagao do sinal [DEI91].

Espelhos horizontais mveis eletrostticos, ou de toro, por sua vez, correspondem

basicamente a largas membranas refletores sustentadas por estreitos eixos flexveis, conforme
mostrado na Figura 6a [BUH97][DIC98]. O movimento ou posicionamento de tais membranas
horizontais feito com o uso de eletrodos colocados dentro da cavidade (sobre o substrato) e
abaixo da estrutura. Este tipo de espelho bastante promissor para a construo de conjuntos
ou arrays de pixels.

Um terceiro tipo estrutura, e certamente o mais complexo, corresponde aos espelhos

verticais mveis, normalmente construdos com processos de usinagem da superfcie (com o
uso de camadas sacrificiais). Observa-se na Figura 6b que uma estrutura mecnica contendo
vrias partes mveis e dobradias permite elevar uma placa metlica refletora (espelho) a
ngulos de inclinao controlados [KIA98]. Algumas estruturas permitem ainda o movimento
do espelho em torno do seu eixo vertical.

(a) (b)
Figura 6: Espelhos micro-usinados : (a) horizontal e (b) vertical [BUH97][KIA98].

Alm disso, tcnicas de micro-usinagem so bastante teis para a construo de

sensores baseados em guias de ondas suspensos ou mesmo para a preparao de guias de

10
ondas fixos. Guias de ondas colocados sobre membranas podem servir como sensores de
presso e de fora [BEN95]. Por outro lado, guias de ondas formados por camadas suspensas
na superfcie do substrato, apresentado na Figura 7, so interessantes como sensores de
deslocamento baseado na modulao de sinais ticos [HAR98]. Esta estrutura em particular
apresenta o grau de liberdade de movimento no prprio plano de propagao dos sinais ticos,
permitindo com isso o uso na deteco de estmulos acsticos, mecnicos (acelermetro) e
fluxo de lquidos e gases.

Figura 7: Guias de ondas suspensos para a deteco de movimento [HAR98].

Estruturas 3D mveis tambm podem ser aproveitadas para o chaveamento tico,

conforme mostrado na Figura 8 [JUA98]. O desvio ou suspenso de um sinal luminoso
realizado atravs do uso de um espelho vertical que se coloca no caminho do sinal. A estrutura
mecnica utilizada para movimentar este espelho pode trabalhar de forma quase esttica para
o simples desvio do sinal, ou em uma frequncia de ressonncia (vibrao) para a modulao
do sinal, nesse caso com o auxlio de um comb-drive (a ser discutido mais adiante) para
estmulo. Outras formas mais simplificadas de chaveamento tico podem ser desenvolvidas
atravs do simples desvio de guias de ondas em pontos de descontinuidade.

Figura 8: Chaveamento tico atravs do uso de espelho vertical mvel [JUA98].

Existem ainda diversas outras estruturas que so construdas atravs de tcnicas de

micro-usinagem para o seu uso em circuitos opto-eletrnicos, como cavidades ou espelhos de

11
Bragg, dispositivos Mach-Zehnder e cavidades ressonantes Fabry-Perot para a filtragem,
seleo e modulao de sinais ticos [LEC98].

3.3. Dispositivos Mecnicos

No contexto deste trabalho entende-se por dispositivo mecnico toda estrutura micro-
usinada que realiza um movimento ou sofre uma deformao mecnica para sensao de
estmulos externos ou atuao sobre determinadas tarefas. Observe que alguns atuadores
trmicos (baseados na dilatao trmica) e ticos (micro-espelhos) j apresentados
representam dispositivos mecnicos.

Inicialmente, no caso de sensores de presso/fora e acelerao importante

compreender a diferena bsica entre esses dispositivos, pois ambos poderiam ser pensados
como sendo idnticos por sentirem o movimento de uma micro-estrutura. Os sensores de
presso ou de fora so geralmente construdos utilizando-se finas membranas: quanto menor
a espessura da membrana maior a sensibilidade do dispositivo. O acelermetro, por sua vez,
necessita de uma massa de prova suspensa que ir sentir um movimento brusco ou sofrer o
efeito da acelerao: quanto maior a massa suspensa maior ser sua sensibilidade.

H pelo menos quatro formas de se traduzir essas deformaes mecnicas em sinais

eltricos, so elas: utilizando-se capacitores variveis, por efeito piezo-resistivo, por efeito
piezo-eltrico, ou por interferncia em sinais ticos (discutido anteriormente).

Os dispositivos baseados em efeito capacitivo so os mais usados para a deteco de

deslocamentos, sejam estes decorrentes de presses ou aceleraes submetidas ao dispositivo.
A compreenso do seu funcionamento simples: a variao na distncia entre duas placas
metlicas (que caracteriza um capacitor), sendo uma fixa e a outra mvel, provoca uma
variao da prpria capacitncia entre essas placas, sendo facilmente detectada atravs de um
circuito eltrico. Estes capacitores variveis podem estar tanto dispostos horizontalmente
quanto verticalmente, como no caso do comb-drive (estrutura em pente). No comb-drive os
dentes formam capacitores, onde um grupo de dentes est fixado ao substrato enquanto que
o outro grupo encontra-se posicionado sobre uma massa mvel (ver Figura 9). Este dispositivo
bastante usado em acelermetros comerciais. Os dispositivos com capacitores horizontais,
por sua vez, so usados normalmente como sensores de presso. Uma desvantagem dos
sensores capacitivos o consumo de energia associado aos mesmos.

12
 TIMA].
Figura 9: Estrutura comb-drive para o uso em acelermetros [

Os dispositivos que utilizam o efeito piezo-resistivo de materiais tm sido

considerados em sensores fabricados com processos estandares de circuitos integrados. No
caso de processos CMOS, camadas de polissilcio so bastante eficientes como componentes
piezo-resistivos, e so geralmente posicionados nas regies de maior estresse em vigas, pontes
e membranas. fcil imaginar um circuito eltrico simples que permita monitorar uma
resistncia varivel, porm, da mesma forma que o dispositivo capacitivo, praticamente
inevitvel o consumo de potncia associado.

Uma forma de evitar a dissipao de potncia do sensor, muitas vezes indesejvel para
aplicaes onde o consumo de energia representa um fator crtico, a utilizao do efeito
piezo-eltrico para a sensao de movimentos. Porm, nem todo material apresenta a piezo-
eletricidade, como no caso o silcio que piezo-resistivo mas no piezo-eltrico. Para a
construo de sensores deste tipo em processos CMOS deposita-se ZnO na superfcie do
mesmo, juntamente com eletrodos metlicos. O AsGa, por sua vez, piezo-eltrico e por isso
permite uma fcil integrao de sensores com mdulos eltrico/eletrnicos em seus processos.
A principal vantagem deste tipo de componente justamente a ausncia de consumo, pois o
prprio efeito piezo-eltrico gera cargas eltricas durante um estresse mecnico.

Por outro lado, no caso de atuadores mecnicos, duas foras principais podem ser
utilizadas para movimentar as estruturas, so elas as foras eletrostticas geradas por fortes
campos eltricos e a piezo-eletricidade. Pode-se pensar tambm em movimentos lineares ou
vibratrios (dispositivos ressonantes). O uso de foras eletrostticas exige normalmente
tenses elevadas e no permitem grandes deslocamentos. Por outro lado, conforme visto
anteriormente, nem todo material piezo-eltrico, e alm disso o direcionamento
cristalogrfico do material deve ser cuidadosamente escolhido para a explorao deste efeito.

Movimentos lineares podem ser exemplificados por rels, pinas, ou mesmo atuadores
por dilatao trmica. No caso de movimentos vibratrios, os atuadores ressonantes tm sido
muito usados. Os tipos de vibraes apresentados pelas estruturas assim como as frequncias

13
de ressonncia esto diretamente associadas s geometrias das mesmas [TAY98]. Em se
tratando de dispositivos micro-usinados, o silcio e o quartz apresentam um alto fator de
qualidade (Q-factor) e outras propriedades mecnicas que os torna os melhores candidatos
para tal propsito [STE91]. O AsGa pode tambm ser eficientemente usado em atuadores
ressonantes pela presena da piezo-eletricidade [SOD94]. Aplicaes interessante para esses
componentes so a construo de filtros e conversores eletro-mecnicos [LIN98].

Os micro-motores representam talvez o mais impressionante avano nesta rea de

micro-fabricao. H diversas maneiras de implementao dos motores, e estes podem
apresentar as mais variadas formas de movimento. Conforme mostrado na Figura 10a, foras
eletrostticas podem movimentar um rotor. Outro tipo de motor, visto na Figura 10b,
excitado por braos capacitivos, da mesma forma que a estrutura comb-drive, para
movimentos circulares vibratrios. Estruturas mais complexas como micro-engrenagens
tambm so factveis e permitem um excelente grau de liberdade de movimentos (ver Figura
10c). Os micro-motores e micro-engrenagens tm sido utilizados para o chaveamento de sinais
eltricos e para o movimento de micro-estruturas mecnicas tais como espelhos e pinas.

(a) (b) (c)

MCNC][
Figura 10: Micro-motores e micro-engrenagens [ Sandia].

As tcnicas de micro-fabricao tm sido bastante aproveitadas para o controle do

fluxo de fludos (micro-fludica). As reas da medicina, anlises qumicas e automotiva so os
maiores interessados no desenvolvimento desses dispositivos para aplicaes onde pequenas
quantidades de um certo lquido devam ser precisamente bombeados ou controlados, como por
exemplo, sistemas de reaes bioqumicas, dosagem de remdios em seres humanos e animais,
mistura e injeo de combustveis.

Micro-vlvulas so facilmente construdas combinando-se tcnicas de usinagem do

substrato e da superfcie, conforme ilustrado na Figura 11a [VAN98]. As vlvulas podem
funcionar livremente, sem partes atuadoras para controle, deixando o lquido passar em um
sentido e no no outro. Ou elas podem ser controladas por eletrodos que permitem o seu
fechamento quando tenses opostas so aplicadas (foras eletrostticas). Isso necessrio
quando o fluxo do lquido unidirecional e deseja-se controlar a quantidade do mesmo.

Bombas de propulso so muito teis para este tipo de aplicao, e sua construo se
mostra um pouco mais complexa. Na realidade as bombas de propulso fazem uso das micro-
vlvulas justamente para controlar a direo do fluxo. Na ilustrao da Figura 11b mostrada
uma micro-bomba construda de forma hbrida, ou seja, utilizando vrios substratos

14
sobrepostos e apropriadamente usinados [BER98]. A parte superior representa a parte de
atuao propriamente dita. O aquecimento, para dilatao trmica, e o esfriamento de um
determinado material permitem o movimento. Este material colocado em ambos os lados do
atuador e excitado de forma complementar: quando um lado aquece e se dilata, o outro esfria e
retorna ao seu tamanho original, sugando ou bombeando o lquido atravs da cavidade central.

Vista em corte Vista superior

aberto
Sada de fluxo

Entrada de fluxo aberto

Material aquecido

Vlvula fechada

Entrada de fluxo
fechado

(a) (b)
Figura 11: Micro-fludica: (a) micro-vlvula e (b) micro-bomba [VAN98][BER98].

3.4 Componentes para RF e Microondas

Alm do uso de tcnicas de micro-usinagem para a fabricao de sensores e atuadores,
estas podem tambm ser eficientemente usadas para melhorar o desempenho de dispositivos
eletrnicos em altas frequncias (RF e microondas). Isto porque muitas vezes em tais
frequncias de funcionamento o comportamento dos componentes so influenciados por
elementos parasitas como capacitncias e perdas resistivas.

Idealmente, uma linha de transmisso deveria representar um curto-circuito. Porm

inevitvel a influncia da resistividade do material da linha. Por outro lado, capacitncias e
condutncias parasitas associadas ao substrato, assim como o efeito indutivo desta apresentam
grande influncia na transmisso dos sinais. Verificou-se que o fato de suspender linhas de
transmisso eliminam as condutividades intrnsecas do substrato e reduzem consideravelmente
as capacitncias parasitas em relao ao plano de massa (substrato ou camada metlica
dedicada). Com isso, o fator de qualidade e a frequncia de ressonncia da linha so
claramente melhoradas.

Os indutores tm sido bastante investigados usando tais tcnicas de fabricao. O

interesse na integrao de indutores planares bvia pela sua importncia em circuitos como
amplificadores de baixo-rudo (LNA - Low-Noise Amplifiers), osciladores controlados por
tenso (VCO - Voltage-Controlled Oscilator), filtros, acopladores de impedncia (matching
network), misturadores (mixers), entre outros, circuitos estes essenciais para sistemas de

15
telecomunicaes em RF e microondas. Embora alguns processos de fabricao baseados em
AsGa, que um material semi-isolante, estejam atualmente disponveis para a construo de
circuitos integrados monolticos para microondas (MMIC - Monolithic Microwave Integrated
Circuits), as capacitncias parasitas em relao ao plano de massa na face posterior do chip
so as principais responsveis pela degradao do comportamento desses componentes
[PUC81]. Em silcio, este fenmeno ainda agravado pela ausncia de um plano de massa
especfico e pela condutividade parasita do substrato.

Excelentes resultados tm sido apresentados atravs da suspenso dos indutores em

ambos materiais, silcio e AsGa [CHA93][RIB98]. Estes estudos tm sido estendidos aos
transformadores planares onde no apenas as capacitncias para plano de massa so crticas
mas tambm as capacitncias entre os segmentos adjacentes das bobinas (ver Figura 12)
[RIB98]. Note que o efeito indutivo desses elementos no so afetados pela micro-usinagem.

Conforme foi apresentado anteriormente, a micro-usinagem utilizada para a criao

de regies de baixa condutividade trmica. No caso dos dispositivos suspensos para uso em
microondas, este fator torna-se uma desvantagem em relao aos componentes estandares pois
haver um aquecimento maior das regies suspensas e consequentemente um aumento da
resistncia da linha. Nos metais o TCR (coeficiente de temperatura da resistividade) de
aproximadamente 5x10-3/K, o que representa, em outras palavras, um aumento de 50% no
valor da resistividade para um aumento de 100 graus, sendo que esta elevao de temperatura
facilmente obtida em estruturas suspensas com a passagem de correntes elevadas. Por isso,
este fator deve ser cuidadosamente avaliado durante o projeto do circuito.

Outro cuidado importante refere-se a robustez mecnica da estrutura. Em sensores e

atuadores as partes micro-usinadas so em geral preparadas para o sua flexo ou movimento
durante o funcionamento. Neste caso, onde as aplicaes alvos so os sistemas de
comunicao (telefones portteis, satlites, sistemas automotivos e aeronuticos) os
dispositivos suspensos devem suportar possveis choques, movimentos e aceleraes sem
danos na sua estrutura. Simulaes realizadas com mtodo de elementos finitos (FEM - Finite
Element Method) mostraram uma boa rigidez mecnica dos indutores e transformadores,
porm linhas de transmisso muito longas podem quebrar-se facilmente.

Indutores verticais e com ncleos magnticos tm sido desenvolvidos com o uso de

processos especficos de micro-usinagem. importante lembrar que nesses processos a
integrao da eletrnica geralmente comprometida [KIM97][YAM95].

16
 (a) (b)
Figura 12: Dispositivos para RF: (a) indutor e (b) transformador [RIB98].

4. Modelagem e Ferramentas de CAD

Da mesma forma que os processos de microeletrnica tm sido explorados para a
construo de micro-estruturas mecnicas, h um grande esforo na adaptao de ambientes
de projeto (CAD/CAE) j existentes para o desenvolvimento de tais estruturas [KAR97].
Inicialmente importante perceber que h diversas formas de modelar um dispositivo no
eletrnico e avali-lo juntamente com a eletrnica.

A anlise inicial do funcionamento ou do comportamento de dispositivos ou sistemas

atravs do uso de expresses matemticas, conforme ilustrado na Figura 13. Estas podem
apresentar complexidade tal que a resoluo manual quase impraticvel, exigindo o uso de
ferramentas computacionais de matemtica, como Matlab. Por vezes, de acordo com as
caractersticas do dispositivo, vrias consideraes e aproximaes devem ser realizadas a fim
de simplificar as equaes e permitir uma avaliao preliminar dos resultados esperados.
Observa-se que o mtodo analtico geralmente usado em anlises estticas do
comportamento, uma vez que os resultados obtidos so pontuais tendo as demais variveis
envolvidas pr-definidas.

17
 Figura 13: Estrutura de um giroscpio e suas equaes matemticas.

Outra forma de avaliar dispositivos no-eltricos atravs de modelos ou circuitos

eltricos equivalentes. Por exemplo, elementos encontrados nos comportamentos mecnicos
e trmicos podem ser representados por equivalentes eltricos como resistncias, indutncias,
capacitncias, fontes de corrente e tenso (conforme ilustrado na Figura 14). Porm, isso
vlido apenas para comportamentos unidirecionais de deslocamentos e propagao de calor. A
vantagem deste mtodo o aproveitamento de simuladores eltricos como SPICE, hoje
bastante conhecidos e utilizados na rea da eletrnica. Outra caracterstica interessante a
anlise dinmica do comportamento como constantes de tempo e observao de estabilizao
de comportamentos (oscilaes, amortecimentos,...).

Figura 14: Estrutura de um micro-rel (a) e seu circuito eltrico equivalente (b) [RIB98].

Caso haja necessidade de uma estudo trmico, mecnico ou mesmo eltrico mais
detalhado e preciso de estruturas tri-dimensionais pode-se fazer uso de ferramentas de
mtodos de elementos finitos como ANSYS (ver Figura 15). Este tipo de simulao
bastante mais complexa e trabalhosa de ser realizada, porm fornece resultados muito
prximos do comportamento real do dispositivo. Por isso, ele geralmente restrito avaliao
de dispositivos individuais, para ento, a partir dos resultados obtidos, gerar-se modelos
simplificados com os parmetros desejados do comportamento dos mesmos [ROM98].

18
 Figura 15: Ilustraes de simulaes com elementos finitos [RIB98].

Uma forma de representar de maneira simplificada a funcionalidade de dispositivos e

sistemas, a partir de uma pr-anlise realizada com os demais mtodos citados ou a partir de
dados experimentais, utilizar linguagens de descrio de hardware analgicas como HDL-
A, Spectre-HDL e mais recentemente o VHDL-AMS (VHDL Analog-Mixed Signal), ilustrado
na Figura 16. Estas linguagens permitem a descrio e a simulao funcional em alto nvel de
sistemas heterogneos (eltricos, trmicos, mecnicos, fludicos, ...).

ENTITY resistor IS
GENERIC (resistance : real := 1.0);
PORT (TERMINAL n1, n2 : electrical);
END ENTITY resistor;

ARCHITECTURE one OF resistor IS

QUANTITY r_e across r_i through n1 to n2;
BEGIN
r_i == r_e/resistance;
END one;

Figura 16: Descrio de resistor em VHDL-AMS.

Em relao as ferramentas de projeto para a elaborao do layout das estruturas micro-

usinadas h vrios pontos a serem considerados. Inicialmente, os mesmos editores de layout
utilizados na microeletrnica so compatveis com estas estruturas, assim como a verificao
das regras de desenho (DRC). A sntese automtica de layout, como ocorre com os circuitos
digitais, no evidente para os circuitos analgicos e no-eletrnicos. Uma forma de auxiliar a
construo do circuito atravs do uso de geradores de layout automticos. A vantagem dos

19
geradores de layout em relao s bibliotecas de clulas fixas ou parametrizveis o grau de
liberdade na definio do dispositivo final a ser construdo [KAR96].

Ainda em relao elaborao do layout surge a necessidade de simuladores ou

verificadores da usinagem para o correto posicionamento e dimensionamento das mscaras de
abertura referentes a esta etapa de ps-processamento [BUT96]. Alm disso, visualizadores
em corte e em trs dimenses (3D) so teis no apenas para ilustrar o processo utilizado, mas
para verificar as regies suspensas e suas espessuras. Algumas destas ferramentas j
encontram-se disponveis no ambiente de projeto da Mentor Graphics, conforme visto na
Figura 17 [RIB98].

Figura 17: Ambiente Mentor Graphics para o desenvolvimento de microssistemas.

5. Concluso e Perspectivas
A possibilidade de construo de micro-estruturas suspensas bem como sua utilizao
em micro-sensores no algo novo que surgiu de uma revoluo tecnolgica na rea de
processo de fabricao de circuitos integrados. Pelo contrrio, micro-sensores de presso por
exemplo datam da dcada de 60. O aumento no interesse sobre esta rea de desenvolvimento
deve-se principalmente evoluo e ao amadurecimento da microeletrnica, despertando o
interesse de pesquisadores e industriais sobre a possibilidade colocar mais do que funes
eletrnicas dentro de um nico chip, ou seja, permitir a integrao completa de microssistemas

20
formados por sensores e atuadores (eletrnicos ou no), interfaces analgicas e controles
digitais inteligentes.

O real avano desta nova linha de trabalho no deve-se apenas evoluo de tcnicas
de fabricao vindos da microeletrnica, mas principalmente identificao de potenciais
aplicaes que despertem o interesse de industriais e reas afins como as telecomunicaes,
medicina e automobilstica. Tal viso das necessidades do mercado essencial para a
proposta, o desenvolvimento e o sucesso de uma nova tcnica de micro-usinagem.

Sensores no-usinados (no-suspensos) mas que possam ser integrados ao chip tambm
devem ser cuidadosamente tratados a fim de desenvolver sensores inteligentes multi-tarefas
fabricados em um nico CI. Um bom exemplo disso so os sensores magnticos ou de efeito
Hall. Outra questo que no deve ser esquecida quanto ao encapsulamento dos
microssistemas visto que as estruturas micro-usinadas podem ser facilmente danificadas nesta
etapa de fabricao. Alm disso, as ferramentas de auxlio a projeto CAD/CAE (Computer-
Aided Design/Engineering) encontram-se bastante imaturas, da mesma forma que as
metodologias para testabilidade e caracterizao de tais dispositivos.

A dcada de 90 foi apenas o despertar da rea dos microssistemas tanto a nvel

acadmico quanto industrial. Na realidade, os processos de micro-usinagem utilizados para
construir estruturas mecnicas so na grande maioria muito mais simples do que processos de
microeletrnica por no envolverem etapas como implantaes inicas, dopagem de canal de
transistor, problemas de junes P-N de semicondutores, etc. Logo, o que est sendo realizado
hoje j era tecnologicamente vivel a muitos anos. Mas certamente o principal fator que
acelera o progresso de uma determinada tecnologia o interesse industrial e o volume de
investimentos envolvidos na rea. E este crescente interesse do mercado mundial sobre os
microssistemas ou MEMS tem sido ocasionado talvez pela saturao na evoluo dos
circuitos digitais, que hoje apresentam capacidades de integrao e desempenho fabulosos e
que preciso um esforo cada vez maior para obter-se pequenos avanos.

Por isso, passou-se a considerar a possibilidade de integrar sistemas completos dentro

de um nico chip incluindo, alm da eletrnica, partes mecnicas, trmicas, qumicas,
magnticas e entre outras. Observou-se nesta primeira dcada de trabalhos que h uma
infinidade de aplicaes potenciais nas mais diversas reas emergentes como
telecomunicaes, automobilistica, mdica, biomdica, automao industrial,...

O que certamente se vivenciar nos prximos anos ou mesmo no prximo sculo ser
uma revoluo tecnolgica onde os circuitos integrados eletrnicos representaro apenas uma
pequena parcela do desenvolvimento. Monitoramento dos sinais vitais humanos e animais;
chips funcionando como minsculas farmcias e atuando no funcionamento de organismos
vivos; desenvolvimento de automveis mais segurose inteligentes monitados pelos mais
diversos sensores e atuadores; aperfeioamento de equipamentos eletr-mecnicos como
cmeras, microfones, bombas de propulso e micro-vlvulas; anlises qumicas e bioqumicas
automatizadas; e inmeras outras aplicaes promissoras.

Em particular, as reas onde esta nova tecnologia ter maior atuao sero a
automobilstica e a biomdica principalmente devido ao volume do mercado envolvido.

21
Porm, independente de uma aplicao especfica, um fato que ser cada vez mais evidente o
carter multi-disciplinar dos microssistemas. No haver especialistas conhecedores de todos
as questes que envolvem o projeto de MEMS, como encontrado hoje na eletrnica, na
mecnica ou na qumica. Mas sero necessrias equipes multi-disciplinares e uma linguagem
comum de comunicao.

Esta questo da multi-disciplinaridade exigir inicialmente um esforo mundial no

desenvolvimento de ferramentas de projeto que atendam esta necessidade. A preparao destes
ambientes de CAD multi-domnios ser inevitvel para o registro de verdadeiro incio da Era
dos Microssistemas. E eles devero incluir pelo menos linguagens de descrio para sistemas
heterogneos, simuladores e verificadores funcionais, interaces entre ferramentas particulares
a cada domnio como simuladores eltricos e de processo, mtodos de elementos finitos,
analisadores matemticos,...

Alm disso, o estado atual desta rea permite uma total liberdade de desenvolvimento
onde a criatividade pode ser explorada ao mximo para a construo de novos sensores e
atuadores miniaturizados. Futuramente, o prprio progresso do conhecimento definir um
conjunto de estruturas padronizadas com modelos associados que serviro de base para novos
dispositivos, para ento chegarmos ao que observamos hoje com os CIs digitais, ou seja, uma
saturao pela quantidade de profissionais e empresas envolvidas e pela dificuldade de se
obter pequenos progresos.

Referncias Bibliogrficas
[BEN95] Benaissa, K. & Nathan, A. ARROW-based integrated optical pressure sensors. Proc. SPIE - The
Int. Soc. for Optical Eng. (Micromachined Devices and Components), Austin-Texas, 23-24 Oct., 1995, vol.
2642, pp. 250-255.
[BER98] Bernard, W. L.; Kahn, H. H.; Heuer, A. & Huff, M. A. Thin-film shape-memory alloy actuated
micropumps. Journal of Microelectromechanical Systems, vol. 7, no. 2, June 1998, pp. 245-251.
[BUH97] Bhler, J.; Funk, J.; Korvink, J. G.; Steiner, F.-P.; Sarro, P. M. & Baltes, H. Electrostatic aluminum
micromirrors using double-pass metallization. Journal of Microelectromechanical Systems, vol. 6, no. 2,
June 1997, pp. 126-135.
[BUT96] Bttgenbach, S. & Than, O. SUZANA: A 3D CAD tool for anisotropically etched silicon
microstructures. Proceedings The European Design & Test Conference. Paris-France, 11-14 Mar., 1996,
pp. 454-457.
[CHA93] Chang, J. Y. -C., Abidi, A. A. & Gaitan, M. Large suspended inductors on silicon and their use in a
2-m CMOS RF amplifier, IEEE Electron Device Letters, vol. 14, no. 5, May 1993, pp. 246-248.
[COL97] Collins, S. D. Etch stop techniques for micromachining. Journal of Electrochemical Society, vol.
144, no. 6, June 1997, pp. 2242-2262.
[COU97] Courtois, B. Access to microsystem technology: the MPC services solution. Microelectronics
Journal, vol. 28, no. 4, May 1997, pp. 407-417.
[DEI91] Deimel, P. P. Micromachining processes and structures in micro-optics and optoelectronics.
Journal of Micromechanics and Microengineering, vol. 1, 1991, pp. 199-222.
[DIC98] Dickensheets, D. L. & Kino, G. S. Silicon-micromachined scanning confocal optical microscope.
Journal of Microelectromechanical Systems, vol. 7, no. 1, Mar. 1998, pp. 38-47.
[EHR88] Ehrfeld, W.; Gtz, F.; Mnchmeyer, D.; Schelb, W. & Schmidt, D. LIGA process: sensor
construction techniques via X-ray lithography. In: IEEE Solid-State Sensor and Actuator Workshop,
1988, pp. 1-4.
[GAR94] Gardner, J. W. Microsensors: Principles and Applications. John Wiley & Sons, Inc., 1994.
[HAR98] Haronian, D. Geometrical modulation-based interferometry for displacement sensing using

22
 optically coupled suspended waveguide. Journal of Microelectromechanical Systems, vol. 7, no. 3, Sep.
1998, pp. 309-314.
[HER86] Herwaaden, A. W. & Sarro, P. M. Thermal sensor based on the Seebeck effect. Sensors and
Actuators A, vol. 10, 1986, pp. 321-346.
[HER89] Herwaaden, A. W.; Duyn, D. C.; Oudheusden, B. W. & Sarro, P. M. Integrated thermopile sensor.
Sensors and Actuators A, vol. 21-23, 1989, pp. 621-630.
[HJO94] Hjort, K.; Sderkvist, J. & Schweitz, J.-. Gallium arsenide as a mechanical material. Journal of
Micromechanics and Microengineering, vol. 4, 1994, pp. 1-13.
[JAE92] Jaeggi, D.; Baltes, H. & Moser, D. Thermoelectric AC power sensor by CMOS technology. IEEE
Electron Device Letters, vol. 13, no. 7, July 1992, pp. 366-368.
[JUA98] Juan, W.-H. & Pang, S. W. High-aspect-ratio Si vertical micromirror arrays for optical switching.
Journal of Microelectromechanical Systems, vol. 7, no. 2, June 1998, pp. 207-213.
[KAR96] Karam, J. M. Mthodes et outils pour la conception et la fabrication des microsystmes. Thse de
Doctorat. TIMA Laboratory, INPG-UJF-CNRS, Grenoble-France, 1996.
[KAR97] Karam, J. M.; Courtois, B. & Boutamine, H. CAD tools for bridging microsystems and foundrie.
IEEE Design & Test of Computers, Apr.-June 1997, pp. 34-39.
[KIA98] Kiang, M.-H.; Solgaard, O.; Lau, K. Y. & Muller, R. S. Electrostatic combdrive-actuated
micromirrors for laser-beam scanning and positioning. Journal of Microelectromechanical Systems, vol.
7, no. 1, Mar. 1998, pp. 27-37.
[KIM97] Kim, Y. -J. & Allen, M. G. Surface micromachined solenoid inductors for high frequency
applications, International Symposium on Microelectronics, 1997, pp. 1-6.
[KLA97] Klaassen, E. H.; Reay, R. J.; Storment, C. & Kovacs, G. T. A. Micromachined thermally isolated
circuits, Sensors and Actuators A, vol. 58, 1997, pp. 43-50.
[KOE96] Koester, D. A.; Mahadevan, R.; Shishkoff, A. & Markus, K. W. SmartMUMPs design handbook
including MUMPs introduction and design rules. MEMS Technology Center - MCNC, Research Triangle
Park, NC 27709, 1996.
[LEC98] Leclercq, J. L.; Ribas, R. P.; Karam, J. M. & Viktorovitch, P. III-V micromachined devices for
microsystems. Microelectronics Journal, vol. 29, 1998, pp. 613-619.
[LEN93] Lenggenhager, R.; Baltes, H. & Elbel, T. Thermoelectric infrared sensors in CMOS technology.
Sensors and Actuators A, vol. 37-38, 1993, pp. 216-220.
[LIN92] Linder, C.; Paratte, L.; Grtillat, M.-A.; Jaecklin, V. P. & Rooij, N. F. Surface micromachining.
Journal of Micromechanics and Microengineering, vol. 2, 1992, pp. 122-132.
[LIN98] Lin, L.; Howe, R. T. & Pisano, A. P. Microelectromechanical filters for signal processing. Journal of
Microelectromechanical Systems, vol. 7, no. 3, Sep. 1998, pp. 286-294.
[MEI94] Meijer, G. C. M. & Herwaarden, A. W. Thermal Sensors. Institute of Physics Publishing, Bristol and
Philadelphia, USA, 1994.
[MOS90] Moser, D.; Parameswaran, M. & Baltes, H. Field oxide microbridges, cantilever beams, coils and
suspended membranes in SACMOS technology. Proc. 5th Int. Conf. on Solid-State Sensors and Actuators
- Eurosensors III, vol. 2, June 1990, pp. 1019-1022.
[PET82] Petersen, K. E. Silicon as a mechanical material. Proceedings of the IEEE, vol. 70, no. 5, May 1982,
pp. 420-457.
[PUC81] Pucel, R. A. Design considerations for monolithic microwave circuits, IEEE Trans. on Microwave
Theory and Techniques, vol. MTT-29, no. 6, June 1981, pp. 513-534.
[RIB98] Ribas, R. P. Maskless Front-Side Bulk Micromachining Using Standard GaAs Technologies.
Thse de Doctorat. TIMA Laboratory, INPG-UJF-CNRS, Grenoble-France, 1998.
[ROM98] Romanowicz, B. F. Methodology for Modeling and Simulation of Microsystems. Kluwer Academic
Publishers, 1998.
[SCH95] Schieferdecker, J.; Quad, R.; Holzenkmpfer, E. & Schulze, M. Infrared thermopile sensors with
high sensitivity and very low temperature coefficient. Sensors and Actuators A, vol.46-47, 1995, pp.422-
427.
[SEI84] Seidel, H.; Csepregi, L.; Heuberger, A. & Baumgrtel, H. Anisotropic etching of crystalline silicon in
alkaline solutions. Journal of Electrochemical Society, vol. 131, no. 1, Jan. 1984, pp. 126-130.
[SHA94] Shaw, K. A.; Zhang, Z. L. & MacDonald, N. C. SCREAM I : a single mask, single-crystal silicon
reactive ion etching process for microelectromechanical structure. Sensors and Actuators A, vol. 40,
1994, pp. 63-70.
[SHI96] Shie, J.- S.; Chen, Y.- M.; Yang, M. O. & Chou, B. C. S. Characterization and modeling of metal-

23
 film microbolometer. Journal of Microelectromechanical Systems, vol. 5, no. 4, Dec. 1996, pp. 298-306.
[SOD94] Sderkvist, J. & Hjort, K. The piezoelectric effect of GaAs used for resonators and resonant
sensors. Journal of Micromechanics and Microengineering, no. 4, 1994, pp. 28-34.
[STE91] Stemme, G. Resonant silicon sensors. Journal of Micromechanics and Microengineering, no. 1, 1991,
pp. 113-125.
[SZE94] Sze, S. M. Semiconductor Sensors. John Wiley & Sons, Inc., 1994.
[TAY98] Taylor, W. P.; Brand, O. & Allen, M. G. Fully integrated magnetically actuated micromachined
relays. Journal of Microelectromechanical Systems, vol. 7, no. 2, June 1998, pp. 181-191.
[TOM88] Tomovich, C. MOSIS A gateway to silicon. IEEE Circuits and Devices Magazine, vol. 4, no. 2,
Mar. 1988, pp. 22-23.
[VAN98] Vandelli, N.; Wroblewski, D.; Velonis, M. & Bifano, T. Development of a MEMS microvalve array
for fluid control. Journal of Microelectromechanical Systems, vol. 7, no. 4, Dec. 1998, pp. 395-403.
[WIL96] Williams, K. R. & Muller, R. S. Etch rates for micromachining processing. Journal of
Microelectromechanical Systems, vol. 5, no. 4, Dec. 1996, pp. 256-269.
[WOJ97] Wjciak, W.; Orlikowski, M.; Zubert, M. & Napieralski, A. The design and electro-thermal
modeling of microdevices in CMOS compatible MEMS technology. Proc. of 3rd Int. Workshop on
Thermal Investigations of ICs and Microstructures, Cannes-France, 21-23 Sep., 1997, pp. 159-161.
[YAM95] Yamada, N. Yokoyama, Y. & Tanaka, H. Fabrication of wrapped micro coils wound around a
magnetic core, The 8th Int. Conf. on Solid-State Sensors and Actuators, and Eurosensors IX, Stockholm -
Sweden, June 25-29, 1995, vol. 2, pp. 272-275.

Pginas WWW
Sandia National Laboratories - http://www.mdl.sandia.gov/
MCNC MEMS Technology Applications Center - http://mems.mcnc.org/
MOSIS Service - http://www.mosis.org/New/Products/mems.html
CMP Service - http://tima-cmp.imag.fr/cmp.html
MEMS Clearinghouse - http://mems.isi.edu/
MEMSCAP S.A. - http://memscap.e-sip.com/
Microsystems Group (Laboratoire TIMA - Frana) - http://tima-cmp.imag.fr/tima/mcs/mcs.html
Microelectromechanical Systems Laboratory (Carnegie Mellon Univ.)- http://www.ece.cmu.edu/~mems/
Sensors, Actuators and Microsystems Laboratory (Univ. Neuchtel - Switzerland)
http://www-samlab.unine.ch/
Silicon Microstructures and Microsystems Integration (Laboratoire LAAS - Frana) -
http://www.laas.fr/M2I/M2I-eng.html
MIT Microsystems Technology Laboratories (Massachusetts Institute of Technology) -
http://www-mtl.mit.edu/
Berkeley Sensor & Actuator Center - http://bsac.eecs.berkeley.edu/
University of Wisconsin - MEMS (Madison) - http://mems.engr.wisc.edu/
Microfabrication Laboratory (Northeastern University) -
http://www.ece.neu.edu/edsnu/zavracky/mfl/mfl.html
Micromechanical Transducers Group (Twente University) - http://www.el.utwente.nl/tdm/mmd/
Microsensor & Actuator Technology Center (Technical University of Berlin) -
http://www-mat.ee.tu-berlin.de/index.html
MEMS Exchange - http://www.mems-exchange.org/
Darpa MEMS - http://www.darpa.mil/ETO/MEMS/
Microelectromechanical Systems in Japan (JTEC Report) - http://itri.loyola.edu/mems/
Microcosm - http://www.memcad.com/
Intellisense Corporation - http://www.intellis.com/
Tanner - http://www.tanner.com/
ANSYS - http://www.ansys.com/

24
 [Sandia National Laboratories]

25
 Introduo Tecnologia LIGA

Luiz Otvio Saraiva Ferreira - lotavio @lnls.br

Laboratrio Nacional de Luz Sncrotron - LNLS
Rua Giuseppe Mximo Scolfaro, 10000 - Bairro Guar
13083-970 Campinas - SP
Tel: (019) 287-4520 Fax: (019) 287-4632

Introduo
No incio dos anos 60, em paralelo com o surgimento dos Circuitos Integrados (CIs) , que so a base da
tecnologia eletrnica que ainda est causando profundas transformaes no nosso modo de vida, surgiram os
primeiros dispositivos micromecnicos, feitos com a mesma tecnologia utilizada para fazer os CIs. Nathanson,
da Westinghouse, fez o transistor de porta ressonante, constitudo de uma haste em balano de 240m de
comprimento e 4m de largura, suspensa 10m acima da porta de um transistor MOS (Figura 1). Esse
dispositivo era um filtro eletromecnico (Q100), e foram construdos exemplares com freqncias de
ressonncia entre 1 e 50kHz.

Figura 1 - As primeiras experincias com hastes vibrantes micromecnicas foram feitas na Westinghouse, em
1965, conforme o desenho acima. Um sinal eltrico de entrada faz a haste metlica vibrar, e quando o sinal de
excitao contm harmnicas na freqncia de ressonncia da haste a amplitude da oscilao mecnica
suficiente para induzir um sinal de sada na porta do transistor MOS, que fica sob a haste.

A possibilidade de se construir juntos, no mesmo substrato de silcio, circuitos microeletrnicos e estruturas

micromecnicas tais como orifcios, membranas e hastes em balano, produziu a Micromecnica em Substrato
(Bulk Silicon Micromechanics), cujos frutos mais populares so as cabeas para impressoras a jato-de-tinta
(Figura 2), que so uma combinao de orifcios, canais e cavidades. Outros dispositivos comercialmente bem-
sucedidos so os sensores integrados de presso (Figura 3) e alguns modelos de acelermetros integrados
(Figura 4), respectivamente usados em sistemas de injeo eletrnica de combustvel em automveis e nos "air-
bags".

1
Figura 2 - Concepo de uma cabea de impressora a jato-de-tinta. V-se duas placas de vidro, uma espessa e
uma delgada, soldadas anodicamente em uma bolacha de silcio; um canal de suprimento de tinta, e uma
cermica piezzo eltrica fixada na placa de vidro delgada com resina epoxi [5].

Figura 3 - Sandler e outros, de Stanford, demonstraram um transdutor de presso capacitivo com circuitos de
interface integrados no mesmo substrato de silcio. Esse projeto visava a construo de um transdutor de
presso implantvel para uso em biomdicas. Uma placa de vidro provida de rebaixos soldada ao silcio,
selando o circuito eletrnico e contendo um dos eletrodos do capacitor [5].

2
Figura 4 - O acelermetro capacitivo integrado constitudo de a) uma haste em balano acoplada a um
circuito de deteco MOS. A capacitncia das hastes , tipicamente, de 3pF, e faz parte de um circuito divisor
de tenso capacitivo b) que produz variaes de tenso em resposta a variaes de capacitncia, excitando o
transistor de deteco [5].

Outros dispositivos tpicos dessa tecnologia (anos 70) so o cromatgrafo de gs de 2" de dimetro (Figura 5),
cuja coluna capilar mede 1,5 metros de comprimento e foi corroda em uma bolacha de silcio de 2" de
dimetro; um minirefrigerador (Figura 6) utilizado para refrigerar detectores de infravermelho; acopladores para
fibras pticas (Figura 7); e defletores de feixes de luz (Figura 8).

3
Figura 5 - Este cromatgrafo de gs de 50mm de dimetro foi feito em Stanford, no incio dos anos 80. A
separao de gases baseada nas diferenas de solubilidade dos vrios gases no lquido que reveste a coluna
capilar. Um gs de arraste inerte flui continuamente na coluna capilar. Quando a vlvula de injeo aberta,
um pulso do gs a ser analisado introduzido na coluna e arrastado pelo gs de arraste. Na medida que a
amostra flui pela coluna, seus gases componentes so sucessivamente absorvidos e adsorvidos no revestimento
lquido da coluna. Cada gs identificado pelo seu tempo de reteno na coluna. Quando os gases chegam ao
final da coluna eles passam por um orifcio at um canal na outra face da bolacha de silcio, onde h um
detector de condutividade trmica. Os gases da amostra tm condutividade trmica menor que a do gs de
arraste (He) e produzem picos de tenso na sada do detector. O volume de cada gs determinado pela rea
sob o pico que ele gera [5].

Figura 6 - Refrigeradores criognicos foram fabricados a partir de canais em substratos de silcio. Na

concepo da figura, N2 a alta presso injetado e se expande rapidamente na coluna coletora, absorvendo o
calor dos arredores. Uma placa de vidro soldada por solda andica sela os canais de silcio [5].

4
Figura 7 - Dois exemplos do emprego de silcio para acoplamento de fibras pticas: a) Acoplamento uma fibra
com um fotodiodo detector usando-se um canal em V para alinhamento preciso. b) Acoplamento de uma fibra
ptica a uma guia de ondas pticas de filme fino, onde uma camada enterrada de fim de corroso usada para
obter-se melhor preciso no alinhamento vertical [5].

Figura 8 - Defletor de feixes de luz acionado aletromagneticamente. constitudo de uma moldura fixa
(estator) qual se liga um rotor atravs de barras de toro. Sobre o rotor esto uma bobina planar e um
espelho. A bobina alimentada por trilhas que passam sobre uma das barras de toro. Em presena de um
campo magntico externo, h a produo de um torque no rotor ao se passar uma corrente eltrica pela
bobina, e o espelho assim girado em torno do eixo das barras de toro [6].

As principais limitaes dessa tecnologia so:

1. possvel fazer-se apenas cavidades retangulares.

2. Os processos de corroso anisotrpica de silcio utilizados so de difcil compatibilidade com os processos

de fabricao de circuitos integrados.

5
Duas novas tecnologias de microfabricao, que objetivavam a superao desses obstculos, foram criadas no
incio dos anos 80:
Na Universidade da Califrnia em Berkeley foi criada uma tecnologia que utiliza apenas os mesmos processos
de fabricao utilizados em circuitos integrados [1,2,7]. Possibilitou a construo de microturbinas, motores
eletrostticos e ultrasnicos, juntas mecnicas, etc. (Figura 9), mas a espessura das microestruturas era limitada
a 5m, e os materiais tinham necessariamente que ser os mesmos utilizados em microeletrnica (Si, SiO 2, Si3N4,
polisilcio, Al, Cr, etc.).

Figura 9 - Um trem de engrenagens parcialmente solto do substrato (escala de 100m por trao) [8].

No Forschungszentrum Karlsruhe, Alemanha, foi criada uma tecnologia em que as partes mecnicas so feitas
em pequenos moldes produzidos por litografia profunda por raios-x (Figura 10). Essa tecnologia possibilita a
fabricao de microestruturas de elevada razo-de-aspecto (por exemplo, uma parede de 200m de altura por
apenas 2m de largura) em materiais to diversos quanto metais, polmeros ou cermicas. Essas microestruturas
podem ser adicionadas a circuitos integrados, formando sistemas integrados. Por ser essa tecnologia formada
por etapas sucessivas de Litografia, Eletroformao e Moldagem, foi batizada com as iniciais em alemo dessas
operaes (LIGA).

A Tecnologia LIGA
A tecnologia LIGA foi originalmente concebida com base na litografia profunda por raios-x (LIGA-RX)
[1,2,3,8,,12], mas recentemente, graas a avanos na rea de materiais, viabilizou-se uma variante tecnolgica
baseada em litografia profunda por ultravioleta (LIGA-UV) [17].
A etapa primria da fabricao de uma microestrutura a litografia profunda [2,3,4,13,,16], que pode ser
tanto por raios-x quanto por ultravioleta, mas ambas obedecem ao esquema mostrado na figura abaixo (Figura

6
10), onde usa-se mscaras litogrficas convencionais no caso UV e mscaras especiais no caso RX [2,3,4,18]. O
leitor poder ver uma detalhada descrio do processo de litografia profunda por raios-x em PMMA no texto de
Aida El-Kholi, neste mesmo livro.

RADIAO

MSCARA

(C)
(A)

(B)

Figura 10 - Etapas da litografia profunda: A) Desenho da mscara litogrfica, onde as regies claras so
transparentes radiao e as regies escuras so opacas radiao, B) Projeo da imagem da
microestrutura numa resina fotosensvel (fotorresiste), tornando insolvel as regies atingidas pela radiao, e
C) Revelao da resina, removendo-se as regies no-atingidas pela luz e obtendo-se a microestrutura de
fotorresiste.

Caso se deseje uma microestrutura de fotorresiste, j se tem o produto final. Como exemplo deste caso podemos
citar a fabricao de engrenagens plsticas para relgios de pulso, que esto sendo feitas pelo processo LIGA-
UV para a empresa Swatch.
Caso se deseje produzir microestruturas de metal deve-se usar as microestruturas de resiste produzidas por
litografia ou microestruturas de plstico produzidas por moldagem como frmas para a eletroformao [2,19]
das microestruturas metlicas (Figura 11).

7
Figura 11 - Microestruturas metlicas podem ser produzidas a partir de formas produzidas por litografia
profunda, empregando-se o processo de eletroformao. Usualmente emprega-se Au, Ni, Cu e Cr no processo
de eletroformao. Dado um molde como ilustrado esquerda, produzem-se as microestruturas metlicas da
ilustrao da direita..

Caso se deseje produzir microestruturas cermicas, pode-se usar as microestruturas produzidas por litografia
como frmas nas quais se coloca lama cermica e procede-se queima em forno, onde o molde perdido
[11,12].
O processo de eletroformao utilizado tambm para produo de moldes para termomoldagem ou para
injeo de plstico [2,21], casos em que as microestruturas de resiste so replicadas em plstico. Essas estruturas
de plstico, por sua vez, podem ser utilizadas para a produo de partes metlicas ou de cermica em grande
escala e a baixo custo, substituindo o fotorresiste nos respectivos processos. Podem ainda as microestruturas de
plstico ser os produtos finais, merecendo especial destaque a produo de microreatores qumicos descartveis
de plstico para uso em laboratrios de anlises clnicas [2,21,22]. Os plsticos mais utilizados so o PMMA,
PVDF, POM e PA.

Exemplos de Microdispositivos LIGA

Diversas etapas da tecnologia LIGA j foram desenvolvidas no LNLS, podendo-se apresentar exemplos de
dispositivos de interesse para as reas de qumica, bioqumica, biomdicas e mecnica.
O exemplo mais intuitivo a microegrenagem apresentada a seguir (Figura 14), produzida tanto em fotorresiste
SU-8 quanto em Nquel. Podemos comparar o mesmo projeto de engrenagem microfabricado por LIGA-UV e
por LIGA-RX, notando-se a superior verticalidade das paredes do processo LIGA-RX.

8
A) B)
Figura 12 - Microengrenagem de 470m de dimetro e 125m de espessura produzida por litografia profunda
em fotorresiste SU-8. a) Caso em que se utilizou litografia UV. b) Caso em que se utilizou litografia RX. Note-se
a superior verticalidade das paredes obtida com RX.

Pode-se tambm fazer canais e eixos verticais de fotorresiste, nos quais podem ser montadas microegrenagens e
microturbinas, formando-se micromquinas, como mostrado na figura abaixo (Figura 13).

A) B) C)
Figura 13 - A) Micromotor hidrulico, e microfluxmetro. As engrenagens menores do micromotor, de 1mm de
dimetro, so giradas pelo fluir de um lquido ou gs e o movimento transmitido s engrenagens maiores, de
2 e 4 mm de dimetro, respectivamente B) Detalhe do microfluxmetro com turbina de 2mm de dimetro.
C) Fotografia de uma turbina. Em ambos os casos os canais e eixos foram feitos em fotorresiste SU-8 sobre
substrato de silcio e as partes mveis foram feitas parte e montadas nos eixos. Note-se os canais para fibras
pticas para medio da velocidade de rotao das engrenagens e da turbina.

Na maioria dos microssistemas de anlises qumicas e bioqumicas precisa-se realizar as operaes de filtragem
e mistura da amostra com um solvente, o que pode ser feito em filtros e misturadores constitudos apenas de
canais e orifcios, como mostrado na figura abaixo (Figura 14).

9
 Misturador

Figura 14 - a) Elementos filtrantes para lquidos. As partculas em suspenso no lquido ficam retidas na
matriz de postes. b) Misturador para lquidos. H duas entradas e uma sada, e na juno dos canais de
entrada h elementos geradores de turbulncia (turbuladores) para acelerar o processo de mistura. Ambos os
dispositivos foram feitos no LNLS com litografia profunda UV em fotorresiste SU-8.

Dispositivos mais complexos, feitos pela combinao de partes de polmero e filmes finos, j esto em produo
comercial, merecendo citar-se as bombas para lquidos e as vlvulas para lquidos e gases [ 23,,25]. O leitor
poder ver a detalhada descrio de um atuador linear LIGA no texto de Manfred Kohl, neste mesmo livro.
Complexos dispositivos metlicos, tais como acelermetros, filtros para lquidos e conectores eltricos, e
dispositivos pticos tais como redes de difrao, guias de ondas, lentes e chaves, podem ser vistos na referncia
[12].

Concluso
Foi apresentada ao () leitor (a) uma viso geral da tecnologia LIGA, preparando-o (a) tanto para o
entendimento dos demais seminrios sobre o assunto quanto para a leitura da bibliografia apresentada, onde uma
descrio detalhada de cada tpico pode ser encontrada.

Referncias
1. L. O. F Ferreira, Micromecnica Bsica, Notas de aula1, V Oficina de Microeletrnica, UNICAMP,
1996.
2. Mark J. Madou, Fundamentals of Microfabrication, CRC Press, 1997.
3. P. Rai-Choudhury, editor, Handbook of Microlithography, Micromachining and Microfabrication; Vol. 1:
Microlithography,1997.
4. P. Rai-Choudhury, editor, Handbook of Microlithography, Micromachining and Microfabrication, Vol. 2:
Micromachining and Microfabrication, 1997.
5. Petersen, K. E., "Silicon as a mechanical material," Proc. of the IEEE, (USA), Vol. 70, No. 5, pp. 420-457,
May 1982.
6. Ferreira, L. O. S, and Moehlecke, S., "A silicon micromechanical galvanometric scanner," Sensors and
Actuators - A, Vol. 73, No. 3, pp. 252-260, March, 1999.
7. Mehregany, M., Gabriel, K. J., "Integrated Fabrication of Polysilicon Mechanisms," IEEE Trans. On
Electron Dev., (USA), Vol. 35, No. 6, pp. 719-723, June 1988.
8. Frazier, A. B.; Warrington, R. O.; and Friedrich, C., The Miniaturization Technologies: Past, Present, and
Future,, IEEE Trans. on Industr. Electron., Vol.42, No. 5, pp. 423-430, october, 1995.
9. Ehrfeld, W.; Lehr, H., "LIGA Method: Deep x-ray Lithography for the Production of Three-Dimensional
Microstructures from Metals, Polymers and Ceramics," (Preprint) Radiation Physics.

10
10. Barcher, W.; Menz, W.; and Mohr, J.,The LIGA Technique and Its Potential for Microsystems - A
Survey, IEEE Trans. on Industr. Electron. , (USA), Vol. 42, No. 5, pp. 431-441, october, 1995.
11. Ugarte, D. Deep X-ray Lithography for Microfabrication, Proc. of the VII LNLS Users Workshop,
Campinas, SP, Brazil, 15-17 Dec. 1993.
12. Ehrfeld, W. and Mnchmeyer, D., Three-dimensional microfabrication using synchrotron radiation,
Nuclear Instrums. and Methods in Phys. Res., Neederlands, Vol. A 303, pp. 523-531, 1991.
13. Vladimirsky, Y.; Morris, K; Klopf, J. M.; Vladimirsky, O.; and Saile, V., X-ray Micro-Lithography
Exposure System for High Aspect Ratio Micromachining, Proc. of SPIE, (USA), Vol. 2640, pp. 36-44,
1995.
14. Dahlbacka, G. H; Pearce, J.; and Younger, F., Beamlines for thin and thick resist X-ray lithography,
Nuclear Instrums. and Methods in Phys. Res. , Neederlands, Vol. A 319, pp. 359-365, 1992.
15. Mohr, J.; Ehrfeld, W.; Mnchmeyer, D., Requirements on resist layers in deep-etch synchrotron radiation
lithography, J. Vac. Sci. Technol. B, Vol. 6, No. 6, pp. 2264-2267, Nov/Dec 1988.
16. Feiertag, G., Ehrfeld, W., Lehr, H., Schmidt, A. and Schimidt, M., Calculation and experimental
determination of the structure transfer accuracy in deep x-ray lithography, J. Micromech. Microeng., Vol.
7, pp. 323-331, 1997.
17. Despont, M., Lorenz, H., Fahrni, N., Brugger, J., Renaud, P., and Vettiger, P., High-Aspect-Ratio,
Ultrathick, Negative-Tone Near-UV Photoresist for MEMS Applications, Proc. Of the 10th MEMS
Workshop, Nagoya, Japan, pp. 6412-6416, Jan. 26-30, 1977.
18. Vladimirsky, Y., Vladimirsky, O., Saile, V., Morris, K. H., and Klopf, J. M., Transfer mask for hign aspect
ratio micro-lithography, Proc. of the SPIE, Vol. 2437, pp. 391-396, 1995.
19. Maner, W., and Ehrfeld, W., "Electroforming Techniques in the LIGA Process for the Production of
Microdevices," Materials & Manufacturing Processes, 4 (4), 527-537 (1988).
20. Both, A., Bacher, A., Heckele, M., Mller, K. D., Ruprecht, R., Strohrmann, M., Molding Process with
High Alignment Precision for the LIGA Technology, Proc. of the Micro Electro Mechanical Systems
MEMS95, pp. 186-190, 1995.
21. Boone, T. D., Hooper, H. H. and Soane, D. S., Integrated Chemical Analysis on Plastic Microfluidic
Devices, Proc. of the Solid State Sensor and Actuator Workshop, Hilton Head Island, South Carolina,
USA, pp. 87-92, June 8-11, 1998.
22. Elderstigm H. and Laarsson, O., Polymeric MST high precision at low cost, J. Micromech. Microeng.,
Vol. 7, pp. 89-92, 1997.
23. Gebhard, U., Hein, H., Just, E. and Ruther, P., Combination of a Fluidic Micro-Oscillator and a Micro-
Actuator in LIGA-Technique for Medical Application, 1997 International Conference on Solid-State
Sensors and Actuators, Chicago, June 16-19, 1997, pp. 761-764.
24. Bustgens, B., Bacher, W., Menz, W. and Schomburg, W. K., Micropump Manufactured by Thermoplastic
Molding, Proc. of the Micro Electro Mechanical Systems MEMS94, pp. 18-21, 1994.
25. Schomburg, W. K., Ahrens, R., Bacher, W., Engemann, S., Krehl, P. and Martin, J., Long-Term
Performance Analysis of Thermo-Pneumatic Micropump Actuators, 1997 International Conference on
Solid-State Sensors and Actuators, Chicago, June 16-19, 1997, pp. 365-368.

11
Centro de Componentes Semicondutores

Projetos
de
Circuitos Integrados

Luiz Carlos Moreira

 Sumrio

1 TCNICAS DE PROJETOS DE CIS

1.1 Introduo
1.2 Especificaes do projeto do CI
2 MODELO SPICE DE TRANSISTOR MOS
2.1 Transistor MOS (Metal Oxide Silicon)
2.1.1 Capacitncias MOS
2.1.2 Estudo da regio de depleo
2.1.3 Caractersticas I x V do MOS
2.2 Modelamento do MOS no simulador SPICE nvel 1
3 CIRCUITO INVERSOR PROCESSO nMOS
3.1 Circuito Inversor nMOS como carga integrada
3.2 Tipos de carga
3.3 Caractersticas Estticas do Inversor
4 CIRCUITO INVERSOR PROCESSO CMOS
4.1 Fluxo de Corrente x Dissipao de Potncia para o processo CMOS
4.2 Operao Dinmica do Inversor
5 PORTAS LGICAS
5.1 Porta NAND
5.2 Porta NOR
6 AIMSPICE - TEORIA
6.1 Anlise DC do (Ponto de Operao)
6.2 Anlise DC (Curva de Transferncia)
6.3 Anlise DC (Varredura da Temperatura)
6.4 Anlise de Transiente
6.5 Anlise da da funo de Transferncia do Inversor
6.6 Anlise de Rudo 38
6.7 Processador Grfico AIM POST PROCESSOR
7 AIMSPICE - PRTICA 40
7.1 Experiencia -1 Transistor nMOS
7.2 Experincia - 2 Transistor pMOS
7.3 Experincia - 3 Circuito Inversor pMOS
7.4 Experincia -4 Circuito Inversor pMOS com capacitncia na sada
7.5 Experincia -5 Circuito VCO (Voltage Control Oscillator) com transistores pMOS
7.6 Experincia -6 Circuito Flip-Flop RS com transistores pMOS
8 EDITOR DE LAYOUT MICROWIND
8.1 Simulador Eltrico do MICROWIND
8.2 Projeto de um circuito Inversor no processo CMOS
8.3 Visualizao 3D do Inversor
9 REFERNCIAS BIBLIOGRFICAS
 Projetos de Circuitos Integrados
1 Tcnicas de projetos de CIs
1.1 Introduo
Atualmente h um grande avano na rea da industria eletrnica de
Telecomunicaes e Computao como: Sistemas de Comunicao sem Fio, GPS-Global
Positioning System, Sistemas de TVs a cabo, Microprocessadores e Memrias. Estes
avanos foram possibilitados devido capacidade tecnolgica da microeletrnica que
permitiu a integrao de milhes de transistores em um nico circuito integrado e de uma
forma resumida temos as seguintes vantagens:
Aumento da velocidade de operao do CI;
Capacidade de realizar tarefas complexas;
Maior confiabilidade;
Maior segurana de projeto;
Reduo de Custos;
Menor tamanho fsico.
Para atender estas vantagens hoje temos diversas tecnologias comercialmente que so:
Bipolares em Si;
Unipolares utilizando a tecnologia MOS em Si;
Semicondutores compostos tipo III-V como: (GaAS, lnP, etc.).
Cada uma destas tecnologias apresenta vantagens e desvantagens em relao s
outras em funo da aplicao especifica. Uma das tecnologias que tem se destacado
muito no mercado e a tecnologia MOS (Metal Oxide Silicon) devido as seguintes
vantagens:
Baixo consumo de potncia ;
Facilidade de integrao.

Devido as estas vantagens foram desenvolvidos tcnicas de projetos de circuitos

integrados de aplicaes especificas (ASICs) como:

PLDs (Dispositivos Lgicos Programveis) - um circuito monoltico com fusvel ,

anti-fusvel, ou lgica baseada em clula de memria, que pode ser programado.

FPGA (Field Programable Gate Array) - um circuito composto de uma matriz de

transistores MOS, sendo possvel a programao do circuito atravs de softwares
especializados como o MAXPLUS da Altera.

Gate Array - O circuito integrado monoltico composto de linhas e colunas de

transistores.

Standard Cell - um circuito monoltico que personalizado em todas as camadas

utilizando uma biblioteca que incorpora estruturas de circuitos pr caracterizadas.
 Teoria do MOS (Metal Oxide Silicon)

Full Custom - um circuito monoltico que pode ser projetado "manualmente" , desde
o incio.

Este circuitos integrados podem ser classificados como:

Circuito Integrado Dedicado - um CI onde todas as camadas
(mascaras) so personalizadas.
Circuito Integrado Semi-Dedicado - um CI onde algumas
camadas (mscaras) so personalizadas.

Para entender melhor as vantagens e desvantagens dos ASICs convm estudar o

diagrama da figura-1 que mostra os tipos de ASICs em funo:

Figura 1 O Universo dos ASICs

Donde podemos concluir que o tipo de ASIC mais verstil e com maior capacidade de
integrao (Densidade) o Full-Custom, mas tambm tem um elevado custo de
desenvolvimento, demora muito tempo para chegar at o mercado e risco de no
funcionar corretamente devido a sua complexidade (Imagine um processador com 9
milhes de transistores). Como podemos ver temos vrios modos de projetar um circuito
integrado.

Figura 2 Seqncia de projeto do ASICs.

4
 Teoria do MOS (Metal Oxide Silicon)
Para projetar de circuitos integrados devemos primeiramente especificar o projeto a
ser executado conforme mostra a figura-2. Com base nas especificaes do projeto
devemos escolher qual o tipo de ASICs atende melhor as especificaes do projeto. E
finalmente, a ferramentas de CAD apropriadas.

1.2 Especificaes do projeto do CI

Nesta etapa, o engenheiro de desenvolvimento deve conhecer todas as
especificaes do circuito a ser projetado. Assim, nesta etapa pode ser considerada o
nvel fsico, ou seja deve-se conhecer todos os nveis de tenso e corrente do projeto,
para abstrair o topologia do circuito a nvel de capacitores, resistores e transistores.
ASICs
Com bases nas especificaes do projeto o engenheiro de desenvolvimento ou
projetista de circuito integrado pode definir qual o tipo de ASICs deve ser utilizado. Por
exemplo: Temos que projetar um circuito PLL (Phase Locked Loops) para operar com uma
freqncia de 2GHz. Primeiramente, devemos saber qual tecnologia trabalha com est
freqncia. Depois devemos verificar se existe Gate Array, PLDs, FPGA ou se devemos
utilizar Full-Custom. Com estas bases podemos passar para a etapa seguinte.
Ferramentas de CAD
Aps a especificao do tipo de ASICs a ser utilizado devemos verificar se a
ferramentas de CAD esto disponveis para o desenvolvimento do projeto tanto a nvel de
simulao como a nvel de layout. Por exemplo, no circuito conclumos que podemos
utilizar Full Custom para projetar o CI utilizando no processo CMOS 0.18m. Para isso,
diversas empresas de projetos de circuitos integrados oferecem sua ferramentas como:
Mentor Graphics
Cadence
Tanner
Synops
Na maioria deste pacotes existem simuladores eltricos baseados na filosofia
SPICE. No software Mentor temos o Eldo como simulador eltrico.

5
 Projetos de Circuitos Integrados

2 MODELO SPICE DE TRANSISTOR MOS

2.1 Transistor MOS (Metal Oxide Silicon)

Nesta etapa discutiremos primeiramente o modo de operao do MOS (Metal Oxide
Silicon). Para comear mostraremos a sua simbologia de canal N e canal P conforme
mostra a figura-3. Onde podemos verificar que o MOS composto de quatro terminais:
Fonte, Dreno, Porta e Bulk.

Figura 3 Simbologia do transistor MOS.

2.1.1 Capacitncias MOS

Para entender melhor o funcionamento de transistores MOS devemos

primeiramente estudar as capacitncias MOS.

Figura 4 Modelo utilizado para calcular as capacitncias.

Considere a figura-4 com uma seo transversal de um transistor MOS com as regies de:
dreno, fonte e substrato. Aplicando uma tenso Vgs na porta do transistor e colocando a
 Projetos de Circuitos Integrados
fonte, dreno e bulk para terra formaremos um capacitor MOS. Deste modo, verificaremos
trs tipos de capacitncia MOS em funo da tenso Vgs na porta do transistor:

Acumulao;
Depleo;
Inverso.

Acumulao:

Considere a tenso Vgs < 0 conforme mostra a figura-5. Nesta condio as lacunas se
concentram junto ao xido de porta. A espessura do xido no modelo SPICE MOS
chamado de TOX (Thickness Oxide).

Figura 5 Transistor MOS em acumulao.

Depleo

Considere a figura-4 com uma tenso Vgs no suficiente negativa para ter uma alta
concentrao de lacunas ou uma tenso Vgs no suficiente positiva para ter uma alta
concentrao de eltrons. Nesta condies teremos uma superfcie embaixo da porta do
transistor depletada. Assim, temos duas condies:
Quando a tenso Vgs torna-se mais negativa (<<0) temos um acumulo de lagunas
em embaixo da porta do transistor.
Quando a tenso Vgs torna-se mais positiva (>>0) temos um acumulo de eltrons
embaixo da porta do transistor.

7
 Projetos de Circuitos Integrados
Logo, com o aumento da tenso Vgs ser formada uma capacitncia embaixo da porta do
transistor conforme mostra a figura-5 esta capacitncia ser chamada de "capacitncia de
depleo" conforme mostra a figura-6.

Figura 6 Transistor MOS em depleo.

Inverso
Quando a tenso Vgs maior do que a tenso de limiar Vt (Vgs>Vt) temos uma
grande concentrao de eltrons na superfcie do Si junto ao xido de porta conforme
mostra a figura-6.
Na figura-7 podemos verificar a variao da capacitncia de xido Cox do
transistor MOS. Podemos observar as 3 condies de capacitncia de xido.

Figura 7 Grfico da configurao da figura-2.

Existem outras capacitncias envolvidas no transistor MOS conforme mostra a

figura-6. As capacitncias envolvidas so:
Cgd - Capacitncia entre porta e dreno;
Cgs - Capacitncia entre porta e fonte;
Cdb - Capacitncia entre dreno e bulk,
Csb - Capacitncia entre fonte e bulk.

8
 Projetos de Circuitos Integrados

Figura 8 Capacitncias MOS.

A capacitncia entre porta e bulk dada pela equao-1.

 Leff

OX .(L 2LD ).W
Cgb = (1)
Tox
Onde, ox a constante dieltrica do xido, W a largura do transistor, Tox a espessura
do xido do transistor e Leff (L-2LD) o comprimento efetivo do canal do transistor.

A capacitncia entre porta e dreno, fonte dada pela equao-2.

OX .LD.W
Cgd, s = (2)
Tox
No simulador SPICE as capacitncias da equao-2 so chamadas de capacitncias de
"overlap" de dreno e fonte CGDO - ( Capacitance Gate Dreno Overlap) e CGSO -
(Capacitance Gate Source Overlap). Na equao-3 temos o clculo de capacitncia entre
porta e dreno utilizando o parmetro CGDO e na equao-4 temos o clculo da
capacitncia entre porta e fonte utilizando parmetro CGSO.

o.LD
Cgd = CGDO.W = .W (3)
Tox
e
Cgs = CGDO.W (4)
A capacitncia total, normalizada independente da largura e comprimento do canal
do transistor MOS, entre o porta e terra no circuito da figura-4 a soma de Cgs, Cgd e Cgb
conforme a equao-7.
o
Cox = (5)
Tox
O termo Cox chamado capacitncia de xido para um determinado processo. Por
aF
exemplo da foundry MOSIS (CN20) temos um Cox de 800 conhecendo o L e W do
m 2
transistor podemos calcular a capacitncia de xido total do circuito conforme a equao-
6.
Cox = Cox.W.L (6)

9
 Projetos de Circuitos Integrados
Na tabela-1 temos um sumrio das capacitncia envolvidas no transistor MOS em
diversos tipos de operao.
Tabela 1 Capacitncias MOS.
Nome Regio de Corte Regio Linear Regio de Saturao
Cgd 1
.W.L.C' ox
CGDO.W CGDO.W
2
Cdb Cjdep Cjdep Cjdep
Cgb C' ox.W.Leff + CGBO.L CGBO.L CGBO.L
Cgs 1
.W.L.C' ox
2
.W.L.C' ox
CGSO.W 2 3
Csb Cjdep Cjdep Cjdep

2.1.2 Estudo da regio de depleo

Na figura-6 verificamos a existncia de uma regio de depleo e podemos verificar que
h uma inverso quando Vgs >Vt (Tenso de Limiar). Nestas condies existe uma regio
de Depleo entre o canal invertido e o substrato e a espessura da depleo dada pela
equao-7.
2. si . 2 si s F
Xd = = (7)
q.NA q.NA
Onde, NA o numero de tomos aceitador no substrato, s o potencial eletrosttico na
interface xido-silcio. O potencial eletrosttico do substrato tipo P dado por:
K.T NA
F = ln (8)
q ni
Onde, ni a concentrao intrnseca do silcio=1.45x1010 cm-3.
Na regio de depleo no existem carga mveis no material semicondutor tipo P e a
carga concentrada na porta do transistor dada pela equao-9.
Qb = q.NA.Xd = 2.si.q.NA . S F Acumulao (S=F) Qb=0 (9)
Na condio de tenso de limiar, Vg=Vt, temos S=-F. Nesta situao a carga de
depleo dada por:
Qbo = 2.si.q.NA . 2F (10)
Acima temos o substrato e fonte ligados para terra. Se a fonte tem um potencial maior que
o substrato, temos uma diferena de potencial chamada de "Vsb". Neste caso a carga
negativa na regio de depleo dada pela equao-11.
Qbo = 2.si.q.NA . 2F + Vsb (11)
Exemplos - 1
Para fixar os conceitos expostos acima temos o seguinte exerccio:
Dados:
atoms
Dopagem de substrato de 1015
cm3
Vgs = Vt e Vsb = 0
Pergunta:
1) Qual o potencial eletrosttico na regio do substrato ?
K.T NA 1015
R: F = ln = 26mV. ln = 290mV
q ni 14.5 x10 9

2) Qual a largura da camada de depleo ?

10
 Projetos de Circuitos Integrados

R: Xd =
2 si s F
=
( )
2 . (11,7 ). 8.85x10 -14 F/Cm . (2 . 0.29V )
= (0.866m)
q.N A C 15 Atoms
1.6x10 . 10 .
-19

atom cm 3

3) Qual a carga contida na regio de depleo debaixo do porta do transistor na

regio de depleo
C 15 Atoms cm3
R: Qbo = q.NA.XD = 1.6x1019 .(0.866m) = 139
aC
.10 .
Atom cm3 1012 m3 m2

Considere o circuito onde a tenso Vgs = Vt e de acordo com a figura-9. A tenso entre A
e B ser VBC :

Figura 9 Clculo da tenso de Limiar.

Podemos verificar atravs da figura-9 que h uma capacitncia de xido Cox cujo isolante
um xido e a diferena de potencial dada pela equao-12.
Qb
VBC = (12)
Cox
O potencial de superfcie necessrio dado pela equao-13.
Qb
VB = 2F (13)
Cox
Cargas positivas existem na interface xido-silcio devido a imperfeies da superfcie ou
pelo uso de implantao de ons para ajustar a tenso de limiar dos MOS. Estas cargas
positivas so chamadas de Qss com a unidade de coulombs/rea. Assim, a equao-13
pode ser rescrita conforme equao-14.
Qb Qss
VB = 2F (14)
Cox
A tenso de limiar o potencial entre o ponto D (bulk) e o ponto A (Material)
conforme mostra a figura-8. A diferena de potencial entre o porta e bulk (substrato tipo P)
pode ser determinada pela somatria de potenciais entre diferentes materiais do MOS
conforme mostra a figura-10. Somando potenciais de contato entre bulk e porta poly n+
com uma concentrao de ND,Poly temos a equao-15.

11
 Projetos de Circuitos Integrados
K.T ND,Poli K.T NA
ms = G F = ln + ln (15)
q ni q ni

Assim a tenso de limiar Vt ser dado pelas equaes (16-18).

Qb Qss
Vt = 2F 2ms (16)
Cox
Qbo Qss Qbo Qb
= ms 2F + (17)
Cox Cox

= ms 2F +
Qbo Qss
Cox
+
2.q. si .NA
Cox
[ 2 F + Vsb 2F ] (18)
Quando a fonte esta em curto em relao ao substrato Vsb=0.
Qbo Qss
Vt NO = ms 2 F + (19)
Cox
O coeficiente do efeito de corpo ou fator de corpo dado pela equao-20.
2.q. si .NA
= (20)
Cox

Figura 10 Determinao do potencial de contato entre poly e substrato.

A equao-18 agora pode ser rescrita como:

Vt N = Vt NO + . 2F + Vsb 2F (21)
A tenso de Banda Plana dada pela equao-22.
Qss
VFB = ms (22)
Cox
A tenso de limiar zero-bias pode ser escrita em termos da tenso de banda plana.
Qbo
VT NO = VFB 2 F + (23)
Cox
Exemplo - 2:
Dados:
aF
NA= 1015
m 2
aF
Cox = 800 conforme parmetros da Foundry MOSIS.
m 2

12
 Projetos de Circuitos Integrados
Pergunta:
Estime o (GAMMA)

col 15 atoms cm3

19
.(11.7 ). 8.85 aF
.10 cm m
3 3
2. 1.6 x10

atom

m

1
R: = = 0,228 V 2
aF
800
m 2

Exemplo - 3:

Estime a tenso de limiar zero-bias do MOS do exemplo-1

Dados:
atoms
Nvel de dopagem do poly10 20
cm 3
Pergunta:

O que acontece com a tenso de limiar quando a uma contaminao de sdio causa uma
aC
impureza de 40 na interface xido-semicondutor ?
m 2
R:
10 20
ms = F G = 290mV 26mV. ln = 879mV
1.45 x10 9
2 F = 580mV
aC
139
Qbo m2
= = 173mV
Cox aF
800
m2
Qss
= 50mV
Cox
A tenso de limiar da equao-19 sem a contaminao de -126mV, com a contaminao
do sdio a tenso de limiar de -176mV. Para compensar ou ajustar a tenso de limiar
pode ser implantado ons p+. Este ons efetivamente aumentam o valor da tenso de limiar
Cc
por Cox , onde Q c a densidade de carga pela unidade de rea devido a implantao.
Se NI a dose de implantao inica em atoms/Unidade de rea. Assim, podemos
escrever a seguinte equao:
Qc = q.NI
e a tenso de limiar ser: (24)
Qbo Qss + Qc
Vt NO = ms 2F + (25)
Cx

2.1.3 Caractersticas I x V do MOS

Aps familiarizao com os parmetros de capacitncia e tenso de limiar do
transistor MOS. Agora verificaremos as funes caractersticas de operao do transistor
em funo da corrente e tenso do transistor nas regies de Corte, Triodo e Saturao
conforme mostra a figura-11

13
 Projetos de Circuitos Integrados

Figura 11 Grfico das regies de operao do MOS

Regio de Corte
Na regio de corte do transistor nMOS com uma tenso de porta Vgs=0 a corrente
entre dreno e fonte ser = "0" ( na verdade ela pode ser da ordem de pA ou nA.
Regio de Triodo
Quando Vgs>Vt forma um canal invertido em baixo da porta do transistor e com
uma tenso Vds > 0, temos um fluxo de corrente entre fonte e dreno conforme mostra a
figura-12. Inicialmente as cargas so armazenadas sobre a capacitncia de xido Cox. O
potencial entre o eletrodo de porta e o canal Vgs-V(y), a carga da camada de inverso
ser dada pela equao-26.

Qch = Cox.[Vgs V( y )] (26)

Figura 12 Comportamento do MOS na regio de triodo.

Como Qb est presente na camada de depleo do MOS devido a tenso Vt
conforme mostra a equao-27.
Qb = Cox.Vt N (27)
A carga total til no canal para a conduo de corrente entre fonte e dreno dado
pela diferena entre a equao 26 e 27 conforme mostra a equao-28.
Q I ( y ) = Cox.(Vgs V (y ) Vt N ) (28)

14
 Projetos de Circuitos Integrados
A variao da resistncia de canal em funo do comprimento dy e da largura W e
dado pela equao -29.
1 dy
dR = . (29)
n.Ql(y ) W
Onde, n a mdia da mobilidade de eltrons atravs do canal com a unidade de
cm2/V.sec.
A queda de tenso na resistncia varivel dada pela equao-31.
Id
dV( y ) = ID . .dy (30)
W. n .Q l (y )
Substituindo a equao-28 em 30 temos:
Id.dy = W.n.Cox(Vgs V (y ) Vt N ).dV (y ) (31)
Deste modo, teremos a Transcondutncia do transistor nMOS conforme mostra a
equao-32.
OX
KpN = n.Cox = n (32)
Tox
O transistor pMOS ser representado pela equao-33.
OX
KpP = p.Cox = p (33)
Tox
A corrente do Id ser obtida pela integrao do lado esquerdo da equao-31. Os
limites de integrao da equao-34 so em funo do comprimento de canal (0 a L) e da
tenso entre dreno e fonte conforme mostra a equao-34.
L Vds
Id dy = W .KP. (Vgs V (y ) Vt N ).dV (y ) (34)
0 0

ou
W Vds 2
Id = KPN. (Vgs Vt N ).Vds (35)
L 2
Entretanto, descreveremos a equao-35 em funo do parmetro da transcondutncia
conforme mostra a equao-36.
W
= KPN. (36)
L
ou
Vds 2
Id = (Vgs Vt N ).Vds (37)
2
A equao-38 descreve a corrente id para o transistor pMOS.
W Vds 2
Id = KPP . (Vgs Vt N ).Vds (38)
L 2

Regio de Saturao
Quando o transistor MOS opera em pinched-off temos VdsVgs-Vt e Vgs>Vt logo estar
na regio de saturao. Substituindo Vds,sat dentro da equao-35 temos a equao-39.
Id =
KPN W
.
2 L
[ 2
]
(Vgs VtN )2 = (Vgs VtN ) (39)
Desprezando a difuso lateral de fonte e dreno, podemos considerar como
comprimento de canal, a diferena entre L e o comprimento da regio de depleo junto
ao dreno, como mostra a figura-13
L elc = L draw XDl (40)

15
 Projetos de Circuitos Integrados
Substituindo a equao-40 em 39 temos a representao da corrente de dreno na
equao-41.
Id =
KPN W
. (Vgs VtN )2 (41)
2 L elec

Figura 13 Comportamento do MOS na regio de saturao.

Qualitativamente reduzindo o valor Lelec e aumentando a corrente ID que a largura da
camada de depleo aumenta com o incremento da tenso Vds. Este efeito chamado de
channel lenght modulation. Para determinar a alterao da corrente de sada entre dreno e
fonte devemos derivar a equao-41 em funo da tenso Vds conforme mostra a
equao-42.
(Vgs VtN )2 . dL elec = Id. 1 . dX dl
Id KPN W
= . (42)
Vds 2 L2 elec dVds L elec dVds

ou seja,
1 dX dl
= . (43)
L elec dVds
O o parmetro do comprimento da modulao de canal: maior que 0.1 para
dispositivos de canal curto e para dispositivos de canal longo maior que 0.01. Podemos
rescrever a equao-43 dentro da equao 41 e temos como resultado a equao-44.
. (Vgs Vt N ) .[1 + C (Vds Vds, sat )]
KPN W
Id =
2
(44)
2 L
2.2 Modelamento do MOS no simulador SPICE nvel 1
Atravs dos clculos na seo 6 podemos montar um arquivo de parmetros de
modelos para o simular eltrico AIMSPICE.
Nvel 1 Parmetros do modelo para VtN;
Os seguintes parmetros so relatados para calcular o VtN no SPICE.

16
 Projetos de Circuitos Integrados
Smbolo Nome Descrio Default Tpico Unidade
VtNO VTO Zero-bias threshold voltage 1.0 0.8 Volts
GAMMA Body-effect parameter 0 0.4 V1/2
2F PHI Surface to bulk potential 0.65 0.58 V
NA NSUB Substrate doping 0 1E15 cm-3
Q'ss/q NSS Surface state density 0 1E10 cm-2
TPG Type of gate material 1 1 -

Os seguintes parmetros so relatados para calcular o VtN no SPICE.

Smbolo Nome Descrio Default Tpico Unidade

KP KP Transcondutance parameter 20E-6 50E-6 Volts
Tox TOX Gate-oxide thickness 1E-7 40E-9 m
PHI Channel-lenght modulation 0 0.01 V-1
LD NSUB Lateral diffusion 0 2.5E-7 m
n,p UO Surface mobility 600 580 2
cm /Vs

Modelos do SPICE para fonte e dreno implantados.

Smbolo Descrio Default Tpico Unidade

RD Drain contact resistance 0 40
RS Source contact resistance 0 40
RSH Source/Drain sheet resistance 0 50 /sq.
CGBO Gate-bulk overlap capacitance 0 4E-10 F/m
CGDO Gate-drain overlap capacitance 0 4E-10 F/m
CGSO Gate-source overlap capacitance 0 4E-10 F/m
PB , PBSW Bottom, sidewall built-in potential 0.8 0.8 V
MJ , MJSW Bottom, sidewall grading coefficient 0.5 0.5 -
CJ Bottom zero-bias depletion capacitance 0 3E-4 F/m2
CJSW Sidewall zero-bias depletion capacitance 0 2.5E-10 F/m
IS Bulk-junction saturation current density 1E-14 1E-14 A
JS Bulk-junction saturation current density 0 1E-8 A/m2
FC Bulk-junction foward bias coefficient 0.5 0.5 -

Modelos mais completos e mais precisos so:

Nvel 2 e 3.
BSIM 1,2 e 3.

17
Circuito Inversor
e
Portas Lgicas
 Projetos de Circuitos Integrados
3 Circuito Inversor no processo nMOS

Circuitos inversores so utilizados principalmente em circuitos digitais e sua funo

inverter o sinal de sada em relao ao sinal de entrada. Inversores que fazem uso da
tecnologia MOS (Metal Oxide Silicon) podem ser projetados em diversos processos como
mostra a tabela-2.
Tabela 2 Diversas implementaes com transistores MOS.
Processo Carga

Depleo
pMOS
Enriquecimento

Depleo
nMOS
Enriquecimento

CMOS

Neste trabalho, mostraremos circuitos inversores em dois processos um no processo

CMOS e outro no processo nMOS com carga em Enriquecimento.

3.1 Circuito Inversor nMOS como carga integrada

O inversor nMOS usa invariavelmente um dispositivo MOS funcionando como
resistncia de carga. O tamanho reduzido do MOS motivo bsico de seu uso como tal.
Enquanto um MOS de carga de 100K ocupa aproximadamente 6.66 ou seja, 25 x 25 m2 ,
uma resistncia do mesmo valor exigiria 7,5m x 7,5 mm. Outra vantagem importante do
uso do MOS como dispositivo de carga resulta quando se controla sua porta, o qual
permite que o dispositivo de carga conduza apenas em determinados intervalos. o caso
de circuitos de lgica dinmica, que apresentam reduzidos nveis de potncia.
Como vimos, um inversor constitudo por um transistor de comando QD, e por um
inversor de carga QL . Em princpio, podemos Ter diferentes combinaes na constituio
dos inversores levando em conta o tipo de dispositivo (Depleo ou Enriquecimento)
polaridade do canal ( N ou P) e regio de operao ( Triodo ou Saturao).
Os inversores com MOS utilizam sempre transistores de comando operando em
modo de enriquecimento. Desta forma as tenses de polarizao de dreno e porta so de
mesma polaridade , o que oferece compatibilidade circuital para estgios de acoplamento
direto . Particularizando para canal N, podemos fazer uma lista de combinaes obtendo a
tabela-3.
Tabela 3 Inversores com diferentes cargas.
Comando QD Carga QL Designao
nMOS, enriquecimento(Triodo) nMOS, enriquecimento(Triodo) NELT
nMOS, enriquecimento(Triodo) nMOS, enriquecimento(Saturao) NELS
nMOS, enriquecimento(Triodo) nMOS, depleo (Saturao) NDLS
 Projetos de Circuitos Integrados

3.2 Tipos de carga:

Carga saturada
A figura-14 mostra este tipo de inversor. Pode-se notar que a porta do transistor de carga
est ligada ao dreno; desta forma Vgs=Vds e por seguinte Vds > Vds (Tenso de
saturao). Assim, o transistor de carga operar na regio de saturao.

Figura 14 Inversor bsico nMOS.

Carga no saturada
Se a porta do nMOS de carga se liga a uma fonte de alimentao Vgg de um valor tal que
Vds < Vds o transistor trabalhar na regio triodo. A condio para conseguir isto :
Vgg-Vt>Vdd (45)
Esta condio fcil de se verificar; de acordo com a figura - 14 se tem:
Vds=Vgs-(Vgg-Vdd)
Se impormos a condio que:
Vds<Vgs-Vt
Assumindo que
Vds=Vgs-Vt
Conclumos que o dispositivo de carga est operando na regio de triodo.

3.3 Caractersticas Estticas do Inversor

Em seguida, descreveremos as principais caractersticas de corrente continua do
inversor, que serviram como base de projeto do mesmo. A anlise ser simplificada ,
tendendo a expresses prticas.
Nvel Lgico 1 (Superior)

Usaremos durante todo o desenvolvimento, lgica positiva, ou seja, em nosso caso

, nvel lgico "1" = + Volts e nvel lgico "0" dado por 0 Volts. A seguir calcularemos a
tenso do nvel lgico "1" sada do inversor.
Carga saturada - Referindo-se figura-14, quando Vin=0V, o nMOS de comando estar
cortado e a corrente que flui pelo transistor de carga ser devida fuga da regio
difundida que forma o dreno do transistor de comando, QD e a fonte da carga, assumindo
que (Vgi)D > 0. O nMOS de carga. O nMOS de carga para permitir esta passagem de
corrente deve ter Vgs>Vgi (Vbs); como difcil de prever esta corrente alguns autores
aproximam Vgs ao valor Vt (Vbs). Desta forma, a tenso de sada, Vo, de nvel lgico "1"
ser:

20
 Projetos de Circuitos Integrados
VoVdd-Vt (Vbs) (46)

onde, Vt (Vbs) a tenso de limiar dependente da tenso substrato-fonte, Vbs. Com o

substrato polarizado.

Vbs=Vbg (tenso de substrato)-Vo (47)

b) Carga no saturada - Quando a expresso (Vgg-Vt(Vbs)>Vdd obedecida, o nMOS

est operando na regio de triodo. Pode-se desenhar as curvas Vgg-Vdd=Vgs-Vds sobre
as caractersticas de dreno do nMOS de carga, para mostrar que quando Vgg-Vdd >
Vt(Vbs), o transistor de carga somente apresenta corrente quando Vds>0. Desta forma
conclumos que a tenso nvel lgico "1" ser:
Vo Vdd (48)
A figura-15 mostra as curvas experimentais de transferncia para dois tipos de
carga.

Figura 15 Curva de transferncia dos inversores.

Nvel lgico "0" (Inferior)

O inversor est no estado de conduo quando a sua entrada est no nvel lgico
superior. O transistor de comando conduz e, como tem maior que o nMOS de carga ,
capaz de levar a tenso de sada a um valor pequeno. Propomos nos agora a calcular
este valor.

Carga saturada - Para o clculo do nvel lgico inferior que VtD -=VtL posto que
(Vbs)L=Vbg-Vo e como Vo0, resulta que (Vbs)L=(Vbs)D.
Como nvel lgico superior , Vdd-VtL deve excitar adequadamente o estgio seguinte,
assumiremos que Vin = Vdd-Vt.
Posto que Vo deve tender a zero Volts, usaremos as seguintes expresses:

Para QD, Id = D .(Vgs Vt ).Vds (49)

D
Para QL, Id = .(Vgs Vt ).Vds (50)
2

21
 Projetos de Circuitos Integrados

Assim:
D
D .(Vdd 2.Vt ).Vo = .(Vdd Vo Vt )
2
2
Desprezando Vo2,
.(Vdd Vt )
2
Vo = (51)
2.[(Vdd 2.Vt )(
. R + 1) + Vt ]

onde
W

. R L D
R = = (52)
L W

L L

b) Carga no saturada - Levando se em conta as aproximaes anteriores e com Vin=Vdd

resulta,

2
D .(Vdd Vt ).Vo = L (Vgg Vo Vt )(
. Vdd Vo ) (Vdd Vo )
1
(53)
2

Desprezando Vo2,

(Vgg Vt ).Vdd 1 Vdd 2

Vo = 2 (54)
(Vdd Vt )(. R + 1) + Vgg Vdd

4 Circuito Inversor processo CMOS

O circuito inversor formado de dois tipos de transistores MOS um tipo N e outro
tipo P no processo CMOS conforme mostra a figura-16. Um modo ideal para explicar o
funcionamento do inversor atravs de chaves. Ou seja, quando a chave est fechada o
transistor esta conduzindo e quando a chave esta aberta o transistor est cortado.

A
B C

Figura 16 Circuito Inversor.

Considere uma tenso de entrada Vin igual a =0V na entrada do inversor. Isto faz
com que o transistor pMOS entre em estado de conduo e consequentemente a chave
ch esta fechada. No transistor nMOS temos uma situao contrria, ou seja, ele est
cortado e consequentemente a chave ch est aberta conforme mostra a figura-16 B.
Assim, a tenso de sada Vout igual a Vdd. Considere agora uma tenso de entrada no

22
 Projetos de Circuitos Integrados
inversor Vin = Vdd(5v, normalmente) conforme mostra a figura-16 C, teremos uma
situao contrria, ou seja, o transistor pMOS est cortado e o transistor nMOS est
conduzindo. Assim, a tenso de sada Vout do inversor aterrada. Deste modo, teremos
na sada do inversor uma tenso inversa da entrada. Aprendemos anteriormente que o
transistor MOS trabalha nas regies de Corte, Saturao e Triodo e que o inversor tem
uma tenso de entrada Vin e tenso de sada Vout. Logo podemos levantar a sua curva
de transferncia Vin X Vout conforme mostra a figura-17.

Figura 17 Curva de transferncia do Circuito Inversor .

Esta curva composta de 5 regies de operaes que so chamadas de A,B,C,D e

F. Na regio (A) temos o transistor pMOS conduzindo na condio de Triodo e o transistor
nMOS cortado, pois a tenso de entrada est abaixo da tenso de limiar (Vt) conforme
mostra a figura-17. Na regio (B) temos a transistor pMOS em Triodo e o transistor nMOS
na Saturao. Na regio (C) temos ambos transistores em Saturao. Na regio (D) o
transistor pMOS est saturado e o transistor n MOS est em Triodo e na regio (E) o
transistor pMOS est cortado e o nMOS est em Triodo. Aps o estabelecimento das
condies de operao do inversor podemos formular as equaes dos transistor "p" e "n"
MOS para a regio de saturao e triodo temos as seguintes equaes:

Para a condio de Triodo do transistor nMOS temos:

[
IDN = KN. 2.(Vin Vt N ).Vout Vout 2]para Vout Vin Vt N (45)
1 W
Onde: KN = N .Cox
2 L

Para a condio de Saturao temos:

IDN = K N.(Vin Vt N ) Vout Vin Vt N
2
para (46)

Para a condio de Triodo do transistor pMOS temos:

[
IDP = K P . 2.(Vdd Vin Vt P ). (Vdd Vout ) (Vdd Vout )
2
] Vout Vin + Vt P (47)
1 W
Onde: KP = P .Cox
2 L
Para a condio de Saturao temos:

23
 Projetos de Circuitos Integrados
IDP = K P .(Vdd Vin Vt P )
2
Vout Vin Vt P (48)

Na regio C temos o chamado ponto de chaveamento do inversor (Inverter

Switching Point) onde a tenso de sada igual tenso de entrada (vdd/2=Vsp) e ambos
transistores esto na saturao.
W
N .Cox
= L N,P temos a seguinte equao-49:
Considerando, K N,P =
2 2

N
(Vsp Vt N )2 = P (Vdd Vsp Vt N )2 (49)
2 2

Resolvendo temos:
N
.Vt N + (Vdd Vt P )
P
Vsp = (50)
N
1+
P

4.1 Fluxo de Corrente x Dissipao de Potncia para o processo CMOS

Conforme mostrado anteriormente o inversor CMOS apresenta dois transistores em

srie chaveados ao mesmo tempo. A figura-18 mostra que a mxima corrente no inversor
ocorre quando a tenso de entrada igual a vdd/2 este aumento de corrente influncia na
dissipao de potncia do circuito.

Figura 18 Curva de potncia do inversor MOS.

4.2 Operao Dinmica do Inversor

Quando projetamos um circuito inversor dentro do circuito integrado temos que
levar em considerao a capacitncia de sada conforme mostra a figura-19. Esta
capacitncia pode ser de metal-1 para substrato. Geralmente a capacitncia de sada do
inversor da ordem de 10-15 F. Mas dependendo da freqncia de operao, corrente de
carga do inversor e quantidade de interligaes com outros circuitos esta capacitncia
pode ser significativa. Em funo deste problemas apresentados, o sinal na sada do
inversor pode sofrer distores fazendo com que o circuito seguinte no interprete

24
 Projetos de Circuitos Integrados
corretamente o sinal. Para isso, necessitamos calcular o tempo de carga e o tempo de
descarga do sinal. Na figura-19 temos um circuito inversor com uma capacitncia ligada
na sada Vout. Assim, podemos verificar o tempo de carga e descarga em funo dos
transistores pMOS e nMOS. O transistor pMOS tem a funo de carregar o capacitor e o
transistor nMOS tem a funo de descarregar o capacitor na sadia do inversor. Logo,
podemos concluir que o tempo de fase de descarga TPHL diferente do tempo fase de
carga TPLH . Isto deve se diferena de mobilidade das cargas nos transistores, ou seja, a
mobilidade no transistor nMOS e maior que a do transistor pMOS.
Figura 19 Circuito Inversor com carga capacitiva na sada.

Na figura-20 temos representado a descarga do capacitor atravs do transistor

nMOS, onde a tenso Vgs do transistor nMOS igual a Vdd, conseqente a corrente ser
mxima. O tempo de fase do nvel alto para baixo TFHL (Tempo de Atraso) pode ser
descrito matematicamente de acordo com a equao-51.

Figura 20 Trajetria do pontos de descarga do capacitor.

25
 Projetos de Circuitos Integrados
C.[Vdd (Vdd Vt )] C.Vt
TFHL1 = = = Tempo de A B (51)
K N (Vdd Vt ) K N (Vdd Vt )
2 2

No ponto B da figura-19 o transistor est operando na regio de triodo de acordo com a

equao (45). E o tempo de descarga do capacitor pode descrito com a equao-52.
IDN.dt = C.dVout (52)

Substituindo a equao 45 em 52 temos:

KN 1 dVout
.dt = . (53)
C 2(Vdd Vt ) 1
Vout 2 Vout
2(Vdd Vt )

Para encontrar o tempo atraso de Vdd-Vt at Vdd/2 devemos integrar ambos os lados da
equao-53. Denotando a componente de atraso de TFHF2 temos:
Vdd
Vout =
KN 1 2 1
.TFHL2 = dVout (54)
C 2(Vdd Vt ) Vout = Vdd Vt 1
Vout 2 Vout
2(Vdd Vt )

Usando o fato que:

dx 1
= ln1 (55)
ax x
2
ax

Resolvendo a equao-54 temos:

C 1 3Vdd 4 Vt
TPHL 2 = ln (56)
2.K N .(Vdd Vt ) 2 Vdd

O componente da equao-51 e 56 podem ser somados para obter a equao-57.

C Vt 1 3Vdd 4 Vt
TPHL 2 = . + ln (56)
K N .(Vdd Vt ) Vdd Vt 2 Vdd

Fazendo, Vt 0.2 Vdd temos:

0.8.C
TPHL = (57)
K N .Vdd
Para calcular TPLH devemos utilizar um processo semelhante a partir da equao-56 e no
lugar de KN devemos colocar KP.
5 Portas Lgicas

Nesta etapa faremos estudo de portas lgicas NAND e NOR utilizando o processo
CMOS. Para entender melhor o funcionamento, primeiramente devemos fazer as
seguintes consideraes para os transistores:

26
 Projetos de Circuitos Integrados
Transistor nMOS - Quando aplicado uma tenso 5V na porta, o transistor
conduz e quando aplicado 0V, o transistor corta.

Transistor pMOS - Quando aplicado uma tenso 5V na porta, o transistor

corta e quando aplicado 0V, o transistor conduz.

Devemos fazer outra considerao, com relao aos nveis lgicos "0" e "1" onde a nvel
"1" entende-se como 5V e para nvel "0" entende-se como 0V.

5.1 Porta NAND

Na figura-21 temos uma porta NAND com duas entradas denominadas de "A" e "B", sada
"S" e uma fonte de alimentao de 5V. Com N entradas temos 2N condies, onde N o
nmero de entradas. Conforme tabela-4, para 2 entradas temos 4 condies.
Tabela 4 Tabela verdade da porta NAND.
Condio A B S
1 0 0 1
2 0 1 1
3 1 0 1
4 1 1 0

Na primeira condio da tabela verdade temos as entradas "A" e "B" com nvel lgico "0",
logo os transistores pMOS estaro no estado de conduo e os transistores nMOS
estaro cortados e consequentemente a sada "S" estar em Vdd=5V nvel lgico "1".

Figura 21 Porta lgica NAND.

Na segunda condio da tabela verdade temos as entradas A com nvel lgico "0" e a
entrada B com nvel lgico "1", logo um transistores pMOS esta no estado de conduo e
o outro em estado de corte. Para os transistores nMOS teremos a mesma situao um
conduzindo e o outro cortado. Como os transistores nMOS esto em srie e um dos
transistor esta cortado ento teremos na sada a tenso Vdd=5V nvel lgico "1". Na
terceira condio teremos uma situao semelhante, mas usando outros transistores. Na
Quarta condio as entradas "A" e "B" esto em nvel lgico "1". Desta forma os
transistores pMOS esto cortados e os transistores nMOS esto conduzindo. Deste modo
teremos na sada "S" uma tenso de 0V nvel lgico "0". Considerando a) UN = 2. P b) N

27
 Projetos de Circuitos Integrados
transistores em srie apresentam uma impedncia equivalente "N" vezes maior, c)
desejamos uma impedncia equivalente para a carga (Transistores pMOS) do n de
sada, a relao entre as dimenses dos transistores deve seguir a relao:
W N W
= . (58)
L N 2 L P

5.2 Porta NOR

Na figura-22 temos uma porta NOR com duas entradas onde os transistores funcionam de
forma semelhante ao da porta NAND, mas a sua arquitetura diferente em relao a porta
NAND. Na porta NAND temos dois transistores pMOS ligados em paralelo e dois nMOS
ligados em srie, e na porta NOR temos uma situao contrria, ou seja temos dois
transistores pMOS ligados em srie e dois nMOS ligados em paralelo. Deste modo,
podemos dizer que os transistores T1 e T3 nMOS da porta NOR trabalham em Pull-Down
e os transistores T2 e T4 trabalham em Pull-Up.

Figura 22 Porta lgica NOR.

Analogamente ao caso da porta NAND devemos seguir a seguinte relao para
transistores de porta NOR: conforme mostra a equao-57.
W W
= 2.N. (57)
P
L L N

28
 Projetos de Circuitos Integrados

Simulaes Eltricas
com o
AIMSPICE
 Projetos de Circuitos Integrados
6 AIMSPICE - TEORIA

30
 Projetos de Circuitos Integrados
6.1 Anlise DC do (Ponto de Operao)

31
 Projetos de Circuitos Integrados

6.2 Anlise DC (Curva de Transferncia)

32
 Projetos de Circuitos Integrados

6.3 Anlise DC (Varredura da Temperatura)

33
 Projetos de Circuitos Integrados
6.4 Anlise de Transiente

34
Projetos de Circuitos Integrados

35
Projetos de Circuitos Integrados

36
 Projetos de Circuitos Integrados
6.5 Anlise da funo de Transferncia do Inversor

37
 Projetos de Circuitos Integrados
6.6 Anlise de Rudo

38
 Projetos de Circuitos Integrados
6.7 Processador Grfico AIM POST PROCESSOR

39
 Projetos de Circuitos Integrados
7 AIMSPICE - PRTICA

7.1 Experincia -1 Transistor nMOS

Objetivo:
Verificar o comportamento do transistor nMOS atravs de simulaes com o
AIMSPICE.
Procedimento:
Montar o circuito da figura-23 com os seguintes dados: W= , L=

Figura 23 Transistor nMOS.

Faa as etapas abaixo:
1) V1= 0v, V2=5v - Mea a corrente de dreno atravs do ampermetro (A) e Tenso entre
VDS.
2) V1=5v,V2=5v - Mea a corrente de dreno atravs do ampermetro (A) e Tenso entre
VDS.
3) Utilizando a fonte PWL do AIMSPICE. Faa uma fonte V1 de (0-5)V e mea com
passos de 0.5v e anote na tabela-5 abaixo.
Tabela 5
V1 0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5
Ids
Vds

4) Determine a tenso de limiar do transistor nMOS.

5) Utilizando a fonte de tenso PULSE do AIMSPICE determine a mxima freqncia de

operao do transistor nMOS.

40
 Projetos de Circuitos Integrados
7.2 Experincia - 2 Transistor pMOS
Objetivo:
Verificar o comportamento do transistor pMOS atravs de simulaes com o
AIMSPICE.
Procedimento:
Montar o circuito da figura-24 com os seguintes dados: W=10m, L=10m, VDD=5V.

Figura 24 Transistor pMOS.

Faa as etapas abaixo:
1) V1= 0v, V2=5v - Mea a corrente de dreno atravs do ampermetro (A) e Tenso entre
VDS.
2) V1=5v,V2=5v - Mea a corrente de dreno atravs do ampermetro (A) e Tenso entre
VDS.
3) Utilizando a fonte PWL do AIMSPICE. Faa uma fonte V1 de (0-5)V com passos de
0.5v e anote na tabela-6 abaixo.
Tabela 6
V1 0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5
Ids
Vds

4) Determine a tenso de limiar do transistor pMOS.

5) Utilizando a fonte de tenso PULSE do AIMSPICE determine a mxima freqncia de
operao do transistor pMOS.

41
 Projetos de Circuitos Integrados
7.3 Experincia - 3 Circuito Inversor pMOS
Objetivo:
Verificar o comportamento de um inversor pMOS atravs de simulaes com o
AIMSPICE.
Procedimento:
Montar o circuito da figura-25 com os seguintes dados: W1=10m, L1=10m, W 2=10m,
L2=10m, VDD=5V.

Figura 25 Circuito Inversor com transistor pMOS.

Faa as etapas abaixo:

1) Para uma tenso vg1 constante coloque uma tenso vg2 utilizando a fonte de tenso
PWL (0v a 5v) do AIMSPICE com passos de 0.5v. Mea a tenso de sada Vs e a
corrente Ids e anote na tabela 7.
Tabela 7
Vgs2 (0 - 5)V
Vgs1
Ids Vs
0
0.5
1.0
1.5
2.0
2.5
3.0
3.5
4.0
4.5
5.0

2) Deixando a tenso Vgs1 em 1V, 2,5V e 5V coloque uma fonte de tenso de (0 - 5)V
PWL do AIMSPICE na entrada vgs2. E trace a curva vgs2 X Vs.

42
 Projetos de Circuitos Integrados
7.4 Experincia -4 Circuito Inversor pMOS com capacitncia na sada.
Objetivo:
Verificar o tempo de subida do sinal de sada do transistor com diferentes
capacitncias atravs de simulaes com o AIMSPICE.
Procedimento:
Montar o circuito da figura-1 com os seguintes dados: W1=10m, L1=10m, W 2=10m,
L2=10m, VDD=5V.

Figura 26Circuito Inversor com transistor pMOS.

Faa a etapa abaixo:
1) Para uma tenso vg1 constante de 2.5V aplique uma freqncia conforme mostra a
tabela-4. Anote o tempo de subida (TR) e o tempo de descida da tenso (TF) de sada
Vs pulso de sada.
Tabela 8
Freqncia 100KHz 500KHz 1MHz 10MHz 100MHz 1GHz
Capacitncia TR TF TR TF TR TF TR TF TR TF TR TF
100pF
500pF
1nF
10nF
100nF
200nF
500nF
1uF

2) Faa comentrios sobre o tempo de subida e de descida do pulso de entrada em

relao ao pulso de sada.

43
 Projetos de Circuitos Integrados
7.5 Experincia -5 Circuito VCO (Voltage Control Oscillator) com
transistores pMOS
Objetivo:
Verificar a variao da freqncia de oscilao do circuito VCO em funo da
tenso Vg do oscilador.

Procedimento:
Montar o circuito VCO com 5 inversores em srie as dimenses dos inversores so
W=10m, L=10m conforme mostra a figura-5.

Figura 27 Circuito VCO com transistor pMOS.

Faa a etapa abaixo:
1) Varie a tenso vg1 com passos de 0.5V de 0V at 5V e mea a freqncia de
oscilao para cada tenso vg na tabela-5.
Tabela 9
Vg 0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5
Freqncia

2) Aumente o W do circuito inversor trs vezes e execute os passos da etapa 1 e calcule

a freqncia de oscilao na tabela-6.
Tabela 10
Vg 0 0.5 1 1.5 2 2.5 3 3.5 4 4.5 5
Freqncia

3) Comente sobre a variao de freqncia.

44
 Projetos de Circuitos Integrados
7.6 Experincia -6 Circuito Flip-Flop RS com transistores pMOS.
Objetivo:

Comprovar os valores dos resultados simulados com os valores dos resultados

medidos do circuito Flip-Flop RS Didtico.
Procedimento:

Montar o circuito Flip-Flop conforme mostra a figura-6 no AIMSPICE.

Figura 28 Circuito VCO com transistor pMOS.

Faa as etapas abaixo:

1. Mea a mxima freqncia de operao do circuito Flip-Flop.

2. Compare com os valores medidos com os simulados.
3. Qual a mxima freqncia de operao do Flip-Flop RS.

45
 Editor
de
Layout
de
Circuito Integrado
 Projetos de Circuitos Integrados
8 Editor de Layout MICROWIND
 Projetos de Circuitos Integrados
8.1 Simulador Eltrico do MICROWIND

48
 Projetos de Circuitos Integrados
8.2 Projeto de um circuito Inversor no processo CMOS

49
 Projetos de Circuitos Integrados
8.3 Visualizao 3D do Inversor

50
 Projetos de Circuitos Integrados
9 Referncias Bibliogrficas

CMOS Circuit Design, Layout, and Simulation

R. Jacob Baker, Harry W. Li and David E. Boyce
IEEE Press Series on Microeletcnics Systems

Microelectronic Circuits
Adel S. Sedra and Kannett C. Smith
Saunders College Publishing

Automatic Integrated Circuit Modeling Spice (AIM-Spice) is based on Berkeley

Spice version 3.E1, the popular analog circuit simulator developed at the University
of California, at Berkeley. http:// www.aimspice.com.

Edgar Charry Rodrigues - Desenvolvimento e aplicaes de uma tecnologia MOS

canal N de porta metlica. Tese de Doutorado - 1974.

51
 Descrio do Processo MOS do CCS/UNICAMP

Jos Alexandre Diniz

O processo MOS consiste basicamente das etapas que esto apresentadas na Figura 1. Nos
itens posteriores deste captulo, as etapas so descritas e explicadas detalhadamente.
1. Lminas de silcio do tipo n, (100), com resistividade entre 4 e 6 ohm 6. Remoo do fotorresiste 11. Fotogravao de contatos, etch do xido e remoo do fotorresiste,
.cm. Lminas para dispositivos mais uma lmina teste. finalizando com a limpeza RCA

Medidas de resistividade (4 pontas) e espessura.

7. Implantao Inica

2. Limpeza padro RCA completa. a) 11B+, E = 50 keV, 5 x 1015 cm-2

12. Evaporao de alumnio
3. Oxidao mida, SiO2, Xox = 0,7 micron.

13. Fotogravao de interconexes e etch do alumnio , remoo do

fotorresiste e sinterizao de contatos
b) 31P+, E = 50 keV, 5 x 1015 cm-2, nas costas da lmina.

4. Aplicao do fotorresiste e exposio luz ultravioleta

8. Recozimento e oxidao mida

9. Fotogravao de canal e contatos, etch do xido e remoo do

fotorresiste, finalizando com a limpeza RCA
5. Etch do xido em soluo de HF/NH4F

Figura 1- Processo pMOS do CCS/UNICAMP para fabricao do chip teste

1. O Substrato de Silcio
O tipo de dopante, a orientao cristalina e a resistividade do substrato de Si, que ser utilizado,
so caractersticas importantes na fabricao e no desempenho dos dispositivos.
O tipo de dopante, p ou n, determina os portadores majoritrios, lacunas ou eltrons,
respectivamente, presentes no substrato e qual processo MOS, pMOS ou nMOS, que ser empregado.
Em lminas tipo n, executa-se o processo pMOS, enquanto em tipo p, o nMOS, pois o canal de modo
enriquecimento ou depleo do transistor MOS formado por portadores minoritrios presentes no
substrato. Dispositivos nMOS apresentam mobilidade maior que os pMOS, pois a mobilidade de eltrons
cerca de trs vezes maior que a de lacunas. O tipo de dopante pode ser determinado por um sistema
de ponta-quente ou pela visualizao do formato do substrato, como indicado na Figura 2.
 Universidade Estadual de Campinas - UNICAMP
Centro de Componentes Semicondutores - CCS

N<111> N<100>

180o

P<111> P<100>

90o

Figura 2 - Tipos de dopantes e as orientaes Cristalogrficas de Substratos de Si, vistos de

cima.

A Figura 2 mostra que a orientao cristalogrfica e o tipo de semicondutor podem ser obtidos
por inspeo visual do formato da lmina. Normalmente, para o Si utilizam-se duas possibilidade de
crescimento ou orientao direcional <111> ou <100>. O tipo n ou p de semicondutor pode ser
identificado pela presena e pelo posicionamento dos chanfros laterais. A orientao cristalogrfica
pode influir principalmente na taxa de oxidao do substrato e na densidade de defeitos no xido de Si
crescido sobre a lmina, que originam centros de armadilhamento de cargas no isolante. Estas cargas
podem responder de forma indesejvel ao campo eltrico aplicado ao dispositivo, reduzindo seu
desempenho. xidos crescidos sobre lminas com orientao <100> apresentam menos defeitos que
os crescidos sobre substratos com orientao <111>. Para fabricao do Chip teste do CCS so
utilizadas lminas tipo n, para executar o processo pMOS, e com orientao <100>, o que resulta em
menos defeitos nos xidos crescidos.
A resistividade indica qual a concentrao de dopantes (portadores majoritrios) do substrato
de Si. calculada pelas expresses (1) e (2), onde V/I medido em um equipamento de quatro pontas,
Rs a resistncia de folha e t a espessura do substrato. Quanto maior a resistividade menor a
concentrao de dopantes na lmina. Normalmente, utilizam-se substratos com concentraes da
ordem de 10 a 10 cm , resultando em correspondentes resistividades de 1 a 22 .cm. Para
14 16 -3

fabricao do Chip teste do CCS, utilizam-se lminas com valores de resistividade entre 4 e 6 .cm,
15 -3
com concentrao de portadores da ordem de 10 cm .
V
RS = 4,53 (Resistncia de folha) (1)
I
= Rs * t (Resistividade) (2)

2. Limpeza padro RCA

A limpeza das lminas de silcio, representadas em corte lateral na Figura 3, fundamental num
processo de microfabricao. Para garantir uma limpeza eficaz, com a menor quantidade possvel de
impurezas, segue-se um processo padro RCA que consiste na seguinte seqncia de etapas,
mergulhando-se as lminas em solues de:
H2SO4/H2O2 (4:1) em 80 C por 10 min: esta soluo denominada "piranha", utiliza-se para
remover principalmente quantidades de gordura presentes na superfcie das lminas de silcio;
HF/H2O (1:10) em temperatura ambiente por 10s: nesta etapa de limpeza remove-se o xido de
Si (SiO2) nativo na superfcie do silcio. A reao qumica do processo a seguinte:
SiO2 + 4HF SiF4 + H2O.;

2
 Universidade Estadual de Campinas - UNICAMP
Centro de Componentes Semicondutores - CCS

NH4OH/H2O2/H2O (1:1:5) em 80 C por 10 min: nesta etapa, removem-se a gordura e os metais

do grupo IB e IIIB (Cu, Ag, Zn, Cd);
HCl/H2O2/H2O (1:1:5) em 80 C por 10 min: nesta etapa dissolvem-se os ons alcalinos e
+3 +3 +3
hidrxidos de Fe , Al e Mg das superfcies dos substratos.
Entre uma soluo e outra, as lminas so submetidas a um enxge com gua DI (deionizada)
18 M.cm por 3min. A secagem destas lminas feita com jato de nitrognio. No item 2.3 apresentado
o procedimento inteiro de limpeza RCA.

Figura 3- Representao da lmina de Si em corte lateral

2.1 Material Utilizado.

O material normalmente utilizado na limpeza de lminas listado abaixo:
3 bquers de vidro pyrex
1 bquer de polipropileno
1 "hot plate"
1 barqueta de quartzo
1 pina de ao inoxidvel
1 pina de polipropileno
1 litro de cido Sulfrico (H2SO4)
1 litro de cido Fluordrico (HF)
1 litro de Hidrxido de Amnia (NH 4OH)
1 litro de cido Clordrico (HCl)
1 litro de Perxido de Hidrognio (H2O2)
Toda gua utilizada deionizada de 18 M.cm e todos os produtos qumicos utilizados so de
grau eletrnico.

2.2. Limpeza dos bquers, barquetas e pinas.

Antes do incio da limpeza das lminas, verifica-se se os recipientes e materiais que sero
manipulados esto limpos. Caso contrrio, ocorre duas etapas de limpeza destes materiais: a de pr-
lavagem e a de retirada de gordura. A etapa de pr-lavagem a seguinte: os bquers, as barquetas e as
pinas so lavados com detergente apropriado. Outra possibilidade que aos invs da lavagem com
detergente, os bquers e as barquetas, que formam basicamente a parte de vidraria, podem ser
mergulhados em uma soluo de gua rgia (HCl/HNO3 (3:1)) com posterior enxge em gua DI
(deionizada). Em seguida, executa-se a etapa de retirada da gordura dos materiais com o seguinte
procedimento:
Fazer uma soluo de H 2O + H2O2 + NH4OH na proporo de 7:2:1;
Enxaguar o bquer com gua;
Verificar visualmente se o bquer est realmente limpo (as gotas de gua devem escorrer das
paredes do vidro).

2.3. Procedimento para limpeza das lminas de Silcio

Em bquers separados prepare as solues de:

(I) H2SO4 + H2O2 na proporo de 4:1 (soluo piranha);

(II) HF + H2O na proporo de 1:10 (soluo para remoo do xido nativo);
(III) NH4OH + H2O2 + H2O na proporo de 1:1:5 (soluo para remoo de gordura e metais do
grupo IB e IIIB (Cu, Ag, Zn, Cd));
(IV) HCl + H2O2 + H2O na proporo de 1:1:5 (soluo para remoo de ons alcalinos e
+3 +3 +3
hidrxidos de Fe , Al e Mg );
Com estas solues deve-se obedecer o seguinte procedimento:
Aquea as solues 80 C no "hot plate";
Mergulhe a lmina por 10 minutos na soluo (I);
Enxge em gua corrente por 3 minutos e deixe mais 3 minutos dentro do bquer com gua;
3
 Universidade Estadual de Campinas - UNICAMP
Centro de Componentes Semicondutores - CCS

Mergulhe a lmina por 30 segundos na soluo (II);

Enxge em gua corrente por 3 minutos e depois deixe as lminas por mais 3 minutos dentro
do bquer com gua;
Mergulhe a lmina por 10 minutos na soluo (III);
Enxge novamente em gua corrente por 3 minutos e depois deixe as lminas por mais 3
minutos dentro do bquer com gua;
Mergulhe a lmina por 10 minutos na soluo (IV);
Enxge novamente em gua corrente por 3 minutos e depois deixe as lminas por mais 3
minutos dentro do bquer com gua;
Seque as lminas com Nitrognio (N2);
Coloque as lminas na caixa para transport-las;
No exponha as lminas limpas ao ambiente do laboratrio.

IMPORTANTE: Neutralizar todas solues antes de descartar na pia. Utilizar avental e luvas durante
qualquer manipulao de produtos qumicos e de lminas.

3.Oxidao mida de Campo para Isolao de Dispositivos

Substrato de Si
tipo-n
Figura 4- Representao da lmina de Si em corte lateral com xido de campo crescido.

A oxidao mida realizada colocando-se as lminas de Si no forno trmico convencional em

alta temperatura de 1000 C e em ambiente de H2O (vapor) e de O2. Esta etapa executada para
formao do xido de Si de campo, que isola um dispositivo do outro na lmina. A Figura 4 representa o
xido de Si crescido sobre o substrato de Si. Para isso, a espessura do xido de campo deve ser maior
que 0.5m. Para controle do processo, clive uma lmina teste em 4 partes denominadas T1, T2, T3 e
T4. Coloque-as junto com as lminas inteiras onde sero confeccionados os dispositivos. Com estas
amostras teste pode-se fazer as medidas de espessura do xido.
O procedimento de oxidao mida no CCS/UNICAMP o seguinte:
Utilize o Forno de Penetrao de Fsforo em temperatura de 1000 C;
Execute a entrada da barqueta de quartzo com as lminas no forno em ambiente de N2, com
fluxo de 1l/min, por um tempo maior que 3 min;
Deixe as lminas neste ambiente de N 2 por 10 min;
Desligue a linha de N2 , ligue a linha de O2 , com fluxo de 1l/min, e deixe as lminas neste
ambiente por 10 min (oxidao seca);
Ligue o sistema de borbulhador O2/H2O, com aproximadamente 63 gotas de H2O/min, para
manter as lminas em ambiente mido por 180 min (oxidao mida);
Desligue o sistema de borbulhador O 2/H2O, ligue a linha de N2 , com fluxo de 1l/min, e deixe as
lminas neste ambiente por 10 min (recozimento do xido crescido);
Execute a sada da barqueta de quartzo com as lminas do forno em ambiente de N2, com
fluxo de 1l/min, por um tempo maior que 3 min;
Observaes: A espessura esperada do xido da ordem de 0.8 m.

4. Processo Fotolitogrfico do Primeiro Nvel de Mscara

para Obteno de Fonte/Dreno
A fotolitografia a etapa de processo exigida para gravar padres de uma mscara para o
substrato onde fabricado o chip. A Figura 5 mostra basicamente o processo fotolitogrfico. Utilizando-
se de um sistema de spinner em alta velocidade de rotao, maior que 3000 rpm, por centrifugao
espalha-se sobre a camada do xido uma resina foto-resistiva, que um lquido orgnico polimrico,
4
 Universidade Estadual de Campinas - UNICAMP
Centro de Componentes Semicondutores - CCS

denominado fotorresiste. Este resiste colocado em uma estufa em temperatura de aproximadamente

100 C para secar. A Figura 5(a) mostra a representao do fotorresiste espalhado sobre o xido de
campo. Esta resina polimerizada no solvel em certos solventes, denominados reveladores. Executa-
se a despolimerizao por luz ultravioleta que passa atravs das aberturas da mscara que contm o
padro a ser transferido ao substrato, como representado na Figura 5(b). A parte opaca da mscara
evita a exposio luz ultravioleta das regies do substrato que sero posteriormente processadas. Para
remover a parte do resiste despolimerizada, utiliza-se o solvente revelador.

xido de Si
Substrato

(a)

Resiste

xido de Si

Substrato
(b)
Figura 5- Representao da lmina de Si em corte lateral com xido de campo crescido.
Representa-se em (a) o fotorresiste espalhado sobre o xido e em (b) a despolimerizao do
resiste pela exposio luz ultravioleta para transferncia de padro da mscara para o xido.

Para o incio da fotolitografia, estando a lmina limpa e a umidade do ambiente abaixo de 50%,
espalha-se sobre a amostra o promotor de aderncia do resiste, denominado HMDS, em um spinner em
alta velocidade de rotao de 7000 rpm por 40 segundos. Em seguida, uma camada de fotorresiste
aplicada sobre a lmina com o HMDS espalhado. Para isso, deposita-se algumas gotas de fotorresiste
(AZ 1350J) sobre a lmina, espalha-se o fotorresiste atravs do spinner em alta velocidade de rotao
de 7000 rpm por 40 segundos, coloca-se a lmina na estufa para secagem e aderncia do fotorresiste.
Aps a aderncia do resiste, coloca-se a lmina e a mscara em uma fotoalinhadora com fonte de luz
ultravioleta. Na fotoalinhadora, alinha-se a mscara e a lmina atravs do sistema ptico, e aciona-se a
-2
exposio aos raios ultra-violeta (UV) do substrato com resiste, em uma potncia de 9mW.cm durante
20 segundos, despolimerizando as regies expostas. A revelao do resiste executada atravs da
imerso das lminas em soluo MF-312/H2O (1:1) por 60s. Para finalizar, coloca-se as lminas na
estufa em 90 C por 30 min para endurecimento do resiste no revelado.

5. Remoo do xido para Obteno da Fonte/Dreno

Resiste

xido de Si

Substrato

Figura 6- Representao da lmina de Si em corte lateral com xido de campo removido nas
reas sem proteo do resiste.

5
 Universidade Estadual de Campinas - UNICAMP
Centro de Componentes Semicondutores - CCS

Como representado na Figura 6, a etapa de fotolitografia utilizada para remover seletivamente

o xido de algumas regies, que sero processadas posteriormente para a obteno da fonte/dreno do
transistor MOS. Executa-se a remoo do xido mergulhando-se as lminas em uma soluo tampo
("Buffer") de HF e NH4F. Para controle da remoo do xido coloca-se junto nesta soluo as amostras
teste T3 e T4 com xido crescido sobre os substratos. Esta soluo corri o xido de silcio a uma taxa
de 100nm/min e no reage nem com o resiste e nem com o substrato de Si. Verifica-se que o xido est
totalmente removido quando estas reas nas lminas sem resiste de proteo ou as amostras teste T3 e
T4 apresentar-se totalmente secas quando retiradas da soluo Buffer. Aps a retirada do xido,
retira-se a camada protetora de fotorresiste com acetona. A Figura 7 mostra a lmina sem a camada
protetora de fotorresiste sobre o xido e as reas expostas do substrato.

xido de Si

Substrato

Figura 7- Representao da lmina de Si em corte lateral sem a camada protetora de

fotorresiste sobre o xido e as reas expostas do substrato.

6. Implantao de ons de Boro e de Fsforo para Obteno da

Fonte/Dreno e de Contato hmico Metal-Semicondutor na Base do
Substrato, Respectivamente.

xido de Si
Substrato

(a)
xido de Si
Substrato

(b)
Figura 8- Representao da lmina de Si em corte lateral com xido de campo crescido
protegendo as reas do substrato que no devem ser implantadas. Representa-se em (a) a
implantao de Boro para formao de fonte/dreno do transistor MOS e em (b) a implantao de
Fsforo para obteno de contato hmico metal-semicondutor na base do substrato.

Utiliza-se a implantao de ons para dopagem do tipo n, com Fsforo, ou p, com Boro, em
substratos de Si. A Figura 8 mostra em (a) a implantao de Boro para formao de fonte/dreno do tipo
+
p do transistor MOS e em (b) a implantao de Fsforo para obteno de contato hmico metal-
+
substrato tipo n na base do substrato. O xido de Si serve como camada protetora contra a implantao
de ons (Figura 8) no substrato.

6
 Universidade Estadual de Campinas - UNICAMP
Centro de Componentes Semicondutores - CCS

O processo de implantao inica permite controlar os seguintes parmetros:

i) a energia fornecida (pelo campo eltrico) ao ons, que determina a profundidade mdia de
penetrao em uma determinada estrutura atmica;
ii) a carga total implantada (dose), que fornecida pela corrente do feixe;
iii) a espcie qumica implantada, que selecionada por um espectrmetro de massa;
-8
iv) a contaminao mnima do substrato, que estabelecida pelo alto vcuo (10 Torr) exigido
nas cmaras de implantao e pela execuo do processamento em temperatura ambiente (processo
frio);
v) a uniformidade lateral e a definio espacial da regio implantada, que so monitoradas pelo
sistema automtico de varredura do feixe inico sobre o alvo (sistema x-y com lentes eletrostticas).
Desta maneira, o processo forma camadas implantadas com controle preciso da uniformidade,
da definio espacial, da contaminao e do perfil de distribuio dos ons que depende da dose
implantada e da energia do feixe inico. Uma vez que a seleo do on feita por um espectrmetro de
massa, no necessria a utilizao de fontes de materiais de alta pureza, para a gerao de ons. No
processo pMOS do CCS, para implantao de ons de Boro e de Fsforo emprega-se as fontes de
Nitreto de Boro (BN) e de Fluoreto de Fsforo (PF5), respectivamente. A implantao inica realizada
em um implantador GA-4204 EATON. So implantados ons de Boro, para formao de regies p+ nas
reas de fonte e dreno, e de Fsforo nas costas da lmina, para obteno de contato hmico metal-
+
substrato tipo n na base do substrato. Para controle as amostras T3 e T4 tambm so implantadas. Os
parmetros de implantao so:
11 + 15 -2
ons B , com energia de 50 keV e com dose de 5 x 10 cm para as regies p+ ;
31 + 15 -2
ons P com energia de 50 keV e com dose de 5 x 10 cm , para as regies n+ nas costas
da lmina.
A lmina colocada no porta-substrato do implantador em ngulo de 7 com o feixe e girada
sobre seu prprio eixo de 20 , para evitar a canalizao de ons dentro do substrato semicondutor.

7. Recozimento para Ativao de Dopantes Implantados com

Posterior Oxidao mida para Formao de xido na Regio de
Fonte/Dreno
O recozimento ps-implantao para reconstruo das camadas implantadas e ativao dos
+ +
dopantes nas regies n e p (Figura 9). Realiza-se o recozimento em forno convencional, em ambiente
0
de N2, com temperatura de 1000 C e tempo de 20 min. A oxidao mida posterior realizada para a
+
formao de xido na regio p de Fonte/Dreno. Realiza-se a oxidao tambm em forno convencional,
0
em ambiente de O2, com temperatura de 1000 C e tempo de 100 min. O procedimento para o
recozimento ps-implantao com posterior oxidao mida similar ao mostrado no item 3. A nica
diferena que depois da entrada das lminas no forno convencional ao invs de deixar os substratos
em ambiente de N2 por 10min, aumente este tempo para 20 min para a execuo do recozimento. O
restante do procedimento o mesmo j apresentado. Para controle dos processos coloca-se junto com
as lminas, onde esto sendo fabricados os dispositivos, as amostras testes T1, T2, T3 e T4. Obtm-se
a medida de espessura do xido crescido sobre os cacos T1 e T3. Remove-se com soluo Buffer de
HF o xido crescido sobre caco T4. Mede-se no mesmo caco T4, a resistncia de folha Rs e a
profundidade de juno da camada implantada Xj. A medida de Rs feita pelo equipamento de quatro
pontas com descrito no item 1. Para a medida de Xj, desbasta-se mecanicamente a lmina teste e com
um lquido revelador obtm-se o contraste de imagem (verificada por um microscpio ptico) entre a
+
parte dopada e a no dopada, como mostra a Figura 10. O resultado esperado para a regio p da
fonte/dreno da ordem de 1,4m.

7
 Universidade Estadual de Campinas - UNICAMP
Centro de Componentes Semicondutores - CCS

xido de Si

Substrato

Figura 9- Representao da lmina de Si em corte lateral submetida ao recozimento para ativao

+
de dopantes implantados com posterior oxidao mida para formao de xido na regio p de
Fonte/Dreno

Figura 10 - Ranhura feita para medir profundidade de juno Xj

8. Processo Fotolitogrfico do Segundo Nvel de Mscara para

Definio das reas de Porta e de Contatos Metlicos de
Fonte/Dreno. Remoo do xido de Campo sobre a Fonte/Dreno
seguida da Remoo do Fotorresiste, Finalizando com a Limpeza
RCA.

Fonte/Dreno Porta

xido de Si

Substrato
Figura 11- Representao da lmina de Si em corte lateral submetida ao processo fotolitogrfico
do segundo nvel de mscara para definio das reas de porta e de contatos metlicos com
posterior remoo do xido da fonte/dreno seguido da remoo do fotorresiste,
finalizando com a limpeza RCA.

O processo fotolitogrfico do segundo nvel de mscara feito para a abertura no substrato das
regies de contatos metal-semicondutor de fonte/dreno e de porta, como mostra a Figura 11. O
procedimento deste processo fotolitogrfico o mesmo apresentado no item 4. Para a abertura destas
regies no substrato, remove-se o xido de campo crescido sobre a fonte/dreno com soluo "Buffer" de
HF, seguido da remoo do fotorresiste com as lminas mergulhadas em acetona, finalizando com uma
limpeza RCA completa. Os procedimentos destas etapas j foram descritos nos itens 5 e 2,
respectivamente.

8
 Universidade Estadual de Campinas - UNICAMP
Centro de Componentes Semicondutores - CCS

9. Oxidao Seca para Crescimento do xido Fino de Porta

xido de Porta

xido de Campo

Substrato
Figura 12- Representao da lmina de Si em corte lateral submetida ao processo de oxidao
seca para crescimento do xido fino de porta com 75nm de espessura.

Executa-se esta etapa para o crescimento do xido de Si de porta, que forma a estrutura
principal do dispositivo metal-xido-semicondutor. A Figura 12 representa o xido de Si crescido sobre o
substrato de Si. Para isso, a espessura do xido de porta deve ser menor que 100nm. Realiza-se a
oxidao seca colocando-se as lminas de Si no forno trmico convencional em alta temperatura de
1000 C e em ambiente oxidante com cloro. A presena do cloro na mistura na forma de tricloroetileno,
+
TCE, neutraliza os ons alcalinos, como o Na , que podem estar presentes no ambiente de processo e
so cargas mveis nos xido de Si. Estas cargas respondem rapidamente e descontroladamente ao
campo aplicado na regio de porta dos dispositivos MOS, danificando-os. Portanto, emprega-se o cloro
para manter o controle de contaminantes no ambiente oxidante. Para controle do processo, coloque os
cacos T1, T2 e T3 junto com as lminas inteiras onde sero confeccionados os dispositivos. Com os
cacos T1, T2 e T3 pode-se medir as espessuras dos xidos da regio de porta , de fonte/dreno e de
campo, respectivamente.
O procedimento de oxidao seca no CCS/UNICAMP o seguinte:
Utilize o Forno de Oxidao com linha secundria de O2+TCE em temperatura de 1000 C;
Execute a entrada da barqueta de quartzo com as lminas no forno em ambiente de N2, com
fluxo de 1l/min, por um tempo maior que 3 min;
Deixe as lminas neste ambiente de N 2 por 5 min;
Desligue a linha de N2 , ligue a linha principal de O2 , com fluxo de 1l/min, e deixe as lminas
neste ambiente por 5 min (oxidao seca sem cloro);
Desligue a linha principal de O2 e ligue a linha secundria de O2+TCE, com aproximadamente
1% de TCE na mistura, para manter as lminas em ambiente oxidante com cloro por 30 min (oxidao
seca com cloro);
Desligue a linha secundria de O2+TCE e ligue a linha principal de O2, para manter as lminas
em ambiente oxidante sem cloro por 5 min (oxidao seca sem cloro);
Ligue a linha de N2 , com fluxo de 1l/min, e deixe as lminas neste ambiente por 30 min
(recozimento do xido crescido);
Execute a sada da barqueta de quartzo com as lminas do forno em ambiente de N2, com
fluxo de 1l/min, por um tempo maior que 3 min;
O xido fino tambm cresce sobre a regio exposta de fonte/dreno, como mostra a Figura 12. A
espessura esperada do xido de porta da ordem de 75nm.

9
 Universidade Estadual de Campinas - UNICAMP
Centro de Componentes Semicondutores - CCS

10. Processo Fotolitogrfico do Terceiro Nvel de Mscara para

Definio das reas de Contatos Metlicos de Porta e de
Fonte/Dreno. Remoo do xido Fino sobre a Fonte/Dreno seguida
da Remoo do Fotorresiste, Finalizando com a Limpeza RCA.

Fonte/Dreno Porta
com xido removido
xido de Si

Substrato

Figura 13- Representao da lmina de Si em corte lateral submetida ao processo fotolitogrfico

do terceiro nvel de mscara para definio das reas de contatos metlicos de porta e de
fonte/dreno, com posterior remoo do xido fino sobre a fonte/dreno, seguido da remoo do
fotorresiste, finalizando com a limpeza RCA.

Utilizando-se a terceira mscara, executa-se a fotogravao dos locais de abertura dos contatos
metlicos de porta e de fonte/dreno. O procedimento deste processo fotolitogrfico o mesmo
apresentado no item 4. Para a abertura destas regies no substrato, remove-se o xido de campo
crescido sobre a fonte/dreno com soluo "Buffer" de HF, seguido da remoo do fotorresiste com as
lminas mergulhadas em acetona, finalizando com uma limpeza RCA completa. Os procedimentos
destas etapas j foram descritos nos itens 5 e 2, respectivamente.

11. Evaporao de Alumnio para a Formao de Contatos Metlicos

de Porta e de Fonte/Dreno

Filme de Al Porta

Fonte/Dreno xido de Si

Substrato
Figura 14- Representao da lmina de Si em corte lateral submetida ao processo de evaporao
de Alumnio para a formao de contatos metlicos de porta e de fonte/dreno

Para formao de contatos metlicos de porta e de fonte/dreno, evapora-se uma camada de Al

de 1m sobre toda a lmina (Figura 14). No CCS/Unicamp, executa-se a evaporao introduzindo-se as
lminas em uma cmara de alto-vcuo com um sistema de feixe de eltrons, que usado para fundir a
fonte metlica, que se deseja depositar sobre o substrato. A fonte metlica utilizada de Al com grau de
-7
pureza de 99,999%. A presso de base para iniciar o processo da ordem de 5 x 10 Torr, que obtida
atravs de um sistema de vcuo acoplado que contm duas bombas de vcuo do tipos mecnica e
-5
difusora. Durante a evaporao, a presso de aproximadamente 5.10 Torr.

10
 Universidade Estadual de Campinas - UNICAMP
Centro de Componentes Semicondutores - CCS

12. Processo Fotolitogrfico do Quarto Nvel de Mscara para

Corroso de Alumnio. Formao de Contatos Metlicos de Porta e de
Fonte/Dreno e de Interconexo Metlica de Dispositivos.

Contato de Al Contato/Porta
Fonte/Dreno
xido de Si

Substrato
Figura 15- Representao da lmina de Si em corte lateral submetida ao processo fotolitogrfico
do quarto nvel de mscara para corroso de Alumnio, obtendo-se a formao de contatos
metlicos de porta e de fonte/dreno e de interconexo metlica entre dispositivos.

Utilizando-se a quarta mscara, executa-se a fotogravao dos locais entre os contatos, onde o
filme de Al deve ser removido para se separar os contatos e as interconexes (Figura 15). O
procedimento deste processo fotolitogrfico o mesmo apresentado no item 4. Aps a fotogravao,
executa-se a remoo do Al mergulhando-se as lminas em soluo de cido Orto Fosfrico + Acido
Ntrico (9,5:0,5). A taxa de corroso do Al nestas condies de 300nm/min. Em seguida, executa-se a
remoo do fotorresiste com as lminas mergulhadas em acetona, como descrito anteriormente.

13. Evaporao de Al para Formao de Contato Metlico nas Costas

do Substrato. Sinterizao dos Contatos de Al.

Contato de Al Contato/Porta
Fonte/Dreno
xido de Si
Contato de Al
Base Substrato

Figura 16- Representao da lmina de Si em corte lateral submetida ao processo evaporao de

Al para formao de contatos metlico nas costas do substrato com posterior
sinterizao dos contatos de Al.

Para formao de contatos metlicos de base, evapora-se uma camada de Al de 1m sobre as

costas da lmina (Figura 16). O procedimento de evaporao j foi descrito no item 11. Para terminar os
dispositivos, executa-se o processo de sinterizao. No processo de sinterizao dos contatos de Al,
executa-se o recozimento das estruturas metal/semicondutor ou metal/xido/semicondutor em baixa
0
temperatura de aproximadamente 450 C e em ambiente inerte de N2 e de H2. Esta etapa serve para
reestruturar as camadas e reduzir os defeitos nas interfaces das estruturas, que podem ter sido
gerados durante a evaporao. Estes defeitos podem ser cargas superficiais de ligaes incompletas
nas interfaces. Estas ligaes incompletas so saturadas pelo hidrognio presente no ambiente. No
CCS/UNICAMP, a fonte de hidrognio no ambiente de sinterizao o vapor dgua que arrastado do
borbulhador para dentro do forno pelo gs N2.
O procedimento de sinterizao de contatos de Al no CCS/UNICAMP o seguinte:
Utilize o Forno de sinterizao de contatos de Al em temperatura de 440 C;
Execute a entrada da barqueta de quartzo com as lminas no forno em ambiente de N2, com
fluxo de 1l/min, mais vapor dgua por um tempo maior que 3 min;
Deixe as lminas neste ambiente de N 2 mais vapor dgua por 30 min;
Execute a sada da barqueta de quartzo com as lminas do forno em ambiente de N2, com
fluxo de 1l/min, mais vapor dgua por um tempo maior que 3 min.
Finalizada a fabricao, a prxima etapa a da caracterizao eltrica dos dispositivos.

11
 DESCRIO DO CHIP DIDTICO CCS 02

1. Introduo

Esse "chip" foi concebido para para ser usado tanto para processo
PMOS quanto para NMOS. Possui diversas estruturas de caracterizao
de processo e tambm alguns circuitos bsicos digitais. possvel fabricar
dispositivos MOS de enriquecimento e tambm de depleo e tambm
transstores bipolares, mas no simultaneamente, pois esse jogo de
mscaras (de cinco nveis) foi desenhado de forma a se optar uma
sequncia ou outra de processos.

2. Descrio

Com rea total de 2483 X 3104 micra composto de marcas de

alinhamento (duas), estrutura de medida de resistividade Berger,
estrutura tipo Kelvin (uma para camada de metal e outra para camada de
dopagem de boro/fsforo), cadeia de contatos entre metal e camada
dopada (boro ou fsforo), vernier para estimar erro de alinhamento
litogrfico e estruturas para caracterizar "under e over etch" entre todos
os nveis. Tem tambm capacitor com anel de guarda, de xido fino (de
"gate") e de xido de campo, transstores MOS de diversos tamanhos de
porta, de depleo e enriquecimento, e transistor com xido de campo. Os
diodos sao de 3 tipos: rea pequena, rea grande, e interdigital.
Os transstores bipolares so do tipo lateral e de substrato. H tambm um
transistor JFET.
Os circuitos disponveis so: Flipflop RS sncrono (com MOS E/E), NOR
( MOS E/E), inversor (um com MOS E/E e outro com E/D), oscilador em
anel de 17 estgios com sada em buffer ( um com MOS E/E e outro
E/D).
A seguir h a descrio de cada estrutura.
 Descrio das Medidas dos Dispositivos

Jos Alexandre Diniz

1) Caracterizao dos Chips Didticos Comerciais

1.1) Descrio dos Chips Didticos

O CCS/Unicamp adquiriu 4 chips didticos da Universidade de Edinburgh para o aluno
obter familiaridade com a medida de dispositivos e de seus parmetros, e com o funcionamento
do sistema de medidas. Os chips so compostos pelas seguintes estruturas:

Chip 1 - Resistores
Chip 2 - Transistores MOS
Chip 3 - Diodos
Chip 4 - Oscilador em Anel

Estes chips so encapsulados com material transparente, o que permite visualizar e

identificar estruturas atravs do microscpio e verificar o funcionamento de componentes mediante
aplicao de luz.
A seguir uma descrio mais detalhada de cada um dos chips.

Chip 1 - Resistores
O seguinte diagrama da Figura 1 ilustra os dispositivos que constituem o chip 1 e sua
respectiva pinagem:
1 16
R1 R2

2 15
R3

13 contato do substrato

14 3
R4 R5

4 5
R6 R7

7 contato do poo p 6
R8

R9
8 12

9 11

10

Figura 1 Dispositivos e a pinagem do chip 1

Este chip formado por um substrato do tipo n onde so feitos, atravs de implantao
inica, resistores do tipo p. H vrios resistores com diferentes dimenses cujos terminais so
1
acessados atravs de linhas metlicas. H tambm uma linha metlica longa para a medida de
resistncia eltrica do metal. Alm destes, existe um resistor quadrado do tipo n construdo em um
poo p. Este quadrado pode ser acessado em diferentes pontos.
O chip permite medidas de resistncia de diferentes materiais e em vrias temperaturas.
O resistor R9 em especial permite uma avaliao qualitativa do efeito Hall.

Chip 2 - Transistores MOS

Este chip composto por transistores do tipo p-MOS construdos em substrato tipo n, e
transistores n-MOS construdos no poo p. As dimenses de porta variam de 50m a 800m.
Vrios parmetros podem ser determinados atravs de medidas eltricas realizadas nos
transistores, porm, a ateno neste estudo voltada aos parmetros pertinentes ao processo de
fabricao do dispositivo, tais como a concentrao e a mobilidade de portadores.
O seguinte esquema eltrico da Figura 2 representa o chip 2:

14

13 N1 P1 15

12 2

N2 P2

8 16
contato do
poo p

N3 P3

6 5

N4 P4

11 10

Figura 2 Dispositivos e a pinagem do chip 2

2
 Chip 3 - Diodos
O seguinte diagrama da Figura 3 ilustra os dispositivos que constituem o chip 3 e sua
respectiva pinagem:

contato do substrato
11

6 16

D9 D2

7 15

D10 D1

8 14

D11 D5
13

9 12

D12 D6

10 4

D13 D7

5 3

D14 D4

2
1
D3

Figura 3 Dispositivos e a pinagem do chip 3

Este chip composto por diversos diodos pn confeccionados sobre o substrato do tipo n.
H vrios diodos com diferentes dimenses e formatos. Pelo fato do encapsulamento ser
transparente, este chip permite o estudo do comportamento do diodo como uma fotoclula, sendo
possvel a determinao da taxa de converso de energia luminosa em energia eltrica. Tambm
podem ser determinadas outras caractersticas, tais como tenso de ruptura reversa e corrente
reversa.

Chip 4 Oscilador em Anel

Este chip composto por aproximadamente 1500 transistores, formando um oscilador em

anel com 301 inversores (Figura 4), um decodificador de 3 Bits (S0, S1 e S3) de entrada para
configurar a quantidade de inversores desejada e um divisor de freqncia com 4 divisores, div1,
5 10 15 20
div2, div3 e div4, que dividem respectivamente as freqncias de sada por 2 , 2 , 2 e 2 . A
figura 5 mostra os circuitos em blocos e a pinagem do chip 4. O princpio de operao o
seguinte:

3
 N inversores sada

Figura 4 Esquema do oscilador em anel

O oscilador em anel, como esquematizado na Figura 4, formado por 301 inversores.

Cada inversor que sofre uma transio na entrada inverter esse nvel lgico na sada aps um
intervalo de tempo determinado tD. Aplicando-se uma variao de nvel lgico na entrada, o
oscilador em anel composto por n inversores apresentar na sada uma transio do nvel lgico
original aps um tempo igual a n.tD, ou seja, a cada intervalo de tempo n.tD o circuito alterar seu
estado;
Quatro divisores, div1, div2, div3 e div4, reduzem a freqncia de sada por 32, 1024,
32768 e 1048576;
A quantidade de inversores habilitados no oscilador em anel selecionada pelas
entradas de 3 Bits, S0, S1 e S2, conforme a tabela 1 abaixo.

Figura 5- Circuitos em blocos e a pinagem do chip 4.

Tabela 1- Nmeros de inversores do circuito oscilador em anel e suas respectivas

freqncias habilitados pelas entradas de 3 Bits (S0, S1 e S2).
S0 S1 S2 N. inversores Freqncia (kHz)
0 0 0 21 267
0 0 1 31 226
0 1 0 61 163
0 1 1 91 131
1 0 0 121 110
1 0 1 181 86
1 1 0 241 72
1 1 1 301 62

4
 1.2) Medidas nos Chips Didticos

1.2.1) Chip 1 Resistores (Figura 1).

a) Mea com um ohmmetro, os resistores R3 (entre pinos 2 e 15), R4 (entre pinos 13 e 14) e
R8 (entre pinos 7 e 13) em trs temperaturas diferentes: temperatura ambiente,
0
aproximadamente 10 C (nitrognio lquido prximo ao chip ou mesmo um cubo de gelo
0
envolvido por um plstico sobre o chip) e a 55 C (estufa verde localizada no laboratrio
resistividade
PEL do CCS). Determine o valor da resistncia de folha: Rs = = R.W/L,
espessura
onde R = resistncia, W= largura e L= comprimento do resistor, de cada um e explique as
diferenas de valores obtidos. As dimenses dos resistores so L=1680m e W=30m
para o R3, L=10150m e W=10m para o R4, e L=1680m e W=30m para o R8.

b) Utilizando o resistor R3, mea sua resistncia atravs de: uma curva V x I, conforme
esquema da Figura 6a e por 4 terminais (Figura 6b), que denominada medida de 4
pontas usando os pinos 2, 15, 1 e 16. Faa passar uma corrente entre os pinos 2 e 15 e
mea a tenso entre os pinos 1 e 16. Verifique se houve diferena e explique os
resultados.

V
I
I
V

b- 4 pontas

a- VxI
I
Figura 6- Esquemas das medidas: a- V I e b- 4 pontas

0V

V
5V

Figura 7- Esquema da medida do efeito Hall

5
c) Mea, com um ohmmetro, os valores das resistncias de espalhamento do resistor R9
entre os pinos: 8 13, 9 13, 10 13 e 8 10. Explique as diferenas entre as medidas.

d) Mea qualitativamente o efeito Hall sobre o resistor R9, conforme esquema da Figura 7.
Aterre o pino 13, coloque uma tenso de 5V nos pinos 9, 10 e 11 e com um im, faa
passar um campo magntico de baixo para cima do chip atravs de uma bobina prxima
ao mesmo. Mea a tenso entre os pinos 8 e 12 explicando esta diferena de tenso.
Repita o experimento invertendo o sentido do campo magntico.

1.2.2) Chip 2 Transistores MOS (Figura 2)

Utilizando os transistores N4 e P4, realize as medies que seguem abaixo:

a) Obtenha suas curvas caractersticas utilizando a HP4145 da sala de medies do CCS.

Observe que a mesma possui alguns programas de medies de transistores e diodos
prontos.

b) Trace as curvas ID VGS ( HP4145 ) para |VDS| = 0,1V e |VBS| = 0V , 1,5V , 3,0V e 4,5V
calculando os valores de VT, e (fator de corpo).

c) Atravs das curvas de log(ID) VGS ( HP4145 ) na regio sub-limiar com |VBS| = 0V e |VDS|
= 0V , 1,5V , 3,0V e 4,5V , calcule o fator de idealidade destes transistores. Obs: pode-se
traar uma reta entre dois pontos da curva na HP, o que facilita a obteno dos
coeficientes angular e linear da reta ou mesmo copiar os dados da HP e coloc-los no
software Origin.

d) Obtenha as curvas IR VG ( HP4145 ) para |VD| = |VS| = 1,5V , 3,0V e 4,5V e explique o
porqu de seu formato.

e) Com o traador de curvas de capacitncia da sala de medidas do CCS, obtenha as curvas

CG VG para |VD| = |VS| =0V , 1,5V , 3,0V e 4,5V. Explique as curvas e indique os pontos
VT VD.

1.2.3) Chip 3 Diodos (Figura 3)

a) Mea no escuro D4, D7, e D8 traando sua curva I x V em escala linear e logartmica
(utilizar a HP 4145B localizada na sala de medidas para traar estas curvas) e suas
capacitncias a 0V (use o medidor de capacitncia para traar esta curva). Determine os
qV D

fatores de idealidade e explique os resultados obtidos. Lembre-se que I = I 0 e

nkT
.
Encontre a tenso de rompimento (BV) dos diodos utilizando a HP ou, quando esta no
suportar, o traador de curvas ao lado da mesma. Obs: limite sempre a corrente sobre o
diodo em 10mA.
b) 1) Trace a curva I x V linear (use o HP4145) do diodo D1 no escuro e com uma luz muito
forte. Explique as diferenas.
2) Conecte o diodo D1 a um resistor de 1M, ilumine com a mesma luz forte o diodo e
mea a tenso sobre o resistor calculando a potncia gerada pelo fotodiodo e sua
2
potncia por m . Qual rea seria necessria para se obter 1W ?

R V

Figura 8- Esquema para medida da potncia gerada pelo fotodiodo.

6
c) Utilizando o HP4145 ou mesmo uma fonte de tenso, polarize reversamente (-4V) o diodo
D1 e mea IR no escuro e com luz varivel. Fixando agora a luz, verifique IR para um
tenso reversa de 4V e 7V. Explique os resultados.

d) Polarize reversamente com uma tenso 5V, os diodos D1 e D5 e mea IR x . Utilize um

monocromador para selecionar o comprimento de onda, tomando o cuidado de no usar
comprimentos acima de 700nm.

1.2.4) Chip 4 Oscilador em anel (Figura 5)

a) Atravs da montagem abaixo (Figura 9) do oscilador em anel usado como divisor de

freqncia, mea a freqncia de oscilao nos pinos 6, 7, 10, 12, 14 e 15 para V DD = 5V.

pinos
6,7,10,12,
VDD 14,15 Osciloscpio

0V
0V

Figura 9- Esquema para medida do oscilador em anel usado como divisor de freqncia

b) No esquema do circuito da Figura 10, mea a freqncia de oscilao no pino 14 para VDD
variando de 3V a 12V. Calcule o tempo de atraso ( t d ) por inversor e monte um grfico de
td VDD. Comente os resultados obtidos.

pino
VDD 14 Osciloscpio

0V
0V

Figura 10- Esquema para medida do oscilador em anel usado para estudo da variao de
tenso VDD em relao freqncia
7
 2) Caracterizao do Chip Didtico CCS2 Fabricado
2.1) Diodo pn

a) Utilizando o traador de curvas HP4145B, obtenha as curvas ID x VA e log(ID) x VA e

comente os resultados obtidos. Veja que o canal SMU do traador correspondente ao
terminal comum ligado ao catodo e o SMU correspondente var1 ao anodo. A relao
entre a corrente e a tenso de polarizao dada pela expresso:
qVa/nkT
ID = IS(e - 1) (1)

onde:
n - fator de idealidade; kT/q = 25,25 mV para T = 20 C
Utilizando-se a expresso (1), podemos aplicar a funo logaritmo de forma a obtermos:
qVa/nkT
log(ID) = log(IS) + log(e - 1)
qVa/nkT
para Va > 100 mV, e >>1. Assim

log(ID) = log(IS) + (qVa)/(2,302nkT )

Tomando dois pontos da curva log(ID) x Va na regio entre 0,1 e 0,3 V, determina-se uma
reta de inclinao (). Desta forma, calcula-se o fator de idealidade atravs da expresso:
= q/(2,302nkT)
e portanto:
q
n=
2,302 kT
b) Utilizando as expresses anteriores e a curva obtida no HP4145B, encontre a inclinao
da reta (), calcule o fator de idealidade e comente.

n=

c) Obtenha a tenso de breakdown (V B) para o diodo utilizando o HP4145B e comente.

Observe que o equipamento tem um limite de +/- 100 V e portanto se V B for maior
que 100V no ser possvel determinar seu valor; neste caso indique o ocorrido e
comente.

VB =

c) Mea o valor da corrente reversa para |Va| = 5 V. Compare com valores obtidos em outros
dispositivos e com o das outras lminas processadas. Comente sobre o valor obtido.

2.2) Capacitor MOS

a) Obtenha a curva Capacitncia x Tenso para o capacitor MOS, calcule os parmetros

indicados a seguir e comente os resultados obtidos.

8
 espessura do xido (tox)

. .A 0 = 8.854 x 10-14 Faraday/centmetro

t ox = 0 ox 0x = 3,9 (para SiO2)

A rea do capacitor em cm
2

C ac Cac Capacitncia na regio de acumulao

tox =

largura da camada de depleo (W f)

C . .A Si = 11,9
Wf = ac 1 0 Si Cinv Capacitncia na regio de inverso
C inv C ac

Wf =

concentrao de portadores (NA,D)

4. 0 . Si kT N A,D (n)
N A,D (n + 1) = . .ln
q.W f2 q ni
Clculo recursivo

NA,D(0) = 10
15
NA,D(1) =
NA,D(1) = NA,D(2) =
NA,D(2) = NA,D(3) =
NA,D(3) = NA,D(4) =

capacitncia de "flat-band"
-5
0 . Si .A k = 8.62 x 10 eletron-Volt/Kelvin
C FB = 1 T Temperatura
. kT 2 -19
q = 1.602 x 10 Coulomb
t ox + ox . 0 Si
Si q.N A , D q

CFB =

cargas efetivas de interface (Q ef/q)

F>0
kT N tipo p
MS = 0,6 F , onde F = . ln A , D e
F<0 tipo n
q n i
10
ni= 1,45 x 10 e VFB a tenso onde a capacitncia igual C FB, obtida atravs da curva C x V.

VFB =
= [VFB MS ]. ac
F =
Q ef C
MS = q q.A
Qef/q =

9
 2.3) Transistores MOSFET

a) Utilizando o HP4145B, obtenha as curvas caractersticas (I D x VDS) de 2 transistores da lmina,

um de canal curto e um de canal longo. Explique o porqu de seu formato, indicando as
regies hmica e de saturao e compare as curvas dos 2 transistores.

b) Obtenha a curva ID x VGS para |VDS| = 0,1 e |VBS| = 0, 2 e 4V. Determine valor de VT0,
mobilidade () e fator de corpo () e comente os resultados obtidos.

VT0 =

L comprimento do canal
L eff A gm XJ profundidade da juno
= W largura do canal
W Cac VDS
, onde Leff = L - 1,4 XJ
Cac, A parmetros obtidos na medida C x V
gm transcondutncia mxima

A Cac, A, NA,D parmetros obtidos na medida C x V

= 2q Si 0 N A,D Si = 11,9
Cac 0 = 8.854 x 10-14 Faraday/centmetro
-19
q = 1.602 x 10 Coulomb
=

c) Obtenha a curva I
D x VGS, com VDS = VGS e VBS = 0V. Encontre o valor de V T0 e compare
com o valor encontrado anteriormente. Qual mtodo mais preciso na determinao de V T0?

d) Obtenha as curvas ID x VGS em regio sub-limiar, com |V DS| = 1, 2 e 3,9 V, e VBS = 0V.
Determine o fator de idealidade e explique o formato das curvas obtidas.

n=

2.4) Cruz Grega (Figura 11)

a) Mea V13/I24 da cruz - grega cujos terminais so identificados na Figura 11 e determine a

resistncia por quadrado. Compare com os valores do caco teste medido durante o
processamento.

5 3 1

6 4 2
Figura 11- Cruz grega formada pelos terminais 1, 2, 3 e 4.

10
 V13
Rs = 4,53
I 24
Rs =

b) Mea V35/I46. Do valor desta resistncia, determine a largura da linha e compare com o valor
nominal de mscara (se disponvel).
V35 W
Rs =
I 46 L
W
/L =

2.5) Flip-Flop

a) A partir da foto do flip-flop da Figura 12, determine o tipo e o circuito eltrico do mesmo.
Veja que o flip-flop formado por 12 transistores MOS e a pinagem j est indicada na
figura.

In1 Clock Vss

Vdd In2

Vgg Out1 Out2

Figura 12- Fotografia do Flip-Flop com a identificao dos terminais.

Tipo do Flip-Flop

Circuito eltrico do Flip-Flop

b) Ligue as fontes no flip-flop com as seguintes tenses: Vgg = -12V, Vdd = -5V e Vss = 0V. A
partir das medidas eltricas, complete a tabela-verdade a seguir com os nveis de tenso
nas sadas Out 1 e Out 2 e comente os resultados obtidos.
11
 FLIP FLOP TESTE - TABELA VERDADE
Clock In 1 In 2 Out 1 Out 2
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

Obs: O estado "0" corresponde a uma tenso de 0V e o estado "1" corresponde a -5V

12
 Relatrio:

Oficina de Microfabricao: Projeto e Fabricao de CIs MOS

O relatrio visa manter uma memria dos trabalhos de laboratrio realizados

durante o curso. Esta ao ajuda na fixao dos conceitos, permitir realizar
anlises posteriores e repetir o trabalho no futuro. Isto justifica a importncia de se
fazer um bom relatrio.

O relatrio consta de 5 partes:

1. Processo de fabricao dos CIs
Detalhes de cada etapa de processo
Medidas de caracterizao fsica dos materiais e processos.
2. Medidas de caracterizao eltrica de dispositivos e estruturas:
Dos chips didticos encapsulados e fabricados em tecnologia CMOS
Dos chips didticos CCS02 fabricados no curso.
Nota: Apresente sempre uma explicao do resultado. Faa sempre a
pergunta porque deu tal resultado ou porque se comportou deste ou daquele
modo e tente responder esta questo.
3. Simulao de Processo e de Dispositivos
Simulao da estrutura de transstores MOS por SUPREM
Simulao de desempenho eltricos de transstores MOS por PISCES
4. Simulao de Circuitos
Simulao SPICE de inversores, portas NOU, flip-flop RS, oscilador em
anel.
Edio de Layout no Microeletrnica, do flip-flop RS.
5. Relatrio sobre as visitas aos laboratrios:
Faa uma breve descrio sobre as instalaes e atividades realizadas nos
seguintes laboratrios visitados:
CCS/UNICAMP
LPD/IFGW/UNICAMP
CTI

1
1. Processo de fabricao dos CIs

PROCESSOS pMOS e nMOS tipo Enriquecimento

CCS/UNICAMP
Janeiro 2000, FEE 107

1) Processo pMOS: Lminas tipo n, (100), resistividade entre 4 a 9 ohm.cm

Processo nMOS: Lminas tipo p, (100), resistividade entre 11 e 22 ohm.cm
Trs lminas para dispositivos e 1 lmina teste tipo n para pMOS e mais trs
lminas para dispositivos e 1 lmina teste tipo p para nMOS

Data: 12/01/00.
Medida de resistividade por 4 pontas: V/I = ohm
Medida de espessura: m
Resulta: Rs = ohm/sq.
Resistividade = ohm.cm

Apenas as lminas nMOS:

Limpeza padro RCA completa
I/I de 11B+, E=65 keV, 1.0 E13 cm-2 (ajuste de VT)

2) Limpeza padro RCA completa

Data: 17/01/00
Observar no microscpio
Observao

3) Oxidao mida, Xox = 0.7 m

Data: 07/01/99
Forno de Pen. de Boro, T = 1000 C,
Entrada em N2, > 3 min.
N2 = 20 min
O2 = 10 min
O2 / H2O = 180 min. (aprox. 63 gotas / min)
N2 = 10 min
Sada em N2, > 3 min.
Observaes:
Medida do xido: m (esperado: 0.735 m).
Clivar lamina teste pMOS em 4 quadrantes: T1, T2, T3 e T4 e lmina teste
nMOS em 4 quadrantes: T5, T6, T7, T8
(opcional, clivar em 2 meias lminas, para clivar em quadrantes
posteriormente, aps etapas # ?)

4) Fotogravao de fonte/dreno (# 1)

Data: 18/01/00
Receita padro no. F1
Aplicar HMDS 7000 rpm, 30,
2
 Aplicar AZ 1350J, 7000 rpm, 30
Soft-bake, 92C, 30 min.
Exposio 14
Revelador MIF 312 / H2O DI (1/1), 1 min.
Ver no microscpio
Observaes:

5) Etch do xido em BHF

Data: 18/01/00
At remover todo xido das costas da lmina
Tempo = (13?)
Ver no microscpio
Remover xido dos cacos T3 e T4, T5 e T6
Observaes:

6) Remoo do fotorresiste

Data: 18/01/00
Lavar em acetona
Ferver em acetona, isopropanol, gua DI
Fazer limpeza padro RCA completa
Ver no microscpio
Observaes:

7) I/I de Fonte/Dreno

Data: 19/01/00
I/I de 11B+, E=50 keV, 5.0 E15 cm-2, laminas pMOS
I/I de 31P+, E=65 keV, 5.0 E15 cm-2, lminas nMOS
Incluir lmina para controle: cacos T3 e T4 (pMOS), T7 e T8 (nMOS)
I/I de 31P+, E=50 keV, 5.0 E15 cm-2, nas costas das lminas pMOS
Observaes:
Limpeza padro RCA completa.

8) Recozimento e oxidao mida

Data: 20/01/00
Incluir todos os cacos testes.
Forno no. Pen.Boro, T=1000 C
Entrada, N2 > 3 min.
N2 = 20 min
O2 = 5 min.
O2 + H2O = 100 min.
N2 = 10 min.
Sada, N2, > 3 min
Medida da espessura de xido sobre cacos T1 e T3:
Xo(T1) = m (esperado 0.94 m)
Xo(T3) = m (esperado: 0.54 m)

3
 Remover xido sobre caco T4 e T8
Medida de Rs e Xj no caco T4 e T8: Rs = Xj =
Observaes:

9) Fotogravao de canal e contatos (# 2)

Data:21/01/00
Receita padro no. F1 (ver item 4)
Ver no microscpio
Observaes:

10) Etch do xido em BHF

Data: 21/01/00
At remover todo xido do caco T1 e T5
t= (estimado 18 min).
Ver no microscpio
Observaes:

11) Remoo do fotorresiste

Data: 21/01/00
Lavar em acetona
Ferver em acetona, isopropanol, gua DI
Fazer limpeza padro RCA completa
Ver no microscpio
Observaes:

12) Oxidao de porta: 75 nm (incluir cacos teste T1, T2, T3, T5, T6 e T7)

Data: 24/01/00
Forno de oxidao com TCE: , T=1000 C
Entrada, N2 > 3 min.
N2 = 5 min
O2 = 5 min.
O2 + (1%) TCE = 30 min.
O2 = 5 min
N2 = 30 min.
Sada, N2, > 3 min
Medida da espessura de xido sobre cacos teste T1 e T5 (gate), T2 e T6
(campo) e T3 e T7 (S/D): Xo(T1,5) = Xo(T2,6) = Xo(T3,7) =
Remover xido do caco T3 e T7 (junto com a etapa 14)
Medida de Rs e Xj no caco T3: Rs = xj =
Observaes:

13) Fotogravao de contatos (# 3)

Data: 24/01/00
Receita padro no. F1
Ver no microscpio
4
 Observaes:

14) Etch do xido em BHF

Data: 24/01/00
At remover todo xido do caco teste T1 e T5, T3 e T7
t= (estimado 1 a 2 min)
Ver no microscpio
Observaes:

15) Remoo de fotorresiste

Data:24/01/00
Lavar em acetona
Ferver em acetona, isopropanol, gua DI
Ver no microscpio
Observaes:

16) Evaporao de Al: 1 m

Data: 25/01/00
Fazer limpeza padro RCA sem etapa da piranha.
Presso base =
Presso de evaporao =
Tempo de evaporao =

17) Fotogravao de interconexes (# 4)

Data: 25/01/00
Receita padro no. F1
Ver no microscpio
Observaes:

18) Etch do Al em: H3PO4 (350 ml) + HNO3 (30 ml)

Data: 25/01/00
At remover todo Alumnio exposto
t=
Ver no microscpio
Observaes:
19) Remoo do fotorresiste.

Data: 25/01/00
Lavar em acetona
Ferver em acetona (2 X), isopropanol, gua DI
Ver no microscpio
Observaes:

20) Evaporao de Al: 0.5 m nas costas das lminas

5
 Data: 26/01/00
Fazer limpeza com solventes,
Presso base =
Presso de evaporao =
Tempo de evaporao =

21) Sinterizao de contatos.

Data: 26/01/00
Forno de Liga , T = 450 C
N2 com vapor de gua, t = 30 min.
Ver no microscpio
Observaes:

22) Medidas Eltricas.

Datas: 26 e 27/01/00
Good Luck. !!!

6
 2. Roteiro de medidas de caracterizao do chip teste CC2:

I) Caracterizao dos diodos pn:

Curva I x V em escala linear e logaritmo
Determine fator de idealidade e resistncia srie
Determine a tenso de breakdown, se possvel.
Mea valor da corrente reversa e da sua densidade de corrente para V D
= 5 V. Compare com valores obtidos em outros dispositivos e com o das
outras lminas processadas. Comente sobre o valor obtido.

II) Curva C x V do capacitor MOS:

Determine espessura do xido
Determine a dopagem do substrato
Determine a carga efetiva de interface
Determine o valor de VT

III) Caracterizao dos transstores MOS:

Curvas caractersticas
Curva ID x VGs para VDS = 0.1V e VBS = 0.0, -2.0 e -4.0 V
Determine valor de VT, mobilidade e fator de corpo (veja se confere com
o valor da dopagem de substrato obtido no item anterior).
Curva SQRT (ID) x VGs, com VDs = VGs, VBS = 0.0
Determine valor de VT e compare com valor obtido acima.
Curvas de ID x VGS em regio sub-limiar, com VDS = 0.1, 2 e 4 V, VBS =
0.0.
Determine o inverso da inclinao da curva em mV/dcada.

IV) Caracterizao do resistor tipo cruz Grega

Mea V/I da cruz com 4 terminais e determine a resistncia por
quadrado. Compare com os valores do caco teste medido durante o
processamento.
Mea V/I do resistor comprido com 4 terminais, passando corrente peor
2 mais distantes e medindo a tenso pelos 2 terminais mais internos.
Do valor desta resistncia, determine a largura da linha e compare com
o valor nominal de mscara (se disponvel).

V) Caracterizao do circuito lgico fabricado:

Desenhe o esquema eltrico do circuito atravs da anlise das
fotografias e identifique o tipo de flip-flop.
Faa a medida funcional do circuito, usando VDD = -5V, VGG = -10V e
pulsos de 0 a 5V nas 3 entradas do circuito (na falta de geradores
pode ser uma medida esttica, com fontes DC e variao manual nas
entradas).

VI) Veja tambm o roteiro descrito no captulo Descrio das Medidas dos
Dispositivos, parte 2.

7
3. Simulao de Processo e de Dispositivos

Simulao da estrutura de transstores MOS por SUPREM:

Usando os mesmos dados do processo nMOS do CCS, simule por SUPREM
em anlise unidimensional, as 3 regies do transstor:
Regio de campo
Regio de canal
Regio de fonte/dreno
Faa uma simulao bidimensional do transstor

Simulao de desempenho eltricos de transstores MOS por PISCES:

Faa a simulao do transstores nMOS com L=5 m, W=10 m nas seguintes
condies:
Com VDS = 5 V e VGS = 0, obtenha os grficos bidimensionais de
concentrao de eltrons, potencial eltrico e de campo eltrico.
Obtenha a curva log I D x VGS na regio sub-limiar, para VDS = 1 e
5 V.
Obtenha as curvas caractersticas do transstor
Obtenha as curvas a) ID x VGS (0 3 V) para VDS = 0.1 V e b) ID
x VGS para VDS = 3 V. Obtenha o valor de V T destas curvas.
Repita o item anterior alterando o oxido fino de gate pelo xido
de campo (este caso corresponde aos transstores de campo
parasitrios que devem estar sempre cortados, mesmo com a
maior tenso usada no circuito.
Obtenha o valor da resistividade de folha da regio de
fonte/dreno
Compare todos seus resultados com os dados das medidas
experimentais. Explique os resultados eventuais diferenas

8
 Enqute de Avaliao do Curso

D uma nota de 0 a 10 em cada quadro abaixo. No item contedo, alm da nota, acrescentar
tambm um dos qualificativos: R (reduzido), A (apropriado) ou D (demasiado).

Tema Instrutores Contedo Apresentao

Rev. Semicondutores Jacobus
Rev. MOS Diniz
Modelo de oxidao Jacobus
Integrao processos Jacobus
Difuso e implantao Jacobus
Etching mido e seco Stanislav
S. SUPREM/PISCES Emilio
Processos CVD Doi
Cargas SiO2/Si Diniz
Vcuo e Metalizao Doi
Projeto CIs Moreira
Programa Microeletr. Moreira
Evoluo de Microelet Jacobus
Microssensores Luiz Otvio
LIGA Luiz Otvio
Lab. de Fabricao Vrios
Medidas fsicas/proc. Mara, Beny
LabSUPREM/PISCES Emlio
Lab. medidas CMOS Diniz, Beny
Lab. medidas MOS Diniz, Beny
Lab. projeto CIs Moreira, Emlio
Visita ao LPD Stanislav, Beny
Visita ao CTI Doi, outros
Relatrio
Nota geral do curso

Apresente comentrios e sugestes: a) gerais sobre o curso, b) sobre os temas especficos.