CIRCUITOS SEQUENCIAIS

Um modo de classificar os circuitos digitais seria subdividi-los em:

- Circuitos combinatrios;
- Circuitos sequenciais.

Os circuitos combinatrios so aqueles em que as sadas dependem unicamente das

entradas, seguem a lgica combinatria e utiliza a lgebra de Boole como ferramenta. Pode-
se representar um circuito combinatrio qualquer atravs de um modelo genrico como
abaixo:

Um circuito sequencial possui uma realimentao da sada para a entrada, denominada

estado interno, cuja principal caracterstica fazer com que as sadas sejam dependentes
das entradas atuais e de estados ocorridos anteriormente.

O estado interno funciona como uma memria que armazena informaes de eventos
passados exigidos para o funcionamento apropriado do circuito. Os circuitos sequenciais
dividem-se em sncronos e assncronos.
As funes lgicas, tabelas verdade e Mapas de Karnaugh so utilizadas tambm no estudo
destes circuitos.

Os elementos de memria que permitiram dotar os circuitos sequenciais da capacidade de

guardar situaes de entradas so chamados de flip-flops (biestveis).

Nos circuitos eletrnicos, o flip flop representado poe esse smbolo:

Q =Sada normal

Q =Sada complementar
Um flip flop obtido por portas logicas to tipo NAND ou NOR.

Para percebermos o funcionamento do flip flop, vamos criar e analisar a TV respetiva:

Q(t Q(t
S R ) +1)
0 0 0 0
0 0 1 1
1 0 0 1
0 1 1 0
1 1 x x

A partir da TV vamos perceber o funcionamento: partindo da primeira situao, dissemos

que a sada atual do circuito zero, o que queremos descobrir a sada futura.
Temos que S=0 R=0 e Q=0, a sada do Q realimenta a segunda porta e produz uma sada

alta no Q . Enquanto os valores das entradas se mantiverem, o estado futuro do FF ser
igual ao estado anterior. O mesmo verifica-se com a segunda situao (segunda linha).

Passando para a terceira situao (linha 3), o dispositivo assume a posio de SET, isto , a
sada forada para 1 e este valor permanecer constante (armazenamento) at um futuro
RESET (linha 4).
A ltima situao proibida. No se pode fazer um SET e RESET em simultneo. O
dispositivo torna-se instvel.

O Latch RS controlado
No latch RS, cujo funcionamento foi descrito anteriormente, uma alterao das entradas R
e S pode acarretar uma troca de estado. Porm, em alguns casos pode ocorrer que os sinais
conectados s entradas R e S sofram variaes no desejadas, sendo vlidos somente em
alguns intervalos de tempo bem determinados. Nesse caso, seria interessante que houvesse
uma entrada de maior prioridade que fosse encarregada de controlar a habilitao do latch,
deixando-o sensvel ou no aos valores das entradas R e S.

Nesse sentido, o latch RS controlado um aprimoramento do latch RS. Ele construdo a

partir do latch RS, pela colocao de um par de portas nas entradas R e S, conforme
mostra a figura a seguir. A entrada C tem o objetivo de habilitar ou desabilitar o latch RS:
caso C=0, o latch mantm o estado anterior, pois R1=0 e S1=0; caso C=1, o latch funciona
normalmente.
Note que se C=0, o latch mantm seu estado, independente dos valores de R e S (os X
indicam essa independncia). Repare tambm que h ainda outra situao em que o latch
mantm o estado, qual seja, quando C=1, mas R=0 e S=0.
Figxx: Diagrama de estado do FF SR controlado

Figxx: Smbolo do Latch SR controlado

Exemplo 1: desenhar as formas de onda para as sadas do latch RS abaixo, a partir das
formas de onda fornecidas para as entradas C, R e S.
FF SR com preset e clear
Podemos ainda acrescentar estrutura do FF RS duas entradas do tipo clear e preset,
para alterar imediatamente o estado do FF sem necessidade das entradas R e S (ou seja de
forma assncrona em relao ao sinal de clock):

Fig.xx FF SR com preset e clear

Pela tabela verdade podemos observar que as entradas preset e clear no podem operar
simultaneamente:

Nveis e transies (bordas)

Os circuitos vistos at o momento tem entradas sensveis a nveis cujo funcionamento
baseado em nveis lgicos constantes e bem definidos (0 ou 1). Este comportamento,
desejvel em circuitos combinatrios, pode provocar problemas em circuitos sequenciais
sncronos. Por exemplo, o circuito do FF RS com entrada de sincronizao ( clock) vai estar
ativo durante toda a durao de cada pulso de clock. Com isto, ele pode mudar de estado
diversas vezes em cada pulso de clock, caso as entradas mudem durante esse intervalo.
Para contornar este problema foram criadas as entradas sensveis a transio que so
consideradas ativas somente durante as transies de nvel logico do sinal aplicado.
A ideia estabelecer um instante preciso e armazenar a informao presente naquele
instante, sem muitas restries sobre quanto tempo esta informao deve se manter
constante.
Com isso uma entrada pode ser sensvel a quatro diferentes tipos de excitao:
1. Nvel logico alto: o sinal aplicado vale 1
2. Nvel logico baixo: o sinal aplicado vale 0
3. Transio positiva: o sinal aplicado passa de 0 a 1
4. Transio negativa: o sinal aplicado passa d 1 a 0
O sinal de clock normalmente aplicado a entradas sensveis a transio positiva ou
negativa. Transies positivas e negativas so representadas em tabelas-verdade
respetivamente pelos smbolos e . A figura abaixo indica os pontos de sensibilidade de
uma entrada em relao ao sinal de clock, e indica os smbolos usados para representar
cada tipo de entrada:

Circuitos de Disparos (obteno das bordas de subida&descida)

Para obteno das bordas, utilizam-se circuitos auxiliares, baseados nos atrasos de
propagao das portas lgicas, que sensibilizam o circuito apenas quando ocorre a transio
positiva (de o para 1) ou negativa (de 1 para 0) do clock. Com o clock a acionar em bordas, o
circuito muda de estado apenas uma vez, de acordo com os valores presentes nas entradas.
Esses circuitos auxiliares so chamados de Circuitos de Disparos, onde enviaro nveis de
sinal apenas na transio do sinal de clock.

Disparo na Borda de Subida ou Positiva

O circuito de disparo por borda positiva mostrado na figuraxxx

Figuraxxx Circuito de disparo por borda de subida.

Disparo por Borda de Descida ou Negativa
O circuito de disparo por borda positiva mostrado na figuraxxx

Figuraxxx Circuito de disparo por borda de subida.

Flip-flop J-K

Na clula bsica, a situao S = R = 1 (nvel de atuao) no permitida. Para contornar

essa limitao, surgiu o flip-flop J-K. Entretanto, ele resolve o problema apenas em parte.

Aparentemente, a condio J = K = 1 (= nvel de atuao), permitida. Nessa condio, o

flip-flop muda de estado. Entretanto, se o sinal C se mantiver no nvel 1 por um tempo maior
o flip-flop ir mudar novamente de estado.

Concluso:

A soluo proposta no impe limitaes nos valores de J e K contanto que a largura do

sinal C seja suficientemente estreita. Caso contrrio, a sada oscilar. Assim sendo, o
circuito mostrado na Figura 7.10 no mais utilizado, pois surgiram solues melhores
(fazer com que o FF seja sensvel a borda = Maste&Slave)

Flip-flop J-K Mestre-Escravo

Conceito de Mestre-Escravo:

Para contornar o problema apontado no item anterior, sem impor limitaes na largura de C,
o ideal seria no permitir que os novos valores de Q e Q, que so realimentados para a
entrada, continuassem interferindo no circuito. A soluo encontrada mostrada na figura
a seguir.

Anlise:

Clock = 1 - Mestre ATIVO e Escravo CONGELADO: Variaes em J e K somente alteram

os valores de Q1 e Q1, mas no se refletem nas sadas Q2 e Q2 porque o Escravo est
CONGELADO

Clock = 0 - Escravo ATIVO e Mestre CONGELADO: Variaes em J e K no alteram os

valores de Q1 e Q1 (mestre est CONGELADO) que permanecem constantes durante todo
o intervalo de tempo em que C =0. Dessa forma, apesar do Escravo estar ATIVO, como Q1
e Q1 so constantes, as sadas Q2 e Q2 permanecem iguais aos valores que so impostos
no instante em que C muda de 1 para 0.

Concluso:

Q2 e Q2 somente se alteram quando o sinal de controle C varia 1 0.

Fig.xxxx Circuito detalhado do Flip-flop J-K mestre-escravo

Tabela de verdade para o FF JK master salave

NB: Por padro, o clock ir variar na borda de subida ou seja, quando a entrada
de clock variar de 0 para 1. Contudo, o atributo Gatilho permitir que essa mudana ocorra
na borda de descida (quando a entrada de clock variar de 1 para 0), ou em nvel baixo
(enquanto a entrada de clock permanecer em 0). As opes de disparo dependentes do nvel
no esto disponveis para os flip-flops T e J-K, porque esses se comportam de forma
imprevisvel quando forados a alternar por tempo indeterminado.

FF tipo D (Data)
A necessidade de evitar a ocorrncia do estado proibido um detalhe que dificulta o
projeto de circuitos sequenciais com latches RS. O latch D construdo a partir do latch
RS, de maneira tal que, pela colocao de um inversor entre as entradas S e R, fica
assegurado que nunca ocorrer a situao de entradas R=1 e S=1, responsveis pelo
surgimento do estado proibido (figura 2). Desta forma, a tabela de transio do latch D
pode ser derivada da tabela do latch RS controlado, onde as entradas R e S passam a ser a
entrada D (com D=S).
Duas combinaes de entradas desaparecem: uma que resultava na manuteno do estado
(Reset) e outra que resultava no estado proibido. A tabela de transio do latch D
mostrada na tabela xx e seu smbolo, na figura xx.

O 'Flip-Flop D' possui uma entrada ligada directamente sada (Q). Independentemente do
estado actual de Q, este ter o valor 1 se D = 1 ou valor 0 se D = 0 quando ocorrer o
impulso positivo do relgio (positive edge triggered). A informao colocada na sada um
ciclo depois de ela chegar entrada. Este dispositivo uma clula de memria bsica
(guarda um bit) e pode ser interpretado como uma linha de atraso primitiva ( hold) de ordem
zero.

Este FF tambm chamado de transparente por mapear os dados de entrada na sada.

Anlise:

Dessa forma, quando Clock = 1, o valor de D passa para sada. Quando Clock cai para zero, o
ltimo valor de D fica armazenado na sada.
Clk = 0 Q (t+1) = Q(t)
Clk = 1 Q (t+1) = D(t)
O comportamento desse flip-flop pode tambm ser visualizado atravs do diagrama
temporal mostrado a seguir:

Fig.xxx Diagrama temporal do FF tipo D

NB: Observar que os valores de D presentes nos instantes 1 2 e 3 ficam armazenados na

sada at o nvel de C voltar a ser 1.
Exemplo 2: desenhar as formas de onda para as sadas do latch D abaixo, a partir das
formas de onda fornecidas para as entradas.

Outra maneira de descrever os diferentes comportamentos dos flip-flops est no texto

original em ingls.
Flip-Flop D: Quando houver variao do clock, o valor guardado no flip-flop ser o
valor na entrada D (Data) naquele instante.

Flip-Flop T: Quando houver variao do clock, o valor guardado no flip-flop ser

alternado ou mantido dependendo se o valor na entrada T (Toggle) for 1 ou 0.

Flip-Flop J-K: Quando houver variao do clock, o valor guardado no flip-flop ser
alternado se as entradas J e K forem ambas iguais a 1 e ser mantido se ambas
forem iguais a zero; se forem diferentes, ento o valor se tornar 1 se a
entrada J (Jump) for 1 e ser 0 se a entrada K (Kill) for 1.

Flip-Flop S-R: Quando houver variao do clock, o valor guardado no flip-flop ser
mantido se R e S forem ambos iguais a 0; ir mudar para 0, se a entrada R (Reset)
for 1, e se tornar 1 se a entrada S (Set) for 1. O comportamento no ser
especificado se as duas entradas forem iguais a 1. (No Logisim, o valor anterior
do flip-flop ser mantido.)