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Professor:
João Paulo Cerquinho
PPGEE - UFPE
Novembro de 2008
Conteúdo
1 Introdução 3
2 Topologia adotada 3
2.1 Layout da célula somadora . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
2.2 Layout do somador de 16 bits . . . . . . . . . . . . . . . . . . . . . . . . . 4
3 Resultados Obtidos 4
3.1 Simulando o sistema . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
3.2 Uma pequena alteração . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
3.3 Comparação . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
4 Conclusão 9
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1 Introdução
Adição é uma das operações aritméticas fundamentais. Ela é usada em muitos siste-
mas VLSI como processadores. Além de realizar a soma de dois números, ela é o núcleo
de várias outras operações como subtração, multiplicação e cálculo de endereço.
2 Topologia adotada
A topologia
World Appl. Sci.adotada para o somador
J., 4 (1): 133-141, 2008 de apenas um bit é mostrada abaixo e possui
apenas 16 transistores.
s of different logic styles. (a) C-CMOS, (b) CPL, (c) TFA, (d) TGA
high-speed, full-swing operation and NEW -HPSC [15].3 These designs exploit the
g capabilities due to the output feature of different logic styles to improve the
nd fast differential stage of cross- performance of the circuit. Most of these adders
ansistors. But due to the presence lack driving capabilities in fan-out situation and the
l nodes and static inverters, there performance of these circuits degrade drastically
Figura 2: Célula somadora de 1 bit
3 Resultados Obtidos
3.1 Simulando o sistema
O bit menos significativo B0 foi implementado com uma onda quadrada para ser ob-
servada a propagação do carry pelo somador até o último bit. O bit de entrada Cin
também poderia ser usado para fazer este teste, mas levando em conta que o sinal de B
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passa por uma parte maior do circuito, ele foi considerado como o pior caso de propagação.
Entradas de teste
A 1111111111111111
B 000000000000000*
Cin 0
Frequência da onda 5kHz
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Para o mesmo teste com uma frequência de 500kHz, o resultado é mostrado abaixo:
Verificamos que podemos ainda dobrar a frequência para 1MHz que ainda poderı́amos
observar a mudança de lógica, o resultado é mostrado abaixo:
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3.2 Uma pequena alteração
Como resultado de um sinal ruim de Carry, o sinal de soma também vai se depreciando.
Uma alternativa foi investigada para tentar aumentar a velocidade do somador e ela está
diretamente envolvida com a qualidade do sinal de Carry. Observando a topologia do
somador, percebe-se que o sinal passa por diversas portas de passagem. Isto degrada a
velocidade de propagação do Carry, pois representa uma série de circuitos RC’s parasitas.
Podemos ver essa degradação na figura abaixo para os Carries C0 , C7 e C15 (Carryout).
Para interromper esta sequência e provar o raciocı́nio, foi colocado um buffer no meio
da cadeia de somadores. O buffer é formado de dois inversores CMOS em cascata.
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O resultado foi uma redução no atraso do Carry e uma melhora na forma de onda dos
sinais de soma com o acréscimo de quatro transistores.
3.3 Comparação
O uso de mais buffers podem ser usados para tentar diminuir a degradação dos sinais.
A figura abaixo mostra a comparação entre o “sem buffer” e o “com buffer” introduzido
depois do oitavo somador.
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Figura 5: Fulladder com o buffer
Sumarizando o projeto
Tecnologia 0.35µm
Relação (W/L)n 3/2
Relação (W/L)p 9/2
Número total de transistores 260
Velocidade Máxima 10 MHz
Área ocupada 0.2 µm2
4 Conclusão
A área não foi estritamente minimizada no layout e pode ainda ser reduzida. A velo-
cidade do somador pôde ser aumentada com o acréscimo de 4 transistores adicionais, mas
não foi testado até quando isso é verdade.
Referências
[1] Vahid Foroutan, Keivan Navi, Majid Haghparast “A New Low Power Dyna-
mic Full Adder Cell Based on Majority Function”, World Applied Sciences
Journal 4 (1): 133-141, 2008