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11,1
1,0
1,0
0,0
0,0
1,0
0,1
1,0
-,0
01,0
10,0
A,0
B,0
A,1
C,0
A,0
B,0
01,1
10,1
00,0
0,0
0
A,0
B,0
B,0
B,0
00
01
10
11
-,-
A,0
A,0
B,1
A,0
B,1
B,1
-,-
0,0
0,0
1,1
0,0
1,0
1,1
0,1
1,0
1,0
0,0
-,0
1,1
C
0,1
D
0,0
A,0
B,1
D,0
C,1
D,1
A,1
0,0
B,0
-,-
D,0
C,0
C,0
A,0
A,0
B,0
C,0
A,1
A,0
B,0
-,-
C,0
B,0
A,1
1,0
A
1,1
0,0
B
1,0
1.2.
01
10
11
A,0
D,0
A,0
D,0
D,0
B,1
D,0
D,0
A,0
C,1
D,0
D,0
D,0
D,0
A,0
D,0
0,0
B,0
C,0
A,0
D,1
B,1
B,1
A,0
D,1
A
1,0
0,0
0,0
-,1
1,1
1,1
01,1
-0,0
1,0
A
B
C,0
A,0
B,0
D,1
C,1
D,0
B,0
C,1
A,0
1,0
-1,0
10,0
1-,0
1,0
1,1
A,0
0,0
00,0
1,0
0,0
0,1
0,1
00,0
-1,0
D
D
00,0
1-,0
0,0
0
B,0
B,0
C,0
C
D
D,1
B,0
A,1
D,0
B,0
B,0
D,0
C,0
A,1
C,0
B,1
A,0
C,0
1,0
-,0
A
1,1
1,0
B
0,0
0,0
1,1
D
0,0
1,0
0,0
0,0
1,1
0,1
C
C
0,0
D
1,0
01,1
1.3.
00,1
11,0
00
01
10
11
B,1
A,1
A,0
B,0
B,0
A,0
A,1
B,1
La nueva mquina
estados:
A0, A
A1, A
B0, B
B1, B
tendr cuatro
con
con
con
con
F=0
F=1
F=0
F=1
00
01
10
11
A0
B1
A1
A0
B0
A1
B1
A1
A0
B0
B0
B0
A0
A1
B1
B1
B0
A0
A1
B1
0,1
A
0,0
-,1
1,0
1,0
C
0,0
A
0,1
0,0
1,1
1,0
C
0
B,0
C,1
B,1
-,-
A,0
B,0
B0
B0
B1
B1
B1
B0
1,1
0,0
1,0
0,1
0
B,0
B,1
A,1
B,0
B0
B1
B0
B0
B1
B0
1,1
1,0
A
1,0
0,1
0,1
B
1,0
0,0
1,0
1,0
0,0
0,0
D
1,1
0,1
P1
P2
Las situaciones que nos podemos encontrar son las
siguientes:
La escalera est parada
La escalera est subiendo
La escalera est bajando
Como seales de entrada tendremos los dos sensores de
presin, y como salidas tendremos la accin (A) y el
sentido (S) del motor. Luego, las transciones estarn
etiquetadas por P1P2,AS.
Las posibles secuencias que hay que describir son las
siguientes:
Una persona se coloca sobre el sensor P1, luego
la escalera debe empezar a bajar, hasta que
dicha persona se coloque sobre el sensor P2
Cuando no se active ninguno de los sensores la
escalera debe permanecer parada.
01,10
10,00
00,10
10,11
01,01
B
00,11
A: escalera parada
B: escalera bajando
C: escalera subiendo
Seales
de salida
00,0-
A55
A44 1,0
A54
0,0
A33
A22 1,0
A32
0,0
A11
1,0
A21
0,0
A10
1,0
0,0
1,0
1,0
0,0
A43 1,0
0,0
0,0
1,0
A42 1,0
0,0
0,1
A53
1,0
A52
A11
A31
0,0
A20
1,0
1,0
A41
0,0
A30
1,0
0,0
1,1
A51
0,0
A40
1,0
0,0
A50
A10
0,0
-1
00
C=0
C=0
-0
R=0
R=1
10
10
11
11
C=1
R=0
C=1
-1
R=1
01
00
-0
1,0
1,0
B0
B1
B2 1,1 B3
0,0
0,0
0,0
10
00,0
01,1
01,1
10,1
B
00,1
11,1
00,0
01,0
10,0
00,1
11,1
01,0
01,0
D
00,1
11,1
No pasa nada
11
Este nuevo sistema debe contar tres pulsos del sensor. Por lo tanto, la mquina de estado tendr tres
estados (uno por cada pulso).
1,0
0,0
0,0
P2
P1
1,0
1,1
P3
0,0
Sistema de control de un ascensor para un edificio de cuatro plantas, de tal
forma que las salidas deben ser la accin del motor y el sentido. Para evitar peticiones simultneas, el sistema debe incluir las siguientes prioridades en el
mismo orden:
Mantener en el caso que sea posible el mismo sentido (ascendente o
descendente)
Pasar primero por el piso ms prximo al actual
Las posibles situaciones que nos podemos encontrar
son que el ascensor est en:
la planta baja (A)
la primera planta y subiendo (B)
la primera planta y bajando (C)
la segunda planta y subiendo (D)
la segunda planta y bajando (E)
la tercera planta (F)
1000
00101--
-01-
1000
1000
Seales de entrada
I0 I1 I2 I3
--01
10-0001
-001
-100
100001-
-100
0001
E
-10-
0001
--10
12
Por claridad del diagrama no se han puesto las transiciones que no deben cambiar de estado, que se daran
cuando no se pulsa ningn botn, o el botn que se ha
pulsado es el de la planta en la que est (situacin
ms prioritaria).
Sistema de deteccin de error de un cdigo biquinario, con un solo canal de
entrada por el que recibimos los bits de la palabra secuencialmente (uno detrs
de otro). La determinacin de la palabra correcta o no deber coincidir con la
llegada del ltimo bit.
Este cdigo tiene un total de siete bits, de tal forma
que en los dos primeros debe haber un solo 1, y en
los otros cinco tambin debe haber un solo 1. Por lo
tanto, adems de los estados necesarios para contar
los 1s tambin debemos tener estados de error, por si
en los dos primeros bits, el nmero de 1s es diferente de uno.
1,0
-,0
A22
-,0
B12
-,0
1,0
-,0
B22
1,0
1,0
-,0
B32
1,0
-,0
B42
B52
1,0
1,0
A11 0,0 A21 0,0 B11 0,0 B21 0,0 B31 0,0 B41 0,1 B51
1,0
1,0
1,0
1,0
1,1
1,0
A20
A10
0,0
B10
0,0
B20
0,0
B30
0,0
B40
0,0
B50
0,0
0,0
El estado de error es aquel que tiene un nmero mayor
o igual a dos. Debemos mantener este estado para cada
bit ya que debemos contar los siete bits para saber
cuando empieza una palabra.
Sistema codificador de nmeros binarios naturales a cdigo Gray. Los datos tendrn una longitud de cuatro bits, los cuales irn entrando de forma secuencial
(uno detrs de otro). Adems de generar los datos en el nuevo cdigo, tambin
deber detectar el final de un dato y el comienzo del siguiente.
Sistema generador de paridad para bits que van llegando de forma secuencial
(uno detrs de otro). El sistema deber tener un estado de inicializacin para
separar una generacin de otra.
13
Sistema de alarma de una planta industrial. En la planta hay elementos inflamables segn las siguientes condiciones (existen sensores que nos indican cuando
la presin, densidad y la exposicin al sol han superado su lmite):
Si la presin del contenedor es igual o superior a 4 unidades, despus
de haber estado expuesto al sol
Si la densidad del contenedor es igual o superior a 5 unidades, despus
de estar sometido a una presin mayor o igual a 4 unidades.
2.2.
D,0
F,0
EF
D,0
E,0
G,0
E,1
A,0
F,0
E,1
E,1
A,0
B,0
C,0
G,1
B
C
AD
EF
D
E
AD
BF
AD
BE
AE
EF
AD AD,0
F,0
B AD,0
E,0
G,0
E,1
E,1
E,1
F AD,0
B,0
G,1
C,0
Mquina mnima
BF
F
GE
G
14
00
01
10
11
E,1
A,1
A,0
D,1
B,0
C,0
C,0
D,1
F,1
C,1
C,0
D,1
G,1
D,1
D,0
D,1
E,0
E,0
A,0
D,1
F,0
F,0
A,0
D,1
G,0
A,1
B,1
G,0
B,0
C,1
H,1
H,0
A
B
EF
C
EG
FG
CE
AC
CF
AC
F
G
GB
AC
BH
00
Estados C.E.C. Mximos compatibles
H
H
G
G, H
F
F, G, H
E
F
EF, G, H
D
D, EF, G, H
C
C, D, EF, G, H
B
B, C, D, EF, G, H
A
C
B, AC, D, EF, G, H
B,0
G,1
B,0
AC,1
H,1
H,0
B,0
B,1
B,1
C,0
A,1
A,0
D,1
A,0
C,0
1,1
0,1
A
0,0
B,0
B,0
C,0
A,1
B,0
D,0
C,0
B,1
0,0
0,0
-,1
1,0
1,1
1,0
C
D,1
D,0
D,1
G,0
A,0
D,0
B,1
D,1
D,1
D,1
AC,1
B,0
C,0
AC,0 AC,0
G,0
D,1
B,0
D,1
11
10
01
0,0
D
0,1
1,0
1,0
C
D
1,1
0,1
15
Completar las formas de onda para un elemento de memoria tipo D (a) transparente, (b)
latch sensible al nivel alto y (c) flip-flop disparado por la transicin de subida. Los biestables tendrn las siguientes caractersticas temporales, segn corresponda:
tsetup = 1ns.
thold = 2 ns.
tw = 3 ns.
10
20
15
30
25
40
35
clk
12
16
19 22
26 29
33
(ns)
38
D
17
27
31
20
15
30
25
40
35
clk
7
12
16
19 22
26 29
33
D
17
Q(a)
Q(b)
Q(c)
27
31
38
(ns)
3.3.
S1
R
R1
16
17
En primer lugar hay que deducir cules son las funciones a las que estn conectadas las seales de entrada
del latch RS, es decir, S y R:
S = S1
R = S1 xor R1
El siguiente paso es obtener la tabla de combinaciones de las salidas a partir de las entradas S1 y R1.
Para esto vamos tambin a mostrar la tabla de combinaciones de un biestable RS.
S1
R1
S1
R1
00
R1 S1
01
11
10
00
10
01
11
00
01
10
01
11
01
01
11
10
01
11
11
01
10
10
01
11
10
00
RS
01
11
10
00
11
10
00
01
01
11
10
01
01
11
11
10
11
10
11
10
10
QQ
18
3.4.
Obtenga:
Biestables JK, T y D a partir de biestables RS
Para realizar esta transformacin, lo que debemos
hacer es obtener los valores R y S del biestable RS,
para que a partir de las nuevas entradas tengamos el
comportamiento de los nuevos biestables. Para ello,
en primer lugar vamos a ver cuanto deben valer las
entradas de los diferentes biestables para cada cambio de estado.
RS
D
00
01
11
10
0
1
q
JK
00
01
11
10
JK
-0
01
10
0RS
R=D
S=D
-0
01
0-
10
RS
R = Tq
S = Tq
00
01
11
10
-0
-0
01
01
0-
10
10
0-
RS
R = Kq
S = Jq
19
Luego:
Q
Q
T
S
J
K
Q
J
Q
Q
Q
Analizar el siguiente mapa de memoria. El anlisis deber indicar las siguientes caractersticas:
Anchura del bus de datos
Anchura del bus de direcciones
Capacidad total del mapa de memoria
Espacio de memoria destinado para los programas de inicializacin
Espacio de memoria destinado para datos y aplicaciones
Espacio de memoria destinado para ampliaciones
Tamao de los diferentes mdulos utilizados.
Dibujar la configuracin del mapa de memoria correspondiente.
20
A9-0
A9-0
DIRECCIONES
DIRECCIONES
RD
ROM
CS
I/O7-0 RD WR
RD
ROM
CS
DATOS
O7-4
DATOS
O3-0
0
A9-0
A11
A10
1
DIRECCIONES
RD
RAM WR
1
2
CS
DATOS
21
000000000000
000h
ROM
ROM
001111111111
010000000000
3FFh
400h
RAM
011111111111
100000000000
7FFh
800h
AMPLIACCIONES
101111111111
110000000000
BFFh
C00h
AMPLIACIONES
111111111111
3.6.
FFFh
Tambin nos hacen falta 10Kpalabras para aplicaiones (mdulos RAM), luego necesitaremos 5
(=10/2).
El resto del espacio ser destinado a posibles
amplicaciones.
N de palabras de cada mdulo: Cada mdulo tiene
2 Kpalabras, luego ir de la direccin 0000h
hasta la direccin 07FFh (11 bits de direccin)
Luego la configuracin del mapa de memoria ser el
siguiente:
3 4
7
0000h
ROM
ROM
ROM
ROM
AMPLIACIONES ROM
RAM
07FFh
0800h
0FFFh
1000h
RAM
17FFh
1800h
RAM
RAM
1FFFh
2000h
RAM
RAM
27FFh
2800h
RAM
RAM
RAM
RAM
2FFFh
3000h
37FFh
3800h
AMPLIACIONES
3FFFh
A la hora de implementar el mapa, adems debemos identificar la codificacin interna a los mdulos y
externa a travs de un decodificador. Cada mdulo
tiene 11 bits de direccin (como ya hemos dicho);
entonces para que la implementacin se ajuste al mapa
anterior debemos escoger los 11 bits menos significativos para la codificacin interna, mientras que el
resto,3 bits, sern introducidos en un decodificador
(3:8) para seleccionar los diferentes mdulos.
Tendremos un total de cuatro mdulos ROM (dispuestos
en dos filas de dos mdulos) y diez mdulos RAM (dispuestos en cinco filas de dos mdulos). Para dejar
inaccesible, temporalmente la ampliacin de memoria
ROM conectaremos el bit de direccin ms significativo de dicho mdulo a 0. Luego la implementacin
quedara de la siguiente forma:
22
23
A10-0
A10-0
DIRECCIONES
DIRECCIONES
RD
ROM
CS
I/O7-0 RD WR
RD
ROM
CS
DATOS
DATOS
O3-0
O7-4
0,A9-0
0,A9-0
DIRECCIONES
DIRECCIONES
RD
ROM
CS
RD
ROM
CS
DATOS
DATOS
O3-0
O7-4
A10-0
DIRECCIONES
A10-0
RD
DIRECCIONES
RAM WR
CS
DATOS
CS
A10-0
A12
2 3
A11
1
4
DIRECCIONES
RD
RAM WR
CS
O3-0
DATOS
A10-0
DIRECCIONES
RD
RAM WR
CS
DATOS
O3-0
O7-4
5
6
DATOS
O7-4
2
A13
RD
RAM WR
A10-0
DIRECCIONES
RD
RAM WR
CS
DATOS
A10-0
DIRECCIONES
RD
RAM WR
CS
DATOS
O3-0
O7-4
A10-0
DIRECCIONES
RD
RAM WR
CS
DATOS
A10-0
DIRECCIONES
RD
RAM WR
CS
DATOS
O3-0
O7-4
A10-0
DIRECCIONES
RD
RAM WR
CS
DATOS
A10-0
DIRECCIONES
RD
RAM WR
CS
O7-4
DATOS
O3-0
24
3.7.
DIRECCIONES
DIRECCIONES
RD
ROM
CS
A10
RD
ROM
CS
DATOS
0
A11
I/O7-0 RD WR
A9-0
A9-0
DATOS
O3-0
O7-4
A10-0
DIRECCIONES
RD
RAM WR
CS
DATOS
7
000h
ROM
ROM
3FFh
400h
AMPLIACCIONES
7FFh
800h
RAM
FFFh
25
Analiza los siguientes circuitos secuenciales. Adems del anlisis, tambin se deber
completar el cronograma adjunto suponiendo que todos los elementos son ideales (en el
sentido de que todas las caractersticas temporales son nulas).
x
x
y
F
y
z
(b)
(a)
D Q
A
(d)
F
1
Q0
T Q
Q1
T Q
T Q
Q2
A
(e)
(c)
D Q
D Q
clk
(f)
X
1
J Q
K
J Q
K
clk
J Q
K
(g)
Cronogramas
y
(a)
z
x
(b) y
F
A
(c)
B
F
A
(d) B
F
(e)
Q0
Q1
Q2
x
(f) clk
F
x
(g) clk
26
27
Circuito A
x
y
000
001
010
xyz
011 100
101
110
111
F
A continuacin hay que darles nombres a cada una de
las combinaciones de las variables de estado. Seguidamente podemos observar la tabla y el diagrama de
estados para la denominacin adjunta.
xyz
000 001 010 011 100 101 110 111
f = 0 --> A A,0* A,0* A,0* A,0* A,0* A,0*
f = 1 --> B B,1* B,1*
A,0
B,1
11-,1
resto,0
B,1
010,0
resto,1
En cuanto a los problemas transitorios, vamos a estudiar ciclos entre estados, transiciones consecutivas
y carreras.
Los ciclos entre estados se producen cuando existe
alguna combinacin de entrada para la cual no existe
ningn estado estable. Por lo tanto, cuando se produzca un cambio en las seales de entrada, no se sabe
desde qu estado se producir dicho cambio. Para el
caso particular que nos ocupa, podemos apreciar de la
tabla de estado que todas las combinaciones muestran
un estado estable, luego no existe ningn ciclo de
estados.
Las
transiciones
consecutivas
son
problemticas
cuando no se les da el tiempo necesario para estabilizar el nuevo estado. Como el nmero mximo de cambios
de estado para un solo cambio de entrada es uno (de A
hasta B), el tiempo que debemos dar para la estabilizacin es el retraso mximo del circuito, es decir:
= TOR + TAND + TOR
Las carreras son producidas por el cambio simultneo
de dos o ms variables de estado. stas pueden ser
crticas, cuando podemos llegar a estados diferentes
cuando variamos la variables que cambia antes, o no
crticas, cuando el prximo estado es siempre el
mismo.En este caso particular, slo existe una variable de estado, luego no se pueden producir carreras.
En cuanto al cronograma, sera el siguiente:
y
z
Circuito D
D Q
A
B
Este circuito pertenece a la categora de circuitos
asncronos, ya que, aunque la secuencialidad sea proporcionada por un elemento de memoria, ste no es controlado por una seal externa a nuestro circuito.
28
00
01
11
10
0, 0
0, 0
1, 0
1, 0
0, 1
0, 1
1, 1
1, 1
D, F
Como estamos ante un flip-flop tipo D, en el que la
ecuacin es Q = D, la tabla de transicin es:
29
30
AB
00
01
11
10
0, 0
0, 0
1, 0
0, 0
0, 1
1, 1
1, 1
1, 1
Q, F
Luego las tablas de estados son (puestas como mquina
de Mealy y de Moore:
AB
00
01
11
10
q = 0 --> A
A, 0
A, 0
B, 1
A, 0
q = 1 --> B
A, 0
B, 1
B, 1
B, 1
Mealy
AB
00
01
11
10
q = 0 --> A
q = 1 --> B
Moore
A
B
31
Circuito E
S0
T Q
S1
T Q
S2
T Q
En este caso nos encontramos ante un circuito asncrono ya que esta formado por elementos de memoria,
pero se encuentran controlados con seales diferentes
y adems son internas al circuito.
Los elementos de memoria, flip-flops, son controlados
por la bajada de la seal de salida del flip-flop que
le precede, excepto el primero que es controlado por
una seal externa. As, el flip-flop 1 cambiar
cuando se produzca la transicin:
q0 --> Q0
1 --> 0
Como tenemos tres flip-flops, estamos ante un sistema
en el que hay tres variables de estado.
Las funciones de excitacin sern:
T0 = 1
T1 = 1
T2 = 1
Por lo tanto, las ecuaciones de transicin sern:
Q0 = T0 q0 = q0, cuando A : 1 --> 0
Q1 = T1 q1 = q1, cuando q0: 1 --> 0
Q2 = T2 q2 = q2, cuando q1: 1 --> 0
Luego si suponemos que el valor inicila de la seal A
es 1, y los cambios slo se permiten en las transiciones, la tabla de transicin y de estado sern:
A
0
1
000
0
B
001
A
B
1
A
010 011
010
011 100
011
100 101
100
101 110
101
110 111
110
111 000
111
000 001
001 010
q2q1q0
32
Q0
Q1
Q2
Circuito G
X
1
J Q
K
(1)
J Q
K
(3)
J Q
K
(2)
clk
En este caso particular estamos ante un circuito compuesto por elementos de memoria controlados todos por
la misma seal externa, luego estamos ante un circuito sncrono.
Los elementos de memoria son flip-flops disparados
por el flanco de bajada, por lo tanto los cambios de
estado slo se producirn cuando la seal de control
(clk) sufra una transicin de bajada.
El circuito tiene tres flip-flops, por lo tanto,
existirn tres variables de estado.
Las ecuaciones de excitacin sern:
33
J1 = 1 ........ k1 = 1
J2 = 1 ........ k2 = 1
J3 = xq1 ......... k3 = q2
F = q3 + q2
Luego las ecuaciones de transicin sern:
Q1 = J1q1 + k1q1 = q1
Q2 = J2q2 + k2q2 = q2
Q3 = J3q3 + k3q3 = xq1q3 + q2q3
Por lo tanto, las tablas de transicin y de estado
sern:
x
x
0
1
0
1
q2q1q0
A
B
D,0
D,0
C,0
G,0
B,1
B,1
A,1
E,1
H,1
H,1
G,1
G,1
B,1
B,1
A,1
A,1
clk
F
q1
q2
q3
4.2.
Analizar los siguientes circuitos y completa los cornogramas adjuntos (en el caso de que
algunas seales internas no estn inicializadas en el cornograma, tomar el valor bajo
como valor inicial).
0
1
2
3
2
1
0
1
F
clk
0
A
34
D Q
D Q
A
F
clk
Circuito 1
2
1
0
1
2
3
0
1
1
A
1
1
0
0
1
S1 S2,1 S2,1
S2 S2,1 S1,0
35
36
10,00
01,01
00,10
Seales
de salida
5.1.
B
00,11
P1 P2
01
11
A, 0- C,10
B, 11 A, 01 -, --
C, 10
-, --
-, --
10
B, 11
-, --
A
X
-, -- A, 00
A pesar de que estamos ante una mquina incompletamente especificada, podemos observar que ninguno de
los estados son compatibles por lo que estamos ante la
mquina mnima.
Este sistema no muestra una sincronizacin sencilla,
ya que no existe ninguna relacin para los cambios de
las seales de entrada. Por lo tanto, vamos a implementarlo con un sistema asncrono en modo fundamental; luego tenemos que procurar que el asignamiento
de estados produzcan el menor nmero de problemas
transitorios, es decir, se deben cumplir la mayora
de las reglas de adyacencia.
Las reglas de adyacencia sern:
A debe ser adyacente a B y C
B debe ser adyacente a A
C debe ser adyacente a A
Al tener tres estados, necesitaremos dos variables de
estados ya que (21 < 3 < 22). Por lo tanto, una posi-
37
P1 P2
01
11
10
--, --
--, --
--, -- 00, 00
--, --
--, --
--, --
Q1 Q0, AS
En el caso de los circuitos asncronos en modo fundamental, la tabla de transicin y de excitacin coinciden. Por lo tanto, vamos a obtener las ecuaciones
lgicas de las salidas de la funcin:
Q1 = m(2,8) + (3,5,7,10,11,12,13,14,15)
Q0 = m(1,4) + (3,5,7,10,11,12,13,14,15)
A = m(1,2,4,8) + (3,5,7,10,11,12,13,14,15)
S = m(2,6,8) + (0,3,5,7,10,11,12,13,14,15)
En principio, al tratarse de un funcin multisalida,
la implementacin lgica habra que realizarla utilizando el mtodo de McCluskey; no obstante, y para
reducir el tiempo, vamos a tratarlo como funciones
independientes, y utilizaremos el mtodo del mapa de
Karnaugh.
Q1 = P2q1 + P1q0
Q0 = P1q0 + P2q1
A = P1q0 + P2q1 + P2q1 + P1q0
S = P1q0 + q1 ... ... S = P2q0 + q1
P1
Q1
P2
A
S
Q0
38
Punto n 2
A55
A44 1,0
A54
0,0
A33
A22 1,0
A32
0,0
A11
1,0
A21
0,0
A10
1,0
0,0
1,0
1,0
0,0
A43 1,0
0,0
0,0
1,0
A42 1,0
0,0
0,1
A53
1,0
A52
A11
A31
0,0
A20
1,0
1,0
A41
0,0
A30
1,0
0,0
1,1
A51
0,0
A40
1,0
0,0
A50
A10
0,0
39
X
0
A10
A20-A21
A21-A22 A11
A20-A30 A21-A30
A20
A21-A31 A22-A31
A20-A31 A21-A31 A30-A31
A21-A32 A22-A32 A31-A32 A21
A20-A32 A21-A32 A30-A32 A31-A32
A21-A33 A21-A33 A31-A33 A32-A33 A22
A20-A40 A21-A40 A30-A40 A31-A40 A32-A40
A21-A41 A22-A41 A31-A41 A32-A41 A33-A41
A30
A40
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
A41
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
X
A42
A20-A53 A21-A53 A30-A53 A31-A53 A32-A53 A40-A53 A41-A53 A42-A53 A43-A53 A44-A53
A20-A54 A22-A54 A31-A54 A32-A54 A33-A54 A41-A54 A42-A54 A42-A54 A44-A54 A45-A54
X
X
X
X
A43
A20-A54 A21-A54 A30-A54 A31-A54 A32-A54 A40-A54 A41-A54 A42-A54 A43-A54 A44-A54
A21-A55 A22-A55 A31-A55 A32-A54 A33-A55 A41-A55 A42-A55 A43-A54 A44-A55 A45-A55
X
X
X
X
A53-A54
A44
A54-A55
A20-A10 A21-A10 A30-A10 A31-A10 A32-A10 A40-A10 A41-A10 A42-A10 A43-A10 A44-A10
A21-A11 A22-A11 A31-A1 A32-A11 A33-A11 A41-A11 A42-A11 A43-A11 A44-A11 A45-A11
X
X
X
X
A53-A10 A54-A10
A50
A54-A11 A55-A11
A20-A10 A21-A10 A30-A10 A31-A10 A32-A10 A40-A10 A41-A10 A42-A10 A43-A10 A44-A10
A21-A11 A22-A11 A31-A11 A32-A11 A33-A11 A41-A11 A42-A11 A43-A11 A44-A11 A45-A11
X
X
X
X
A53-A10 A54-A10
A54-A11 A55-A11
~
~
A51
A10,0 A11,0
A20-A10 A21-A10 A30-A10 A31-A10 A32-A10 A40-A10 A41-A10 A42-A10 A43-A10 A44-A10
A21-A11 A22-A11 A31-A11 A32-A11 A33-A11 A41-A11 A42-A11 A43-A11 A44-A11 A45-A11
X
X
X
X
A53-A10 A54-A10
A54-A11 A55-A11
~
~
~
~
A52
A20-A10 A21-A10 A30-A10 A31-A10 A32-A10 A40-A10 A41-A10 A42-A10 A43-A10 A44-A10
A21-A11 A22-A11 A31-A11 A32-A11 A33-A11 A41-A11 A42-A11 A43-A11 A44-A11 A45-A11
X
X
X
X
A53-A10 A54-A10
A54-A11 A55-A11
~
~
~
~
~
~
A53
A20-A10 A21-A10 A30-A10 A31-A10 A32-A10 A40-A10 A41-A10 A42-A10 A43-A10 A44-A10
A21-A11 A22-A11 A31-A11 A32-A11 A33-A11 A41-A11 A42-A11 A43-A11 A44-A11 A45-A11
X
X
X
X
A53-A10 A54-A10
A54-A11 A55-A11
~
~
~
~
~
~
~
~
A54
A20-A10 A21-A10 A30-A10 A31-A10 A32-A10 A40-A10 A41-A10 A42-A10 A43-A10 A44-A10
A20-A11 A22-A11 A31-A11 A32-A11 A33-A11 A41-A11 A42-A11 A43-A11 A44-A11 A45-A11
X
X
X
X
A53-A10 A54-A10
A54-A11 A55-A11
~
~
~
~
~
~
~
~
~
~
A54,0 A55,0
A55
40
q1 q0
00
q3 q2
01
11
10
00
A42
A31
A20
A30
01
A32
A21
A10
11
A22
A11
A5
A41
10
A33
A4
q1 q0
001
X q3 q2
011 010 110
111
101
100
00
01
11
10
1110,0
1111,0
1111,0
1110,0
Q3Q2Q1Q0,F
41
resto,0
0-1,0
000,0
1-0,0
000,0
010,0
0-1,0
0-1,0
010,0
1-1,1
1-0,0
000,0
11-,1
010,0
10-,0
110,1
010,0
1-1,1
100,0
42
000 001
110 111
B
C
D
q0
43
100
1,0
0,0
1,0
B0
B1
0,0
B2 1,1 B3
0,0
0,0
B0 B0,0 B1,0
B1 B2,0 B0,0
B0
B0-B2
B1-B0
B1
B2
B0-B2
B1-B0
B2 B0,0 B3,1
B3 B0,0 B1,0
B3
0
B,0 B1,0
B1 B2,0 B,0
B,0 B,1
B2
q0
B1
B2
q1q0
00
00,0
10,0
01
-,-
-,-
11
00,0
00,1
10
11,0
00,0
Q1Q0, F
44
45
q
0
0
1
1
->
->
->
->
->
Q
0
1
0
1
.....
.....
.....
.....
.....
T
0
1
1
0
q1q0
00
00,0
10,0
01
-,-
-,-
11
11,0
11,1
10
01,0
10,0
T1T0, F
Por lo tanto:
T1 = m(3, 4, 6, 7) + (1, 5) = X + q0
T0 = m(2, 3, 7) + (1, 5) = q0 + Xq1
F = m(7) + (1, 5) = Xq0
q1
T Q
T Q
q0
F
clk
5.3.
Disee los mismos circuitos de forma sncrona, utilizando biestables tipo JK.
46
Indicar las especificaciones mnimas que deben tener los siguientes dispositivos programables, para poder implementar los circuitos motrados en el problema 1 del tema 4:
PLS
PAL
GAL
FPGA (n IOB, n CLB, n entradas y flip-flops del CLB)
De forma previa a la solucin del problema vamos a
recordar resumidamente como estaban formados cada uno
de estos dispositivos, y por tanto, que hay que indicar:
PLS (Secuenciador lgico programable), se trata
de un PLA cuyas salidas estaban registradas
(conectadas a flip-flops, por lo general tipo
D). Luego hay que indicar:
Nmero de entradas
Nmero de lneas AND
Nmero de flip-flops
PAL, se trata de una PAL, tal que tiene una
serie de salidas como salidas combinacionales,
y otro grupo de ellas como salidas registradas.
Luego hay que indicar:
Nmero de entradas
Nmero de lneas AND
Nmero de salidas sin registrar
Nmero de salidas registradas
GAL, se trata de una PAL cuyas salidas entran en
un bloque que puede ser configurado de diferentes formas (salidas combinacionales/registradas, salidas realimentadas/sin realimentar).
Luego hay que indicar:
Nmero de lneas AND
Nmero de salidas, as como su configuracin
FPGA, se trata de una matriz de bloques IOB
(entrada/salida) y CLB (procesado, que son
bsicamente GAL sustituyendo la PAL por una
memoria y en las que las salidas no se realimentan de forma interna, sino que se desaprovecha
una entrada en caso necesario). Por lo tanto,
hay que indicar:
Nmero de IOB, as como su configuracin
Numero de CLB, as como su configuracin
(es decir, toda la configuracin de salida de la GAL equivalente)
Circuito A
x
y
47
48
Circuito E
Q0
T Q
Q1
T Q
T Q
Q2
A
Vamos a considerar que los flip-flops que disponen
todos los dispositivos programables son de tipo D,
luego hemos de pasar los biestables de tipo diferente
a tipo D. As, en este caso en que Ti = 1, pasamos a
que Di = qi.
En el caso del PLS, no puede ser implementado en uno
solo ya que todas las entradas de reloj de todos los
flip-flops son comunes, situacin que no se verifica
en el circuito que nos ocupa.
En el caso de la PAL, nos encontramos en una situacin
similar al del PLS
En el caso de la GAL, no encontramos en una situacin
simliar a las anteriores.
En el caso de las FPGA, los relojes comunes pertenecen
a aquellos flip-flops que se encuentran en el mismo
CLB. Por lo tanto, en este caso, el nmero de CLB vendr determinado por el nmero de flip-flops, en lugar
del particionado que podamos realizar del circuito.
Por lo tanto, necesitaremos:
4 IOB: 1 configurado como entrada no registrada
y 3 configuradas como salidas no registradas
3 CLB con 1 entrada y una salida registrada.
Circuito G
X
1
J Q
K
J Q
K
J Q
K
clk
Al igual que pasaba en el caso anterior, debemos
transformar los flip-flops JK en flip-flops tipo D.
Como J1,2 = K1,2 = 1, obtenemos que D1,2 = q1,2, y
J3=Xq1, K3=q2, D3 = Q3 = Xq1q3+q2q3.
En el caso del PLS, este circuito no es posible imple-
49
Realizar los diseos del problema 2 del tema 2 utilizando un dispositivo programable
secuencial con las siguientes caractersticas:
2 entradas
1 salida combinacional
1 salida registrada realimentada sin conexin al exterior
1 salida registrada realimentada con conexin al exterior.
00
01
10
11
E,1
A,1
A,0
D,1
B,0
C,0
C,0
D,1
F,1
C,1
C,0
D,1
G,1
D,1
D,0
D,1
E,0
E,0
A,0
D,1
F,0
F,0
A,0
D,1
G,0
A,1
B,1
G,0
B,0
C,1
H,1
H,0
50
Mquina
0
D,1
B,0
D,0
B,0
C,0
A,1
A,0
C,0
es
la
mquina
q1
q0
q1q0
00 10,1
01,0
01 10,0
01,0
11 11,0
00,1
10 00,0
11,0
Q1Q0,
51
D Q
D Q
F
clk
52
7.2.
Q2
Q6
Q1
Q1
Q1
Q3
Q1
Q5
Q0
Q0
Q0
Q2
Q0
Q4
Fin
Fin
Fin
clk
En el caso en que las divisiones no sean exactas, es
decir, exista un resto distinto de cero, nos indica
que habr que aadir una circuitera para resetear
los contadores cuando sea necesario. Adems, cuando
el resto es diferente de cero, nos est indicando que
las salidas de dicho contador estarn en la circuitera de reset.
Por ejemplo si queremos realizar el contador utilizando nicamente contadores de mdulo 4, necesitaremos:
96 : 4 = 24, resto= 0
24 : 4 = 6, resto= 0
53
6 : 4 = 1, resto=2
1 : 4 = 0, resto=1
As el valor mximo al que debe llegar los dos ltimos
contadores (de forma simultnea) es 2 y 1. Cuando
el resto vale 0, esos contadores realizarn su
cuenta completa, luego no influye en el reset. Por lo
tanto, el diseo ser:
Q7
Q6
Q5
Q4
Reset
Reset
Reset
Reset
Q1
Q1
Q1
Q3
Q1
Q5
Q1
Q7
Q0
Q0
Q0
Q2
Q0
Q4
Q0
Q6
Fin
Fin
Fin
Fin
clk
No obstante, la circuitera de reset se puede mejorar
ya que el bit Q7 nunca puede llegar a 1, luego esa
entrada de la puerta AND se puede eliminar.
contadores de mdulo 8 y 12
7.3.
54
Minutos
Reset
Q2
Reset
Q2
Reset
Q1
Q1
Q1
Q0
Q0
Q0
Fin
clk1
Fin
clk1
Reset
Q3
Reset
Q3
Reset
Q3
Q2
Q2
Q2
Q1
Q1
Q1
Q0
Q0
Q0
Fin
clk1
clk1
Fin
G
clk1
0
Reset
Q1
Q0
1
clk
Fin
clk1
Horas
Fin
clk1
Fin
0
0