Universidad Nacional Autnoma de Mxico

Facultad de Ingeniera

Laboratorio de Diseo de Sistemas Digitales

Tutorial: USO DEL SOFTWARE QUARTUSII(ALTERA) Y

XILINGS(ISE)

Profesor: Flores Olvera Vicente

Alumnos: Chvez Delgado Jorge Luis
Vzquez Garduo Jos Arturo

Semestre 2017-1

QUARTUS II

Quartus II es una herramienta de software producida por Altera para el anlisis y

la sntesis de diseos realizados en HDL. Quartus II permite al desarrollador o
desarrolladora compilar sus diseos, realizar anlisis temporales, examinar
diagramas RTL y configurar el dispositivo de destino con el programador.
Para realizar un programa o un esquema en Quartus ll construiremos las
compuertas NAND, OR y XOR:
1.-Abrimos nuetro QUARTUS II, nos mostrar una pantalla de la siguiente manera:

2.Procederemos a crear un nuevo proyecto en Create a New Project, como lo muestra la

imagen siguiente:

3.-Observamos que nos muestra una pequea introduccin, procedemos a darle click en
Next:

4.-Aq podemos ver que nos muestra una ventana con tres campos, en el primero
elegiremos la carpeta donde queremos guardar nuestro proyecto, y en los dos siguientes
el nombre de nuestro proyecto. Si trabajamos en VHDL ser necesario que el nombre del
proyecto sea el mismo que el de nuestras entidades declaradas, de lo contrario el
compilador nos marcar error.

5.-En la siguiente ventana que no sale, nos dir si queremos agregar un archivo o
proyecto que ya hayamos estado trabajando. De lo contrario daremos click en siguiente.

6.-Este apartado es uno de los ms importantes ya que aqu elegimos la tarjeta que
vamos a utilizar, en este caso es la CYCLONE II modelo EPC5T144C7. Los dems
campos los dejamos por defecto.

7.- As como en el paso anterior dejaremos esta ventana por defecto tal y como esta.

8.-Despus de eso nos mostrar un resumen de nuestras configuraciones como se

muestra a continuacin:

9.-Finalmente estamos listos para crear el diagrama o cdigo VHDL en su caso.

10.- Para crear un nuevo espacio de trabajo, daremos click en File/New y nos mostrar la
siguiente pestaa en dnde seleccionaremos Block Diagram Schematic File para un
diagrama de bloques o bien si crearemos un programa VHDL en VHDL File.

11.- Nos quedar una ventana de la forma siguiente:

12.-Para agregar entradas seleccionamos Pin Tool y para agregar compuertas en el

simbolo de compuerta AND

13.- En este caso tenemos dos entradas y tres salidas. Para hacer las conexiones basta
con arrastrar la punta de la entrada a la entrada de nuestra compuerta. En esta parte
tenemos que verificar que se conecten con xito, de lo contrario tendremos problemas en
el paso siguiente que es compilar.

14.- Para compilar, daremos click en el tringulo morado que dice Start Compilation

15.- Para una compilacin exitosa nos mostrara una pantalla como la siguiente:

16.- El siguiente y ltimo paso es simular nuestro esquema, creando un nuevo archivo
llamado University Program VWF.

17.- Nos quedar una ventana en la que en la parte izquierda daremos click derecho y
elegiremos la opcin Insert Node or Bus y despus Node Finder

18.- Listamos las entradas y salidas y las seleccionamos para utilizarlas en la simulacin.

19.- Ponemos a los valores como Unsigned Decimal para ver los resultados en decimal.
Adems seleccionamos las dos entradas y las agrupamos (click derecho y Grouping), de
igual manera con Unsigned Decimal.

20.- Ahora daremos un Count Value a las entradas. Y finalmente daremos click en Run
Functional Simulation.

21.- Obteniendo los resultados siguientes:

Con lo que podemos comprobar que se cumplen las tablas de verdad de nuestras
compuertas.
NAND

OR

XOR

Nota: La compilacin de un cdio VHDL se realiza de la misma manera. As como la

simulacin.

XILINGS (ISE)
La herramienta Xilinx-ISE (Integrated Software Environment) es una herramienta de
diseo de circuitos profesional que nos va a permitir, entre otras funciones, la realizacin
de esquemticos y su posterior simulacin
1.-Para crear un proyecto en Xilings daremos click en New Project

2.-Elegimos un nombre y la carpeta donde guardaremos nuestro proyecto.

3.- Realizamos las configuraciones necesarias, en este caso como se muestra en las
siguientes imagenes:

4.- Obtenemos un resumen de nuestras configuraciones:

5.- Creamos un nuevo recurso:

6.-Elegimos VHDL Module para trabajar con cdigo VHDL aunque tambipen podemos
crear esquemas como en el caso de Quartus ll

7.- Para que nos genere el cdigo de nuestras variables, en este caso arreglos podemos
hacer uso de este paso que nos permite declarar las variables de entrada y salida.

8.-Nos mostrar un resumen, y ya tendremos nuestra plantilla para comenzar a

programar.

9.- Para compilar el cdigo basta con dar click en la opcin Synthesis

11.- Para la simulacin creamos un nuevo archivo Test Bench Waveform

12.- En la ventana Initialize Timing hay que especificar los parmetros de tiempos que se
usarn en la simulacin , especificando que no hay reloj, sino que es un circuito
combinacional (opcin Combinatorial (or internal clock)) o viceversa.

14.-Posteriormente daremos doble click en Simulate Behavioral Model, ya habiendo

seleccionado nuestras entradas y salidas.