1056M

Agradecimentos
A realizacao desta dissertacao marca mais uma etapa em minha vida, sendo
assim, ha pessoas que contriburam de forma peculiar para a concretizacao deste trabalho,
entre as quais gostaria de prestar meus sinceros agradecimentos.
Gostaria de agradecer preliminarmente a Deus; pelo dom da vida, pelo sustento,
inspiracao e conhecimento; por ate aqui estar ao meu lado em todos os momentos me
capacitando e fortalecendo.
A minha esposa Rayanne Miranda Rodrigues por todo carinho, companheirismo
e amor desprendidos durante este perodo de estudos e ausencias.
Aos meus pais Daniel Orlando Rodrigues, Marli Assuncao Rodrigues e irmao
Fernando Rodrigues Assuncao, pelas oracoes, noites de sono perdidas, e, apoio incondicional.
Ao meu Co-Orientador Dr. Porfirio Cabaleiro Cortizo exmio educador e mestre,
a meu Orientador Dr. Marcos Antonio Severo. A voces, minhas reais manifestacoes de
respeito e gratidao. Um misto de austeridade e competencia, disciplina e inteligencia;
Obrigado.
Ao Programa de Pos Graduacao em Engenharia Eletrica, pela oportunidade de
realizacao deste trabalho e disponibilizacao dos recursos necessarios.
A APERAM pela oportunidade de tempo concedida para dedicacao desta dissertacao, aos meus colegas da Aperam e em especial gostaria de agradecer ao Glaucio
Barros Barcelos por todo apoio prestado na realizacao deste texto e apresentacao.
Agradeco a` Fapemig o aporte financeiro ao projeto de pesquisa.
Finalizando, agradeco a todos que de modo direto e indireto contriburam, de
alguma forma, para a conclusao desta etapa, sendo comigo vitoriosos em mais uma fase de
minha vida, com profundo reconhecimento e gratidao; Muito Obrigado!
Tudo tem o seu tempo determinado, e ha tempo para

todo proposito debaixo do ceu.
(Eclesiastes 3:1)
Resumo
Este trabalho apresenta o estudo e avaliacao experimental do controle e da topologia de
um conversor c.c.-c.c. boost entrelacado, operando em regime de conducao contnua
CCM. Esta topologia por sua vez vem apresentando diversas aplicacoes e funcionalidades
na busca atual pelo uso das energias renovaveis. A mitigacao dos efeitos de sombreamento
nos paineis fotovoltaicos, o uso em veculos hbridos como conversor multi-fase de interligacao de m
ultiplas fontes, como celula de combustvel e Energy Storage System ESS
sao algumas das aplicacoes mais estudadas. A modelagem do conversor e desenvolvida
utilizando um modelo de circuito de pequenos sinais em media linear para operacao em
CCM, as funcoes de transferencia em malha aberta da corrente do indutor em relacao à
tensao de entrada e a razao ciclica sao apresentadas e permitem a correta modelagem para
o controle pulse width modulation - PWM. Destaca-se o uso de duas malhas internas de
controle de corrente com deslocamento de fase entre os sinais de gate drive de 180o e uma
malha externa para controle da tensao. O uso desta topologia, com bobinas entrelacadas
no conversor elevador de tensao boost atribui vantagens significativas ao sistema, entre
elas: a reducao do dimensionamento dos elementos passivos utilizados, um menor ndice
de interferencia EMI e a maior confiabilidade do circuito. Os resultados de simulacoes e
experimentais utilizando o software SIMULINK Matlab e o Kit Texas HV SOLAR Digital
Controlled C2000 Piccolo DSP TMS28035 comprovam o potencial da estrutura estudada.
Palavras-chave: Boost entrelacado; Modelagem de pequenos sinais; pulse width modulation
- PWM.
Abstract
This project presents the experimental study and evaluation of the control and the topology of a CC-CC interwoven boost converter, operating in a continuous conduction mode CCM. This topology has been presenting diverse applications and functions in the search
for renewable powersources, which is taking place nowadays.The mitigation of the effects
of shading in the photovoltaic panels, its use in hibryd vehicles as a multi-channel current
converter for linking multiple power sources, as fuel cells and Energy Storage System - ESS
are some of the of the most studied applications.The design of the converter is developed
using a model of a circuit using small signals in a linear average for the CCM operation.
The transfer functions in open loop of the inducer in relation to the feeding tension and
duty cycle are presented, and allow the correct design for the pulse width modulation control - PWM.The use of two internal loops of current control with phase shift between the
gate drive signals of 180 degrees and an extermal loop for tension control is highlighted.The
use of this topology, with interwoven coils in the boost tension elevator converter provides
major advantages to the system, for instance: the reduction of the passive element positioning utilized in the work, a lower EMI interference rate and the increased effectiveness
of the circuit.The results of the simulations and experiments using SIMULINK Matlab
software and the Texas Kit HV SOLAR Digital Controlled DSP TMS28035 C2000 Picollo
Texas software prove the potential of this structure.
Keywords: Interwoven boost; small signal design; pulse width modulation - PWM.
Sum
ario
Lista de Figuras
iii
Lista de Tabelas
vii
Lista de Abreviaturas e Smbolos
viii
1 Introduc
ao
1.1 Objetivos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.2 Objetivos Especficos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
1.3 Estrutura da Dissertacao . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2 Conversor Est
atico Boost
2.1 Revisao Conversor Boost c.c.-c.c. . . . . . . . . . . . . . . . . .
2.2 Topologia do conversor boost entrelacado . . . . . . . . . . . . .
2.2.1 Limites para tempo de conducao das chaves . . . . . . .
2.2.2 Estrategia de Controle. . . . . . . . . . . . . . . . . . . .
2.3 Descricao do sistema no espaco de estados . . . . . . . . . . . .
2.4 Analise no espaco de estados . . . . . . . . . . . . . . . . . . .
2.5 Modelo de variaveis de estado medio . . . . . . . . . . . . . . .
2.6 Introducao as pequenas perturbacoes . . . . . . . . . . . . . . .
2.7 Funcao Transferencia tensao de sada pela corrente no indutor .
2.8 Selecao dos componentes passivos para o estagio de potencia . .
2.9 Projeto de controladores pelo metodo de resposta em frequencia
2.10 Consideracoes Finais . . . . . . . . . . . . . . . . . . . . . . . .
1
2
2
2
.
.
.
.
.
.
.
.
.
.
.
.
4
4
7
10
11
12
14
15
16
19
21
23
27
3 Simulaco
es e Resultados
3.1 Simulacao do conversor boost entrelacado . . . . . . . . . . . . . . . . . . .
3.2 Degrau positivo aplicado a referencia de corrente . . . . . . . . . . . . . . .
28
28
32
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
3.3
3.4
3.5
3.6
3.7
3.8
.
.
.
.
.
.
.
.
.
34
35
39
42
44
47
50
52
53
.
.
.
.
54
54
60
62
65
5 Considerac
oes Finais
5.1 Conclusoes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
5.2 Sugestoes para Trabalhos Futuros . . . . . . . . . . . . . . . . . . . . . . .
66
66
67
Refer
encias Bibliogr
aficas
68
Anexo
A.1
A.2
A.3
A.4
70
71
72
72
73
3.9
Degrau negativo aplicado a referencia de corrente . . . . . . . . . . . . .

Degrau positivo de referencia de tensao. . . . . . . . . . . . . . . . . . .
Degrau negativo aplicado a referencia de tensao . . . . . . . . . . . . . .
Degrau negativo de carga resistiva . . . . . . . . . . . . . . . . . . . . . .
Degrau positivo de carga resistiva . . . . . . . . . . . . . . . . . . . . . .
Efeito das variacoes parametricas dos indutores . . . . . . . . . . . . . .
3.8.1 Primeira solucao: malhas de controle da corrente em cada indutor
3.8.2 Segunda solucao: acoplamento dos indutores . . . . . . . . . . . .
Consideracoes finais . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4 Resultados Experimentais
4.1 Implementacao digital do controlador
4.2 Implementacao controlador digital . .
4.3 Formas de onda coletadas . . . . . .
4.4 Consideracoes Finais . . . . . . . . .
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
A Manipulac
ao de matrizes no espaco de estados
Modelo de variaveis de estado medio . . . . . . . . . . .
Modelo grandes sinais em regime permanente . . . . . .
Modelo pequenos sinais . . . . . . . . . . . . . . . . . . .
Funcao de transferencia de pequenos sinais . . . . . . . .
ii
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
.
Lista de Figuras
2.1
2.2
2.3
2.4
2.5
2.6
2.7
2.8
2.9
2.10
2.11
2.12
2.13
Topologia de um conversor boost . . . . . . . . . . . . . . . . . . . . . . . .

Forma de onda da corrente iL para o regime de conducao: (a) Regime
de conducao crtica.(b) Regime de conducao descontnua. (c) Regime de
conducao contnua. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Interligacao de ncelulas na topologia de entrelacamento . . . . . . . . .
Topologia conversor boost entrelacado de duas celulas . . . . . . . . . . . .
Representacao das correntes iL1 , iL2 e corrente total iLtotal , sinal PWM e as
correntes em S1 e d1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Corrente nos indutores para diferentes valores de duty cycle (a) Considerando duty cycle de 0,45. (b) Considerando duty cycle de 0,50. (c) Considerando duty cycle de 0,55. . . . . . . . . . . . . . . . . . . . . . . . . . .
Topologia das malhas de controle, interna atuando no controle das correntes
nos indutores e externa para regulacao da tensao de sada. . . . . . . . . .
Circuito equivalente para conversor boost c.c.-c.c. no MCC. (a) Circuito
equivalente para chave fechada. (b) Circuito equivalente para chave aberta.
Forma de onda da corrente no indutor para conversor boost . . . . . . . . .
Forma de onda da tensao de sada para o conversor boost . . . . . . . . .
Diagrama de Bode de Gild (funcao de transferencia de malha aberta com
ganho ajustado, mas nao compensado),Gc (compensador) . . . . . . . . . .
Diagrama de Bode de G (funcao de transferencia de malha aberta com
ganho ajustado, mas nao compensado),Gc (compensador), GcG(funcao de
transferencia de malha aberta compensada) . . . . . . . . . . . . . . . . .
Diagrama de Bode de G (funcao de transferencia de malha aberta com ganho
ajustado, mas nao compensado). . . . . . . . . . . . . . . . . . . . . . . . .
iii
6
8
9
9
10
11
12
22
23
24
25
26
2.14 Diagrama de Bode de G (funcao de transferencia de malha aberta com

ganho ajustado, mas nao compensado),Gc (compensador), GcG(funcao de
transferencia de malha aberta compensada) . . . . . . . . . . . . . . . . .
3.1
3.2
3.3
3.4
3.5
3.6
3.7
3.8
3.9
3.10
3.11
3.12
3.13
3.14
3.15
3.16
3.17
3.18
Layout do conversor boost entrelacado simulado no ambiente SIMULINK .

Esquematico da simulacao das malhas de controle no Simulink. . . . . . . .
Sinal do PWM, triangulares defasadas de 180 . . . . . . . . . . . . . . . .
Corrente total ILt , corrente nos indutores IL1 , IL2 e o ripple na tensao de
sada Vb . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Tensao de sada Vb e detalhe do ripple de tensao no barramento c.c. . . .
Correntes nos indutores IL1 , IL2 , ILtotal e os sinais PWM respectivos, durante
a variacao da referencia de corrente. . . . . . . . . . . . . . . . . . . . . . .
Simulacao da resposta da malha de corrente frente a variacao no sinal de
referencia Iref de 3, 2A para 5, 2A. . . . . . . . . . . . . . . . . . . . . . . .
Demonstra a tecnica leading triangle, ou seja, a corrente e amostrada na
metade do perodo de chave fechada. . . . . . . . . . . . . . . . . . . . . .
Demosntra as correntes nas bobinas IL1 , IL2 , o entrelacamento ILtotal e os
sinais PWM respectivos, durante a variacao da referencia de corrente aos
15ms. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Sinais amostrados de corrente para o controlar Ci(s) ?? Corrente ILmed e
referencia Iref , sada do controlador (duty cycle). (b) Ampliacao do instante
de variacao da referencia de corrente. . . . . . . . . . . . . . . . . . . . .
Tensao de sada Vb e as correntes nos indutores IL1 , IL2 e o entrelacamento
ILt apos um degrau de 15% na referencia de tensao. . . . . . . . . . . . . .
Comportamento das correntes nas bobinas IL1 ,IL2 e o entrelacamento ILt
para o instante de variacao na referencia de tensao. . . . . . . . . . . . . .
Sinais Vref , Vmed e sada Reg.PI para o instante de variacao da referencia de
tensao. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Sinais de entrada do controlador de corrente iref, imed e sada Reg.PI para
o instante de varicao da referencia de tensao T1=15ms. . . . . . . . . . .
Sinal PWM para o instante de variacao da referencia de tensao. . . . . . .
Tensao de sada e corrente nos indutores IL1 ,IL2 e ILtotal . . . . . . . . . .
Sinais de entrada do controlador de tensao Vref, Vmed e sada Reg.PI para
o instante de variacao da tensao de referencia. . . . . . . . . . . . . . . . .
Sinais de entrada do controlador de corrente Iref, Imed e sada Reg.PI. . .
iv
27
29
29
30
31
31
32
33
34
35
35
36
36
37
38
38
39
40
41
3.19 Sinal PWM para as chaves, variacao do duty cicle para o instante de variacao
da referencia de tensao. . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
3.20 Grafico da tensao de sada Vb e das correntes nos indutores IL1 , IL2 e corrente
total ILt para o instante de variacao da corrente de carga. . . . . . . . . . .
3.21 Sinais de entrada do controlador de tensao Vref, Vmed e sada Reg.PI para
o instante de entrada de carga T1=15ms. . . . . . . . . . . . . . . . . . .
3.22 Sinais de entrada do controlador de corrente Iref, Imed e sada Reg.PI para
o instante de entrada de carga T1=15ms. . . . . . . . . . . . . . . . . . . .
3.23 Grafico da tensao de sada Vout e das correntes nos indutores IL1 , IL2 e da
corrente total ILt para o instante de variacao da corrente de carga. . . . .
3.24 Sinais de entrada do controlador de tensao Vref, Vmed e sada Reg.PI para
o instante de sada de carga T1=15ms. . . . . . . . . . . . . . . . . . . . .
3.25 Sinais de entrada do controlador de corrente Iref, medicao da corrente Imed
e sada Reg.PI para o instante de reducao de carga T1=15ms. . . . . . . .
3.26 Ripple de tensao e corrente de sada. . . . . . . . . . . . . . . . . . . . . .
3.27 Corrente nos indutores L1 , L2 e na entrada para diferentes indutores L1 e L2
3.28 Detalhe da corrente nos indutores L1 , L2 e na entrada . . . . . . . . . . . .
3.29 Detalhe da corrente nos indutores L1 , L2 e na entrada . . . . . . . . . . . .
3.30 Detalhe da corrente nos indutores L1, L2 e na entrada para indutores diferentes
3.31 Espectro harmonico da corrente na entrada para indutores L1 e L2 iguais. .
3.32 Espectro harmonico da corrente na entrada para indutores L1 e L2 diferentes.
3.33 Acoplamento entre os indutores do conversor boost entrelacado. . . . . . .
3.34 Detalhe da corrente nos indutores L1 e L2 acoplados iguais. . . . . . . . . .
3.35 Espectro harmonico da corrente na entrada para indutores acoplados. . . .
4.1
4.2
4.3
4.4
4.5
4.6
Kit Texas HV SOLAR Digital Controlled C2000 Piccolo (a) Foto real da
placa e (b) Diagrama blocos do funcionamento. . . . . . . . . . . . . . . .
Blocos de programacao para biblioteca Dplib . . . . . . . . . . . . . . . . .
Diagrama esquematico de uma entrada ADC . . . . . . . . . . . . . . . .
Circuito de entrada para ADC no DSP TMS28035 . . . . . . . . . . . . . .
Estrategia de controle e medicao das entradas ADC para implementacao de
um conversor boost entrelacado utilizando TMS28035. . . . . . . . . . . .
Circuito de condicionamento de sinal para as entradas ADC do Kit Texas
HV SOLAR Digital Controlled C2000 Piccolo (a) Divisor de tensao e (b)
Shunt de medicao de corrente total. . . . . . . . . . . . . . . . . . . . . . .
v
41
42
43
44
45
45
46
47
48
49
49
50
51
51
52
52
53
55
55
56
57
58
60
4.7
4.8
4.9
4.10
Diagrama de blocos representativo do controlar digital . . . . . . . . . . .

Degrau gerado na referencia de tensao. . . . . . . . . . . . . . . . . . . . .
Degrau na malha de tensao, escala de 50V/div; . . . . . . . . . . . . . . .
Defasamento entre os sinais do PWM1 e PWM2 gerados pela sada do DSP
TMS28035 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
4.11 Ripple de tensao no barramento de sada. . . . . . . . . . . . . . . . . . . .
4.12 Sequencia de disparo para chave Q1 . . . . . . . . . . . . . . . . . . . . .
4.13 Corrente IL1 e IL2 nas bobinas do conversor . . . . . . . . . . . . . . . . .
A.1 Circuito equivalente para conversor Boost CC-CC no MCC. (a)Chave fechada - subintervalo D1Ts .(b)Chave aberta - subintervalo D2Ts . . . . . . .
vi
61
62
63
63
64
64
65
70
Lista de Tabelas
2.1
Parametros do estagio de potencia do conversor boost entrelacado. . . . . .
22
3.1
Parametros do estagio de potencia do conversor entrelacado, retirados do

Kit Texas HV Solar Digital Controlled C2000. . . . . . . . . . . . . . . . .
29
vii
Lista de Abreviaturas e Smbolos

Abreviaturas
ADC
Analogue Digital Converter
BC
Conversor Boost Convencional
CCM
Modo de Conducao Contnua.
CCS
Code Composer Studio
CMPx
Compare Module Registers x
CPM
Current Programmed Mode
DCM
Modo de Conducao Descontnua.
DPWM
Digital Pulse Width Modulation
DSP
Digital Signal Process
EMI
Eletromagnetic Interference.
ePWM
Enhanced Pulse Width Modulation
ESS
Energy Storage System.
FC
Frequencia de corte
GPIO
General Purpose Input Output.
IBC
Conversor Boost Inteleaved (entrelacado)
ISR
Interrupt Response System
MIBC
Conversor Boost Interleaved (entrelacado) com multiplas chaves em paralelo.

viii
MPPT
Maximum Power Point Tracking
PIE
Peripheral Interrupt Expansion
PWM
Pulse Width Modulation
S/H
Sample/Hold
TBCNT
Time Base Counter
TCR
Timer Control Registers
TZ
Trip Zone
ix
Captulo 1
Introdu
c
ao
A maioria das fontes de energia renovaveis, tais como celulas de combustvel
e celulas fotovoltaicas tem recebido uma grande atencao em todo o mundo nos campos
de pesquisa, pois o desenvolvimento de tecnologias para o aproveitamento destas fontes
representa uma acao estrategica para reduzir o consumo de combustveis fosseis (NEWLIN
et al., 2013)..
Neste contexto a eletronica de potencia com o estudo e aprimoramento dos
conversores desempenha um papel fundamental, isto e, existe hoje um renovado foco na
interface conversor de eletronica de potencia para as fontes de energia de corrente contnua.
Estas fontes de alimentacao possuem baixa tensao de sada e requerem conexao em serie
para reforco de tensao. Alem disso, conversores c.c. - c.c. de reforco sao geralmente usados
para aumentar a tensao a nveis adequados de trabalho.
Varias topologias de conversores c.c.-c.c. sao citadas na literatura, entre elas o
boost, buck, buck-boost, serie ressonante, ponte completa, o push-pull, no entanto, elas nao
sao as mais indicadas, conforme (NEWLIN et al., 2013), por atriburem ondulacao (ripple)
de corrente na sada das fontes. De fato a ondulacao (ripple) e o conte
udo harmonico da
corrente e um fenomeno que influencia na vida u
til das celulas de combustvel, bem como
o tempo de vida das baterias em sistemas Energy Storage System ESS(HEGAZY et al.,
2012).
Outro aspecto importante no projeto de um conversor c.c.-c.c. e a selecao do
indutor e do capacitor de sada. A grande preocupacao e o tamanho, custo e peso, principalmente em projetos de maior potencia, o que faz a demanda por inovacoes tecnologicas
nesta area ser crescente, fabricantes estao continuamente projetando dispositivos capazes
de processar energia de forma mais eficiente permitindo os produtos serem cada dia mais
compactos e versateis.
1
Em resposta a todos esses requisitos necessarios para o adequado atendimento

e suprimento do setor de energias renovaveis, os conversores boostentrelacado IBC (Interleaved boost Converter) tem sido estudados nos u
ltimos anos, ele atribui um potencial de
melhoria ao desempenho de conversao de energia em termos de eficiencia, menor tamanho
dos componentes passivos, menor emissao eletromagnetica conduzida, menor ondulacao
(ripple) de corrente na entrada, ndice de perdas das etapas de filtragem reduzido, perdas de comutacao significativamente diminuda, melhor reposta aos transientes e maior
confiabilidade ao sistema.
Portanto, o estudo e entendimento desta topologia sao apresentados neste trabalho.
1.1
Objetivos
O objetivo desta dissertacao e o estudo, desenvolvimento, simulacao e a implementacao utilizando o DSP Texas TMS28035 de um conversor c.c.-c.c. boostentrelacado.
1.2
Objetivos Especficos
Para se alcancar o objetivo principal deste trabalho os seguintes objetivos secundarios tambem devem ser considerados:
Estudo do conversor cc-cc boost; boost entrelacado.
Estudo da topologia de entrelacamento dos indutores de entrada nos conversores
boost c.c.-c.c.
Propor uma estrutura de controle de forma a garantir menor ondulacao (ripple) na
corrente de entrada do conversor.
Validar o projeto de controle do conversor boost entrelacado com resultados de simulacao e com resultados experimentais.
1.3
Estrutura da Disserta
c
ao
Nesta secao e apresentada a estrutura do trabalho com uma breve descricao

de cada um dos captulos. Esta dissertacao foi dividida em 5 captulos distribudos da
seguinte forma:
2
Captulo 1 - Introducao: Apresenta os objetivos, a motivacao e justificativa para o desenvolvimento deste trabalho, bem como a pesquisa realizada em diversas
fontes da literatura relacionada ao tema da dissertacao para identificar e
adquirir embasamento para o desenvolvimento no projeto.
Captulo 2 - Conversor Estatico Boost: Apresenta uma descricao resumida do conversor
boost convencional e seu regime de conducao, a modelagem no espaco de
estados e apresentada seguindo o modelo de pequenos sinais e a linearizacao
para um ponto de operacao. Finalmente a funcao de transferencia para os
modelos de interesse idl e vilb sao demonstrados, juntamente com o projeto de
seus respectivos controladores.
Captulo 3 - Simulacoes e Resultados: Apresenta as simulacoes computacionais juntamente com os resultados obtidos no programa Simulink Matlab para implementacao do conversor boost entrelacado operando em regime de conducao
contnua. A estrategia de controle bem como a resposta da sintonia e projeto dos controladores sao testados atraves da analise dos resultados das
malhas de controle.
Captulo 4 - Resultados Experimentais: Apresenta a implementacao do converosor boost
entrelacado proposto neste trabalho e os resultados experimentais realizados
no Kit texas HV SOLAR Digital Controller C2000 DSP TMS28035.
Captulo 5 - Consideracoes Finais: Apresenta as conclusoes obtidas no desenvolvimento
do trabalho e tambem sugestoes de trabalhos futuros.
Captulo 2
Conversor Est
atico Boost
Este captulo apresenta uma sucinta revisao do conversor boost operando em
modo de conducao contnua. A Secao 2.1 demonstra sua topologia, equacoes e caractersticas. A Secao 2.2 descreve a estrategia de entrelacamento dos indutores no ramo de
entrada e suas vantagens para topologia do conversor boost.
Nas secoes 2.3 a 2.7 e realizada a descricao detalhada do modelamento pelo
espaco de estados, introducao as pequenas perturbacoes, alem das funcoes de transferencia
de interesse do sistema.
A secao 2.8 identifica as equacoes para obtencao dos valores dos componentes
passivos do circuito estudado. Com base nestes valores aplicados a` funcao de transferencia
encontrada, e realizado o projeto dos controladores para malha interna e externa e apresentados na secao 2.9.
2.1
Revis
ao Conversor Boost c.c.-c.c.
A topologia classica do circuito para o conversor boost c.c.-c.c. e apresentada na

Figura 2.1, neste conversor a tensao de sada e sempre maior ou igual a` tensao de entrada,
por isso tambem recebe o nome de step up ou elevador de tensao, sendo representado pela
Equacao (2.3). Sua entrada possui caractersticas de fonte de corrente devido a` presenca
do indutor em serie com a fonte de tensao, e a sada do circuito atribui caractersticas de
fonte de tensao gracas ao capacitor conectado ao barramento de sada. A Equacao (2.4)
descreve a relacao entre os valores medios da corrente no indutor IL e da corrente de sada
Ib , (RASHID et al., 1988).
Conforme ilustra a Figura 2.2(a), Figura 2.2(b) e Figura 2.2(c) pela analise
da corrente iL existem tres modos possveis de operacao: regime de conducao contnua,
4
Figura 2.1: Topologia de um conversor boost
crtica e descontnua. A conducao crtica encontra-se no limiar entre o regime de conducao

contnua e descontnua, ela ocorre quando a corrente no indutor chega à zero exatamente
no instante em que o transistor entra em conducao.
Assumindo entao que o conversor esteja, em um primeiro momento, no regime
de conducao crtica e logo apos a potencia de carga decresca, mantendo-se constante Vb e
D, atinge-se entao, com a consequente diminuicao da corrente iL , o regime de conducao
descontnua, que e caracterizado pelo fato de que tanto o transistor quanto o diodo estao
bloqueados no tempo t2 Ts .
muito importante em um projeto, como descrito por (CREWS, May 2013),
E
conhecer as vantagens e desvantagens de cada modo de conducao. O modo de conducao
contnua apresenta problemas inerentes de estabilidade causados pela presenca do zero
no semiplano da direita, entretando, no modo de conducao descontnua a incidencia de
picos de corrente e o esforco (stress) submetido às chaves e diodos sao maiores, e como
consequencia ocorre o aumento dos efeitos de EMI/RFI e as perdas ri2 .
Este trabalho delimita-se ao estudo do conversor em regime de conducao contnua
MCC, neste modo a corrente no indutor flui continuamente sendo sempre iL (t) > 0, portanto, em regime permanente a integral no tempo da tensao no indutor L sera 0, conforme
e apresentado pela Equacao (2.1) e Equacao (2.2).
Ts
vL (t)dt = Vp DTs + (Vp Vb ) D0 Ts
(2.1)
Vp ton + (Vp Vb ) tof f = 0

Como mostrado na Figura 2.2(c), Ts = Ton + Tof f
(2.2)
vL
vL
iL
Vp
iL
Vp
t
(Vp-Vb)
ton
(Vp-vb)
ton
toff
1ts
ts
2ts
ts
(a)
(b)
vL
Vp
t
(Vp-Vb)
iL
t
ton
toff
ts
(c)
Figura 2.2: Forma de onda da corrente iL para o regime de conducao: (a) Regime de conducao crtica.(b)
Regime de conduc
ao descontnua. (c) Regime de conducao contnua.
Vb
Ts
1
=
=
Vp
Tof f
1D
(2.3)
Desconsiderando as perdas no circuito, a potencia de entrada e igual a potencia

6
de sada Pp = Pb , portanto, a identificacao da relacao entre a corrente de entrada e sada

torna-se clara, conforme Equacao (2.4).
Vp Ip = Vb Ib
Ib
= (1 D)
Ip
2.2
(2.4)
Topologia do conversor boost entrela

cado
O conversor boost classico c.c.-c.c. apresenta uma topologia simples e de facil

construcao sendo amplamente estudado pela literatura, no entanto, seu desempenho dinamico
e pobre, devido ao efeito do zero no semi-plano direito. Alem disso, analisando a Equacao
(2.3) este conversor requer um grande capacitor de filtro de sada para manter uma
baixa ondulacao na tensao Vb em razoes cclicas mais elevadas, bem como, para correntes de carga mais elevadas, nao sendo indicados para aplicacoes com alta densidade de
potencia(HEGAZY et al., 2012), (NEWLIN et al., 2013).
A topologia para o conversor boost entrelacado e apresentada pela Figura 2.4.
O modo de operacao e funcionamento e semelhante ao modelo do conversor boost classico
demonstrado na Secao 2.1.
Para aplicacoes em alta potencia a interligacao de conversores em paralelo e
recomendada (HEGAZY et al., 2012), trazendo ainda mais benefcios a operacao desses
conversores no modo entrelacado.
O entrelacamento das celulas (transistores e diodos) requer que as mesmas estejam operando na mesma frequencia de chaveamento, mas com uma fase deslocada em
radianos, ou seja, um deslocamento de fase entre os gate drives de
relacao a outra de 2
n
Ts
, sendo T s o perodo de comutacao e n o n
umero de celulas em paralelo (CHUNLIU
n
et al., 2009), conforme ilustra a Figura 2.3.
A operacao intercalada de n celulas produz um aumento n vezes a frequencia
do ripple da corrente de entrada Ip , e uma reducao na magnitude de pico no ripple de corrente por um fator de n(PERREAULT; KASSAKIAN, 1997), a Figura 2.5 ilustra o
entrelacamento entre as correntes dos indutores.
Em resumo este processo contribui significativamente com o aumento da frequencia e diminuicao da amplitude da ondulacao (ripple) na corrente de entrada e tensao
Vcontrol
Icontrol
Celula 1
Vp
Celula 2
Load
..
.
Celula n
Figura 2.3: Interligac
ao de ncelulas na topologia de entrelacamento
de sada. O que implica na necessidade de um capacitor de sada menor (tamanho, custo,

peso), reducao dos filtros, cancelamento de harmonicos entre as celulas e baixo EMI interferencia eletromagnetica. A divisao da corrente de entrada promove a diminuicao
(tamanho, custo, peso) dos indutores utilizados, menores perdas ri2 , reducao do efeito do
zero no semiplano direito (KOLLURI; NARASAMMA, 2013), menor stress para as chaves
e maior eficiencia na conversao de energia.
Este trabalho propoe o uso de duas celulas entrelacadas o que estabelece um
deslocamento de 180 entre os comandos dos gates de disparo das chaves, como pode ser
visto na Figura 2.5. Tambem e apresentado que a frequencia da corrente total iLt e duas
vezes a frequencia encontrada na corrente dos enrolamentos das bobinas iL1 e iL2 , consequentemente, como iLt = iL1 + iL2 , ocorre a reducao do ripple. Para este conversor boost
entrelacado proposto sao utilizados dois indutores, diodos e chaves semicondutoras identicas, assim ambos os canais de potencia dividem a corrente e possuem um comportamento
igual. O controle e feito pelo modo de corrente media (ACC- Average current - mode) e
sao controlados usando uma malha interna de corrente e uma malha externa de tensao do
barramento de sada.
Figura 2.4: Topologia conversor boost entrelacado de duas celulas
iLt
iL2
iL1
s1
ON
s2
OFF
ON
OFF
is 1
is1
id1
id1
Figura 2.5: Representac

ao das correntes iL1 , iL2 e corrente total iLtotal , sinal PWM e as correntes em S1
e d1 .
2.2.1
Limites para tempo de conduc

ao das chaves
O limite para o perodo de chaveamento segue o n

umero de celulas (transistores
Ts
e diodo) a ser utilizado, portanto, o perodo maximo e n , sendo T s o perodo de comutacao
e n o n
umero de celulas em paralelo.
A corrente de entrada e a soma das duas correntes nos indutores, IL1 e IL2 . O
efeito do deslocamento de fase nas correntes dos indutores provoca a anulacao mutua e a
reducao do ripple na corrente de entrada. O melhor instante de cancelamento ocorre para
razao cclica igual a 50%, ou seja, quando o ciclo de trabalho se aproxima de 0,50, a soma
das duas correntes de diodo se aproxima a c.c. Neste ponto, o capacitor de sada tem que
filtrar apenas a ondulacao da corrente no indutor.
Para os instantes onde ocorre a sobreposicao dos comandos de gate para as
chaves, isto e, considerando o uso de duas celulas (como neste trabalho) para duty cycle
superior a 0, 5 ocorre o trabalho em paralelo das chaves, a Figura 2.6 mostra a caracterstica
do ripple de corrente considerando a variacao do duty cycle.
(a)
(b)
(c)
Figura 2.6: Corrente nos indutores para diferentes valores de duty cycle (a) Considerando duty cycle de
0,45. (b) Considerando duty cycle de 0,50. (c) Considerando duty cycle de 0,55.
10
2.2.2
Estrat
egia de Controle.
O controle pelo modo de tensao possui largura de banda reduzida e apresenta

problemas de instabilidade, conforme apresenta (POMILIO, 1995) a funcao de transferencia
da tensao Gv e de fase nao mnima (possui um zero a direita do semiplano), logo apenas o
aumento da margem de fase e de ganho pode nao ser suficiente para garantir a estabilidade
do sistema. Entre os metodos mais usuais e o mais indicado para esta aplicacao esta o
Current Programmed Mode-CPM, onde um laco de controle interno de corrente e proposto
para simplificar o projeto do laco externo, de tensao, atribuindo uma dinamica simples e
robusta. A Figura 2.7 demonstra este diagrama de controle.
A malha de controle de tensao de sada e a mais externa e o controlador Gv(s)
e o responsavel por garantir a dinamica da tensao de sada e o erro nulo. A sada deste
controlador fornece a corrente de referencia da malha mais interna que controla a corrente
no indutor. O erro nulo e a dinamica desta malha sao controlados pelo controlador Gi(s).
Os controladores Gv(s) e Gi(s) possuem limites de forma a garantir que: A sada de Gi(s)
nunca fique superior ou inferior aos valores maximos e mnimos de portdora do modulador
por largura de pulso (PWM) e que a sada de Gv(s) nunca fique menor que zero (nao
existe corrente negativa no indutor) e maior que a maxima corrente admitida na entrada
do conversor.
Vref
+
-
Vb
ILref
Gv(s)
Gi(s)
PWM
Gil
il
Gvb
vb
IL
Figura 2.7: Topologia das malhas de controle, interna atuando no controle das correntes nos indutores e
externa para regulac
ao da tens
ao de sada.
O metodo CPM tambem pode ser caracterizado pela forma e instante em que
se compara a corrente no indutor com a corrente de referencia, conforme indica (BRAGA,
2008), isto e, a comparacao da corrente iL pode ser feita no instante de pico, no vale ou
no valor medio. Dentre os tres tipos citados o metodo de CPM media e o mais indicado,
conforme (PERREAULT; KASSAKIAN, 1997; BRAGA, 2008), por ter maior imunidade
a rudo, operar com freq
uencia constante e nao precisar da rampa de compensacao. O
11
controle CPM controla a corrente media no indutor iL em regime permanente, simplificando

o projeto do laco externo de tensao.
2.3
Descric
ao do sistema no espa
co de estados
Considerando o conversor em regime de conducao contnua e a variavel para

acao de controle no transistor seja a modulacao por largura de pulso PWM. Identificase que para cada intervalo de chaveamento existem dois estados associados ao conversor.
Cada estado correspondente ao circuito eletrico equivalente, apresentados na Figura 2.8 e
a posteriore descrito por equacoes de estado.
(a)
(b)
Figura 2.8: Circuito equivalente para conversor boost c.c.-c.c. no MCC. (a) Circuito equivalente para chave
fechada. (b) Circuito equivalente para chave aberta.
Para o instante de chave fechada 00 A100 , Figura 2.8(a), aplicando a lei de Kirchoff
das tensoes para malha 1, obtem-se a Equacao (2.5)
Vp vL = 0
(2.5)
Sabe-se que:
vL = L
di
dt
Substituindo a Equacao(2.6) na Equacao(2.5) e isolando o termo

a Equacao (2.7)
diL
Vp
=
dt
L
(2.6)
di
,
dt
encontra-se
(2.7)
Aplicando a lei de Kichorff das correntes no no A obtem-se a Equacao(2.8)

12
ic +
vb
=0
R
(2.8)
Sabe-se que:
ic = C
dvb
dt
(2.9)

a Equacao(2.10)
dv
,
dt
encontra-se
dvb
vb
=
dt
(RC)
(2.10)
Reorganizando na forma matricial
"
diL
dt
dvb
dt
"
=
0
0
1
0 (RC)
#"
iL
vb
"
+
1
L
Vp
(2.11)
Considerando agora o instante de chave aberta A0, Equacao(2.8(b)), aplicando a lei de Kirchoff das tensoes para malha 1, obtem-se a Equacao(2.12)
Vp vL vb = 0
se a Equacao(2.13).
Vp vb
di
=
dt
L
(2.12)
dv
dt
encontra-
(2.13)
Aplicando a lei de Kichorff das correntes no no A obtem-se a Equacao(2.14)

ic +
vb
= iL
R
13
(2.14)

se a Equacao(2.15)
dvb
iL
vp
=
dt
C
RC
dv
dt
encontra-
(2.15)
Rearranjando na forma matricial
"
2.4
diL
dt
dvb
dt
"
=
L1
1
RC
0
1
C
#"
iL
vb
"
+
1
L
Vp
(2.16)
An
alise no espaco de estados
Um sistema complexo pode ter varias entradas e varias sadas, e estas podem
estar interrelacionadas de uma maneira complexa. Para analisar tal sistema, e essencial
reduzir a complexidade nas expressoes matematicas, bem como recorrer a computadores
para realizar os calculos complexos da inerentes. A abordagem de espaco de Estados para
analise de sistemas e mais adequada sob este ponto de vista.
Um sistema dinamico pode ser descrito por equacoes diferenciais ordinarias
em que o tempo e a variavel independente. Usando-se notacao matricial, uma equacao
diferencial de ordem 00 n00 pode ser representada por uma equacao matricial diferencial de
primeira ordem. Se 00 n00 elementos do vector sao um conjunto de variaveis de estado, entao
a equacao matricial diferencial e chamada equacao de estado (OGATA, 2003).
Uma representacao geral das equacoes de estado de entrada e de sada e demonstrada pela Equacao(2.17) e Equacao(2.18), na forma de uma representacao canonica
matricial para o sistema linear invariante no tempo.
dx(t)
= Ax(t) + Bu(t)
dt
(2.17)
y(t) = Cx(t) + Du(t)
(2.18)
"
x(t) =
x1 (t)
x2 (t)
"
dx(t)
dt
14
dx1(t)
dt
dx2(t)
dt
u(t) - variaveis de entrada.

x(t) - variaveis de estado.
y(t) - variaveis de sada (variaveis a serem medidas e controladas).
A, B, C, D - matrizes de constante de proporcionalidade.
Portanto as matrizes seguem a forma geral no espaco de estados, como apresentado na Equacao(2.19) e Equacao(2.20).
2.5
x = A1 x + B1 u
0 t < d1 Ts
(2.19)
x = A0 x + B0 u
d1 Ts t < Ts
(2.20)
Modelo de vari
aveis de estado m
edio
Considerando um ciclo de chaveamento obtem-se a descricao media do cir

cuito,conforme (JUNIOR,
2011), representado por < X > na Matriz 2.23. Nesta equacao
sao definidas A0 e B0 como matrizes para o modo de chave aberta, A1 e B1 como as
matrizes para o modo de chave fechada, d e a razao cclica do circuito, sendo ponderado
o intervalo de tempo em conducao e em corte do semicondutor.
< x >= (A0 + d(A1 A0 )) < x > + (B0 + d (B1 B0 )) 
(2.21)
Dessa forma:
("
< x >=
0
0
d0
0 RC
"
+
0
d
C
Ld
d
RC
#)
("
<x>+
Entao:
15
d0
L
"
+
d
L
#)

(2.22)
"
d
dt
2.6
iL
vb
"
=
0
d0
C
dL
1
RC
#"
iL
vb
"
+
1
L
Vp
(2.23)
Introduc
ao as pequenas perturba
co
es
Para se obter um modelo linear que seja de facil analise, usualmente constroise um modelo de pequenos sinais linearizado sobre um ponto quiescente de operacao,
sendo desprezadas as harmonicas de modulacao e frequencias de excitacao (ERICKSON;
MAKSIMOVIC, 2001).
O modelo de pequenos sinais e obtido das matrizes 2.11 e 2.16, as variaveis
de estado, de entrada e sada sao decompostas em um valor c.c. de regime permanente
somada as pequenas perturbacoes c.a., representadas por letras min
usculas grafadas como
x, u , conforme descrito na Equacao(2.24), e denotam a variacao entorno do ponto de
d,
operacao(ERICKSON; MAKSIMOVIC, 2001).
d = D + d
< x >= X + x
= U + u
(2.24)
Dessa forma, encontra-se a Equacao(2.26).
< X >=
h
i
A0 + D (A1 A0 ) + d (A1 A0 )
h
i
B0 + D (B1 B0 ) + d(B1 B0 )
h
i
A0 + D (A1 A0 ) + d(A1 A0 )
h
i
B0 + D (B1 B0 ) + d (B1 B0 )
16
X+
U+
x +
u +
(2.25)
d
x
= (AX + BU ) + A
x(t) + B u(t) + {(A1 A0 ) X + (B1 B0 ) U }d(t)
|
{z
}
{z
}
|
dt
|{z}
1a Ordem
(2.26)
1a ordemtermosc.a.
termosc.c.
+ (B1 B0 )
(A1 A0 )
x(t)d(t)
u(t)d(t)
{z
}
|
2a Ordem
Devem ser feitas algumas consideracoes

minacao dos termos nao lineares de segunda ordem
turbacoes sao pequenas. Outro fator admissvel e
termo < X > se reduz a x , pois X e constante.
< x >=
plausveis, a primeira delas e a elix, d

u), tendo em vista que as per(d
demonstrado pela Equacao(2.27), o
d(X + x)
d(X) d(
x)
d(< x >)
=
=
+
= x
dt
dt
dt
dt
(2.27)
Para o modelo medio do conversor em equilbrio tambem se deve considerar

que AX + BU = 0 (termo c.c.), pois as frequencias naturais do conversor e das constantes de tempo das suas variaveis de entrada serem bem menores do que a frequencia de
chaveamento.
Onde:
A = [A0 + D(A1 A0 )]
B = [B0 + D(B1 B0 )]
[(A1 A0 )X + (B1 B0 )U ] = M
.
a equacao se reduz:
x = A
x + B u + M d
x = A
x+
B M
17
"
u
d
(2.28)
#
(2.29)
Fazendo a transformada de laplace
s
x(s) = A
x(s) + Bt ut (s) x(s) = (sI A)1 Bt ut (s)
(2.30)
Apos manipulacoes matriciais, apresentadas no anexo, podemos concluir que

a corrente e funcao direta de dois parametros independentes entre si: Vp que representa
as variacoes ocorridas na tensao de entrada do conversor e d sao as variacoes do ciclo de
trabalho.
+ Gvp vp(s)
iL (s) = Gid d(s)
(2.31)
Onde:
Gid =
i(s)
|
Vp =0
d(s)
(2.32)
Gvp =
i(s)
|
vp (s) d=0
(2.33)
Sendo Gid a funcao de transferencia da corrente no indutor em relacao a razao

cclica, sua representacao para o conversor boost segue como na Equacao (2.34).

2
Vp s + RC
h
Gid =
s
+
L(1 D) s2 + RC
(1D)2
LC
(2.34)
A funcao de transferencia Gid para o conversor boost entrelacado e similar a

apresentada na Equacao(2.34), considera-se que para o estagio de potencia deste conversor
sao utilizados componentes identicos, conforme (KOLLURI; NARASAMMA, 2013), o uso
de indutores iguais produz a divisao de corrente e o mesmo comportamento entre os canais,
portanto, podemos calcular Gid, Equacao (2.37), atraves da Equacao (2.36).
18
(s) + iL2
(s)
iL1
iL (s)
=
;
d(s)
d(s)
=
d = d1 = d2
(s) iL2
(s)
iL1
+
d1 (s)
d2 (s)
(2.35)
(2.36)

Vp
2
s
+
Lx
RC
iLx (s)
( 2 )
=
2
s
2
dx (s)
s + RC
+ (1D)
Lx
C
(2.37)
2.7
Func
ao Transferencia tens
ao de sada pela corrente no indutor
O objetivo desta secao e apresentar a funcao de transferencia da tensao de sada

em relacao a corrente iL (s), sendo iL = iL1 (s) + iL2 (s). Sao utilizados os mesmos conceitos
ja apresentados referente a representacao no espaco de estados e a modelagem de pequenos
sinais. Considerando a forma geral da representacao no espaco de estados para as entradas
Equacao(2.38) e sadas Equacao(2.39).
[vc ] = A [vc ] + B [iL ]
(2.38)
[vb ] = K [vc ] + Z [u]
(2.39)
Considerando um ciclo de chaveamento obtem-se a descricao media para o circuito, isto e, A0 , B0 sao as matrizes para entrada encontradas no modo do circuito com
a chave SW 1 aberta, e A1, B1, sao as matrizes para chave fechada, a Figura 2.8 identifica
os circuitos para os dois momentos.
A = A1 D + A0 (1 D)
B = B1 D + B0 (1 D)
19
As matrizes para sada K0 e Z0 encontradas no modo do circuito com a chave SW 1 aberta.

Para o modo de chave fechada tem-se K1 e Z1.
K = K1 (D) + K0 (1 D)
Z = Z1 (D) + Z0 (1 D)
Analisando o circuito equivalente para o instante de chave fechada, apresentado

pela Figura 2.8(a) encontra-se a Equacao (2.40) e Equacao (2.41) como representacao da
tensao vc
e vb.
vc =
vb =
vc
(R + rc )C
R
vb
R + rc
(2.40)
(2.41)
Analisando o circuito equivalente para o instante de chave aberta, apresentado

pela Figura 2.8(b) encontra-se a Equacao (2.42) e Equacao (2.43) como representacao da
tensao vc
e vb.
vc =
vb =
R
vb
+
iL
(R + rc )C (R + rc )C
rc
Rrc
vb +
iL
R + rc
R + rc
(2.42)
(2.43)
As matrizes, considerando o tempo de chave fechada e chave aberta para entrada

e sada, sao descritas da Equacao (2.44) à Equacao (??).

A1 =

K1 =

1
[D]
C(R + rc )

R
[D]
R + rc
20
B1 = [0][D]
Z1 = [0] [D]
(2.44)
(2.45)

A2 =

K2 =

1
[(D0 )]
(R + rc )C

rc
[(D0 )]
R + rc

R
B2 =
[(D0 )]
(R + rc )C

Rrc
Z2 =
[(D0 )
R + rc
(2.46)
(2.47)
Aplicando a transformada de laplace, conforme Equacao (2.48)
vb (s) = {K(sI A)1 B + Z)}

u(s)
(2.48)
Sendo:
A =
1
C(R + rc )
(2.49)
B =
R
(R + rc )C
(2.50)
K =
RD + rc (1 D)
R + rc
(2.51)
Z =
Rrc
D
R + rc
(2.52)
A funcao de transferencia encontrada pode ser representada como na Equacao (2.53).
GV b (s) =
2.8
R(1 D)
RCs + 1
(2.53)
Selec
ao dos componentes passivos para o est
agio
de pot
encia
Os principais parametros para o projeto do conversor boost entrelacado estao

demonstradas na Tabela 2.1.
fundamental no estagio de potencia do conversor boost entrelacado , conforme
E
21
Tabela 2.1: Par

ametros do estagio de potencia do conversor boost entrelacado.
Parametros do Conversor boost Entrelacado

Vp
Vb
Pot
fs
100V 160V 320W
100kHz
(CREWS, May 2013), que sejam utilizados indutores e diodos identicos em ambos os bracos
do conversor. Uma vez que a potencia de sada e canalizada atraves de dois circuitos de
alimentacao, um bom ponto de partida e a concepcao de componentes de caminho de
energia usando a metade da potencia de sada.
Considerando o uso de componentes identicos, como descrito acima, no primeiro
subintervalo a inclinacao da rampa de corrente segue Equacao(2.54).
Figura 2.9: Forma de onda da corrente no indutor para conversor boost
diL (t)
vL (t)
Vp
=
=
dt
L
L
(2.54)
O valor da indutancia a ser utilizada no circuito, Equacao(2.55), e estabelecido

com base no nvel de ondulacao (ripple) aceitavel para a corrente de entrada, como ponto
de partida assume-se uma ondulacao (ripple) de corrente por fase no indutor como sendo
uma porcentagem da corrente media no indutor. Segundo (CREWS, May 2013) um bom
valor inicial seria, IL 20% por fase.
L=
Vp
DTs
2iL
(2.55)
Para o calculo do capacitor desenvolve-se o mesmo princpio relacionando-se

agora com a ondulacao (ripple) de tensao no barramento de sada do circuito. No primeiro
22
Figura 2.10: Forma de onda da tensao de sada para o conversor boost
subintervalo a tensao no capacitor e descrita como na Equacao(2.56).
dvc (t)
ic (t)
Vb
=
=
dt
C
RC
(2.56)
O requisito de projeto para a ondulacao (ripple) de tensao no barramento de

sada delimita a capacitancia a ser utilizada, conforme Equacao (2.57).
C=
2.9
Vb
DTs
2Rv
(2.57)
Projeto de controladores pelo m

etodo de resposta
em frequ
encia
Os metodos de resposta em frequencia foram desenvolvidos entre as decadas

de 1930 e 1940 e ainda sao, segundo (OGATA, 2003), fundamentais na teoria de controle
classico e indispensaveis para o controle robusto. Sabe-se que a resposta de um sistema
linear com coeficientes constantes a um sinal de entrada senoidal e um sinal de sada
senoidal de mesma frequencia, mas de magnitude e fase diferentes. Portanto, este metodo
consiste em investigar a resposta em regime permanente para uma entrada senoidal de
frequencia variavel.
Dentre as vantagens da aplicacao do metodo neste trabalho esta a representacao
grafica simplificada, que propicia uma percepcao global importante para analise do projeto,
fornecendo o controle da banda passante e de algumas medidas da resposta do sistema a
rudos e perturbacoes indesejaveis. No entanto, nao existe um elo direto entre frequencia
23
e o domnio do tempo, ou seja, as correlacoes sao indiretas entre resposta em frequencia e

resposta transitoria (DORF; BISHOP, 2001).
O diagrama de Bode da funcao de transferencia IL /d, conforme Equacao (??),
retirada da matriz que caracteriza o conversor boost entrelacado e mostrado na Figura 2.11.
Figura 2.11: Diagrama de Bode de Gild (funcao de transferencia de malha aberta com ganho ajustado,
mas n
ao compensado),Gc (compensador)
Analisando o diagrama de bode mostrado na Figura 2.11, identifica-se que o

sistema possui uma margem de fase mnima (90 ) satisfatoria e um ganho em baixas
frequencias de aproximadamente 23db. O controlador deve entao contribuir restringindo a
banda de passagem, tendo em vista que a frequencia de comutacao do circuito e 100KHz e
a frequencia do controlador de corrente e amostragem e 50KHz. Portanto, deseja-se uma
frequencia de corte de aproximadamente 5KHz, utilizando um compensador PI.
A escolha do controlador PI se deve a implementacao realizada pela texas no
Kit HV Solar Digital Controlled C2000, a biblioteca Dplib utiliza esta estrutura para o
controle do conversor boost entrelacado, ou seja, pela analise do controlador percebe-se
24
Figura 2.12: Diagrama de Bode de G (funcao de transferencia de malha aberta com ganho ajustado, mas
n
ao compensado),Gc (compensador), GcG(funcao de transferencia de malha aberta compensada)
que a parcela derivativa nao possui influencia significativa para o resultado.

A nova frequencia de corte escolhida para o controlador de corrente e de 5KHz.Adotase essa frequencia de corte, aproximadamente uma decada abaixo da menor frequencia
(50KHz) para a malha de controle, evitando assim o efeito do chaveamento dos transitorios
e nao linearidades indesejadas.
Com base nos criterios de resposta em frequencia o projeto de um controlador
tem o objetivo de melhorar a resposta dinamica do sistema e atender as especificacoes de
desempenho.
Para malha mais externa de regulacao da tensao de sada (opera 25kHz) foi desenvolvido um controlador com a frequencia de corte proxima aos 150Hz, este compensador
contribui com o aumento do ganho em baixas frequencias. A estrutura dos compensadores
sao apresentadas na Equacao (2.58) e Equacao (2.59).
25
(s + 900)
s
(2.58)
(s + 837.5)
s
(2.59)
Gi = 0.0305
Gv = 0.4
n
ao compensado).
26
n
ao compensado),Gc (compensador), GcG(funcao de transferencia de malha aberta compensada)
2.10
Consideraco
es Finais
Este captulo apresentou, uma suscinta revisao do conversor boost convencional

e entrelacado, foram desenvolvidas as equacoes basicas que descrevem o funcionamento do
circuito e o comportamento da corrente IL frente aos tres modos de conducao descontnuo,
crtico e contnuo. Optou-se pelo modo de conducao contnua por atribuir vantagens significativas em aplicacoes com maior densidade de potencia.
A simplificacao do modelo matematico para o conversor boost entrelacado e
aparente atraves da representacao geral das equacoes de estado (entrada e sada), desenvolvida na forma matricial canonica. O modelo de pequenos sinais operando sobre um
ponto quiescente tambem permite atraves de manipulacoes matematicas se obter a funcao
de transferencia objetivada idL e vilb .
Com base na funcao de transferencia levantada para cada sistema a analise da
resposta em frequencia dos circuitos permite o projeto dos controladores para malha interna
e externa, garantindo a melhoria na resposta dinamica do conversor boost entrelacado.
27
Captulo 3
Simula
co
es e Resultados
Neste captulo serao apresentados os resultados de simulacao do conversor c.c.c.c. boost entrelacado implementado no ambiente de simulacao SIMULINK Matlab com o
uso da biblioteca SimPowerSystems.
As caractersticas tpicas do conversor boost entrelacado sao apresentadas na
Secao 3.1 atraves de figuras e formas de onda coletadas. A Secao 3.2 ate Secao 3.7 avaliam
a resposta dinamica das malhas de controle frente a variacoes positivas e negativas da
referencia de corrente, referencia de tensao e variacoes na corrente de carga. A Secao 3.8
apresenta o comportamento do entrelacamento nas correntes dos indutores considerando
uma desigualdade entre os indutores.
3.1
Simulac
ao do conversor boost entrela
cado
Os resultados de simulacao do conversor c.c.-c.c. boost entrelacado em regime

de conducao contnua sao apresentados nesta secao. A Tabela 3.1 apresenta os parametros
utilizados para o estagio de potencia, estes parametros seguem os valores utilizados pela Texas no Kit HV SOLAR Digital Controlled C2000 com o objetivo de comparar os resultados
alcancados.
O ambiente de simulacao SIMULINK Matlab com o uso da biblioteca SimPowerSystems agrega recursos graficos que facilitam a analise e estudo de sistemas de
potencia, alem de permitir a analise das respostas dinamicas, antecipando possveis dificuldades ou problemas que poderiam trazer danos a implementacao experimental.
A topologia do conversor boost entrelacado simulado juntamente com os circuitos de controle e medicao sao apresentados pela Figura 3.1 e Figura 3.2.
A Figura 3.3 demonstra a geracao dos sinais PWM. Eles sao obtidos atraves
28
Tabela 3.1: Par

ametros do est
agio de potencia do conversor entrelacado, retirados do Kit Texas HV Solar
Digital Controlled C2000.
Parametros
Vp
Vb
P
L
C
R
fs
Valor
100
160
320
160
300
80
100
Unidade
V
V
W
H
F
kHz
Figura 3.1: Layout do conversor boost entrelacado simulado no ambiente SIMULINK
da comparacao entre o sinal modulante *ref e os sinais de onda triangular, deslocados

de 2
radianos, conforme apresenta (PERREAULT; KASSAKIAN, 1997). Portanto, o enn
trelacamento de duas celulas requer que as mesmas estejam operando na mesma frequencia
de chaveamento, mas com uma fase deslocada em relacao a outra de 180 , equivalente a
Ts
= 5s conforme a geracao dos sinais apresentada na Figura 3.3.
n
Como descrito anteriormente a principal vantagem desta topologia e que a
operacao intercalada de ncelulas produz um aumento nvezes na freq
uencia de ondulacao da corrente total de entrada e da tensao de sada, alem de uma reducao na magnitude da ondulacao de pico por um fator de n, ou seja, atribue-se baixa amplitude e alta
Figura 3.2: Esquem

atico da simulacao das malhas de controle no Simulink.
29
frequencia de ripple na forma de onda da corrente de entrada. Este processo e visto atraves
da Figura 3.4, nela estao apresentados: o sinal da tensao de sada vb, os sinais de comando
P W M para cada chave e as correntes nos indutores IL1 , IL2 , que somadas produzem o
resultado esperado da corrente resultante de entrada total ILtotal com ripple de corrente
reduzido e com uma freqrencia equivalente a duas vezes a frequencia de chaveamento dos
transistores.
Com auxlio da Tabela 3.1 comprova-se os valores plotados na Figura 3.4, alem
disso, permite o calculo da corrente media de sada e entrada e em cada um dos indutores,
como mostrado na Equacao(3.1), Equacao(3.2) e Equacao(3.3).
Figura 3.3: Sinal do PWM, triangulares defasadas de 180 .
Ib =
Pb
= 2A
Vb
Ip = ILtotal =
(3.1)
Ib
= 3, 2A
1D
Il1 = 1, 6A e Il2 = 1, 6A
(3.2)
(3.3)
O ripple de corrente nos indutores e 2,62A e se apresenta na corrente total de

entrada como 1, 31A, ja a frequencia do ripple nos indutores e de 100kHz, enquanto que
na corrente total de entrada e o dobro, conforme Figura 3.4.
O ripple de tensao do barramento de sada apresenta um componente de alta
frequencia, isto e, igual ao dobro da frequencia de chaveamento, reduzindo assim o filtro
30
Figura 3.4: Corrente total ILt , corrente nos indutores IL1 , IL2 e o ripple na tensao de sada Vb
.
de sada, conforme mostra Figura 3.5.
Figura 3.5: Tens

ao de sada Vb e detalhe do ripple de tensao no barramento c.c.
O controle do conversor boost entrelacado, proposto neste trabalho, tem como

finalidade garantir que a tensao de sada vb seja constante e atinja o valor de referencia
desejado, mesmo que ocorram variacoes da corrente de carga e/ou da tensao de alimentacao
de entrada.
A Secao 3.2 ate a Secao 3.7 avaliam o desempenho dos controladores das malhas
de corrente e de tensao frente a variacoes positiva e negativa da referencia de corrente,
variacoes positiva e negativa da referencia de tensao. Tambem e estudado o comportamento
do conversor com relacao a`s variacoes positiva e negativa da corrente de carga.
31
3.2
Degrau positivo aplicado a refer

encia de corrente
Esta etapa da simulacao tem o objetivo de testar a resposta dinamica da malha

de corrente, portanto, a malha de tensao e desligada no circuito.
A estabilidade e velocidade do controlador de corrente e fundamental para a
regulacao de corrente, tendo em vista que sua sada determina diretamente os tempos de
chave aberta e chave fechada, ou seja, a razao cclica.
A Figura 3.6 evidencia o entrelacamento entre os indutores e a corrente IL1 e
IL2 , alem de mostrar a dinamica de resposta do controlador de corrente (variacao do duty
cycle) com a alteracao do tempo de chave fechada no circuito PWM garantindo a regulacao
da corrente ILtotal de entrada.
Figura 3.6: Correntes nos indutores IL1 , IL2 , ILtotal e os sinais PWM respectivos, durante a variacao da
referencia de corrente.
O sinal ILtotal e amostrado e apresentado na Figura 3.7 sendo ele ILmed , a resposta do controlador e rapida para o instante de aplicacao do degrau de 3,2A para 5,2A.
A inexistencia de um controle da tensao no barramento c.c. produz a subida do duty cycle
ate o carregamento completo do capacitor.
A corrente ILt possui o dobro da frequencia das correntes nas bobinas, no entanto, sua amostragem e realizada a f s = 50kHz. Isto ressalta a importancia da amostragem sncrona na reconstrucao da corrente media IL , conforme ilustra a Figura 3.8.
Este conversor trabalha com o controle da corrente media ILt , portanto, o sinal
de corrente deve ser coletado na metade da subida da corrente no indutor, isto e realizado
32
Figura 3.7: Simulac

ao da resposta da malha de corrente frente a variacao no sinal de referencia Iref de
3, 2A para 5, 2A.
amostrando o sinal sempre na passagem da triangular pelo zero (vale), o que corresponde
a metade do perodo de PWM1 ligado, conforme indica a Figura 3.8. Este processo e
denominado de amostragem sncrona e e muito utilizado em aplicacoes como conversores
estaticos.
33
Figura 3.8: Demonstra a tecnica leading triangle, ou seja, a corrente e amostrada na metade do perodo
de chave fechada.
3.3
Degrau negativo aplicado a refer

encia de corrente
A aplicacao de um degrau negativo à referencia de corrente tambem e feita

com objetivo de testar a resposta do controlador ao degrau, sem a influencia da malha de
tensao, que nesta simulacao e desconectada.
A Figura 3.10(a) mostra o sinal amostrado de Imed para o instante de mudanca
da referencia de corrente, variando de 5, 2A para 3, 2A. A Figura 3.9 destaca este mesmo
momento para as corrente Il1 e IL2 nos indutores de entrada. Pode ser visto que o controlador de corrente atua de forma rapida sem apresentar sobressinal significativo com a
aplicacao do degrau, a corrente media ILtotal segue entao a referencia e os limites de sada
sao garantidos.
Pela analise da Figura 3.10(b) percebe-se um pequeno atraso entre o sinal de
referencia e a corrente medida, este atraso esta ligado ao instante de amostragem do sinal
de corrente, conforme mostra a Figura 3.10(b)
34
Figura 3.9: Demosntra as correntes nas bobinas IL1 , IL2 , o entrelacamento ILtotal e os sinais PWM
respectivos, durante a variac
ao da referencia de corrente aos 15ms.
(a)
(b)
Figura 3.10: Sinais amostrados de corrente para o controlar Ci(s) ?? Corrente ILmed e referencia Iref ,
sada do controlador (duty cycle). (b) Ampliacao do instante de variacao da referencia de corrente.
3.4
Degrau positivo de refer

encia de tens
ao.
A simulacao do degrau positivo na referencia de tensao para malha externa, considera o conversor em estado estacionario, sendo Vb regulado em 160V na sada, operando
em regime de conducao contnua. A Figura 3.11 apresenta o instante em que o circuito e
energizado, uma tensao de 140V e precarregada no capacitor considerando T 0 = 0, apos
atingido regime estacionario a referencia de tensao no instante T 1 = 15ms recebe um degrau de 15% da tensao nominal. A resposta da malha de corrente e rapida e pode ser vista
pela Figura 3.12.
A Figura 3.12 mostra o comportamento das correntes entrelacadas nas bobinas
Il1 e IL2 no instante de variacao da referencia de carga, a Figura 3.15 tambem mostra para
35
Figura 3.11: Tens

ao de sada Vb e as correntes nos indutores IL1 , IL2 e o entrelacamento ILt apos um
degrau de 15% na referencia de tens
ao.
Figura 3.12: Comportamento das correntes nas bobinas IL1 ,IL2 e o entrelacamento ILt para o instante de
variac
ao na referencia de tens
ao.
este mesmo instante a variacao do duty cycle e os sinais triangulares defasadas de 180 .
A Figura 3.13 apresenta a resposta do controlador de tensao Gv(s) a variacao da
importante ressaltar que a sada deste controlador gera o sinal de
referencia de tensao. E
referencia para o controlador de corrente, portanto, o limite maximo de corrente admitido
(8,08A) para corrente de entrada e garantido pela saturacao do controlador Gv(s). A
malha de tensao e tambem responsavel por garantir a dinamica da tensao de sada e o erro
nulo, o que foi alcancado com a presenca de um baixo sobressinal 4, 5V e um tempo de
acomodacao de aproximadamente 9ms.
Do mesmo modo o controlador de corrente Gi(s) garante que sua sada nao sera
superior ou inferior aos valores maximos e mnimos da portdora do modulador por largura
36
de pulso (PWM) e contribui para o erro nulo, como e apresentado pela Figura 3.14.
Figura 3.13: Sinais Vref , Vmed e sada Reg.PI para o instante de variacao da referencia de tensao.
A corrente de entrada e a soma das duas correntes nos indutores, IL1 e IL2 ,
Figura 3.12, o efeito do deslocamento de fase nas correntes dos indutores provoca a anulacao
mutua e a reducao do ripple na corrente de entrada. Portanto, o melhor instante de
cancelamento ocorre para razao cclica igual a 50% onde a soma das duas correntes de
diodo se aproxima a c.c. Considerando os instantes de variacao do duty cycle apresentados
pela Figura 3.15 pode-se comprovar pela Figura 3.12 o baixo ripple apresentado na corrente
ILtotal na resposta ao degrau.
37
Figura 3.14: Sinais de entrada do controlador de corrente iref, imed e sada Reg.PI para o instante de
varic
ao da referencia de tens
ao T1=15ms.
Figura 3.15: Sinal PWM para o instante de variacao da referencia de tensao.
38
3.5
Degrau negativo aplicado a refer

encia de tens
ao
A simulacao do degrau negativo na referencia de tensao, considera o conversor

em estado estacionario, sendo Vb regulado em 160V na sada, operando em regime de
conducao contnua. A Figura 3.16 apresenta o instante em que o circuito e energizado, uma
tensao de 140V e precarregada no capacitor considerando T 0 = 0, apos atingido regime
estacionario a referencia de tensao no instante T 1 = 15ms recebe um degrau negativo de
15%.
Figura 3.16: Tens

ao de sada e corrente nos indutores IL1 ,IL2 e ILtotal
A simulacao do conversor boost entrelacado para este trabalho leva em consideracao o circuito utilizado pelo Kit texas HV SOLAR digital Controlled C2000. Neste
kit a sada do conversor boost entrelacado alimenta um conversor isolado half bridge ressonante LLC. Portanto, o barramento c.c. de sada do conversor boost entrelacado foi
montado com um banco de capacitores de valor elevado.
A presenca deste capacitor no barramento de sada determina a dinamica do
circuito no que se refere ao tempo de carga e descarga do capacitor. A Figura 3.17 mostra
a resposta do controlador de tensao durante a alteracao da referencia de tensao, uma constante de tempo RC alta deixa a resposta do sistema lenta. No entanto, o controlador Gv(s)
manteve o limite inferior (nao existe corrente negativa na bobina para boost)e superior na
geracao do sinal de referencia para o controlador de corrente, conforme mostra Figura 3.17.
A Figura 3.18 mostra a resposta do controlador de corrente, durante o perodo
39
de aplicacao do degrau negativo, a referencia vinda do controlador de tensao Gv se torna

zero, e o controlador de corrente diminui o perodo de chave fechada, conforme Figura 3.19,
transferindo menos energia do indutor para o capacitor e carga.
Figura 3.17: Sinais de entrada do controlador de tensao Vref, Vmed e sada Reg.PI para o instante de
variac
ao da tens
ao de referencia.
40
Figura 3.18: Sinais de entrada do controlador de corrente Iref, Imed e sada Reg.PI.
Figura 3.19: Sinal PWM para as chaves, variacao do duty cicle para o instante de variacao da referencia
de tens
ao.
41
3.6
Degrau negativo de carga resistiva
O objetivo primordial deste conversor e regular a tensao de sada no valor desejado de 160V independente de influencias externas que poderao ocorrer tais como variacoes
de carga e variacoes da tensao de alimentacao. Esta perturbacao levara o controlador a
um novo ponto de operacao estabelecendo assim a regulacao da tensao de sada.
A Figura 3.20 apresenta a variacao na tensao de sada para uma variacao negativa de carga no instante T1(15ms). Este degrau de carga e calculado levando em consideracao a manutencao do conversor em regime de conducao contnua, para isso a corrente
media no indutor e na sada sao identificados, conforme Equacao(3.4) e Equacao(3.5).
Estas equacoes demonstram que para um dado valor de duty cycle D se obtem o valor
mnimo para operacao em regime de conducao contnua da corrente media na sada e na
entrada, o grafico considerando todos os valores de duty cycle e apresentado por (MOHAN;
UNDELAND, 2007). Portanto, o valor utilizado neste trabalho nao excede a Rcrit , sendo
Rstep = 96 representando 20% da carga nominal.
Figura 3.20: Gr
afico da tens
ao de sada Vb e das correntes nos indutores IL1 , IL2 e corrente total ILt para
o instante de variac
ao da corrente de carga.
42
ILB =
Ts Vb
D(1 D)
2L
(3.4)
IbB =
Ts Vb
D(1 D)2
2L
(3.5)
Rcrit =
Vb
= 102.4
2IbB
(3.6)
A Figura 3.21 mostra a acao e resposta do controlador na malha de tensao indicando a variacao de tensao do barramento de sada frente a` reducao da corrente no instante
interessante observar que a sada do controlador de tensao e a referencia de
de 15ms. E
corrente para o circuito e segue os valores pre calculados. O sobressinal maximo observado
e de 0, 75V olts em relacao a referencia, com tempo de acomodacao de aproximadamente
9ms.
entrada de carga T1=15ms.
A Figura 3.22 mostra o comportamento da malha de corrente, pode-se observar que a corrente no indutor segue a referencia e o controlador nao apresenta sinais de
saturacao. A sada do regulador de corrente e a razao cclica ou duty cycle que varia em
funcao do controle da corrente media.
43
Figura 3.22: Sinais de entrada do controlador de corrente Iref, Imed e sada Reg.PI para o instante de
entrada de carga T1=15ms.
3.7
Degrau positivo de carga resistiva
A simulacao foi relizada considerando o conversor em regime permanente, sendo

Vb regulado em 160V na sada, operando em regime de conducao contnua, as correntes
nos indutores correspondem a 1, 6A e a corrente de sada a 3, 2A. A partir do instante
T 1 = 15ms provoca-se atraves do arranjo em Dj1 e Rload , Figura 3.1, o aumento da corrente
de carga do circuito, atraves da alteracao do valor do resistor de 80 para 64, seguindo
o mesmo nvel de variacao calculado na Secao 3.6.
A Figura 3.23 apresenta o instante onde ocorre a variacao de tensao no barramento de sada em funcao do aumento da corrente de carga, o valor maximo de queda
percebido e de 0, 79V e um tempo de acomodacao de aproximadamente 8ms, este aumento
da corrente de carga, provoca uma alteracao no valor da corrente total dos indutores para
4A, sendo 2A por celula e 2, 5A de corrente de sada. A forma de onda das correntes
entrelacadas durante o perodo de variacao da carga e regulacao do sistema tambem e
apresentada pela Figura 3.23.
A Figura 3.24 apresenta o sinal amostrado de tensao Vb utilizado pelo controlador de tensao, a sada do controlador de tensao e o sinal de referencia de corrente para
malha de corrente, o controle observado neste instante apresenta uma regulacao suave sem
saltos, oscilacoes bruscas ou saturacao do controlador, a referencia de corrente para os
indutores passa de 3,2A para 4,03A atingindo o regime permanente em aproximadamente
44
Figura 3.23: Gr
afico da tens
ao de sada Vout e das correntes nos indutores IL1 , IL2 e da corrente total
ILt para o instante de variac
ao da corrente de carga.
sada de carga T1=15ms.
8ms. A sada de Gv tambem garante os limites maximos de corrente, para que nao se
supere o limite de corrente na entrada do conversor, alem disso, mantem sempre positiva
a corrente de referencia em sua sada, tendo em vista que nao existe corrente negativa no
indutor.
45
A dinamica do controlador Gi(s) e apresentada na Figura 3.25, este controlador

busca o erro nulo entre os sinais de ILref (corrente de referencia) e Itmed (corrente total
medida), ele atua diretamente na razao cclica (duty cycle) e como apresentado, tambem
garante, que os valores de sada nao sao superiores aos limites maximos e mnimos da
portadora do modulador por largura de pulso PWM.
Figura 3.25: Sinais de entrada do controlador de corrente Iref, medicao da corrente Imed e sada Reg.PI
para o instante de reduc
ao de carga T1=15ms.
A Figura 3.26 mostra a resposta do controle de tensao no barramento de sada

frente a variacao da corrente de carga aos 15ms e 30ms respectivamente. O comportamento
da corrente nos indutores IL1 e IL2 e a corrente total entrelacada tambem e apresentada.
46
Figura 3.26: Ripple de tensao e corrente de sada.
3.8
Efeito das variac

oes param
etricas dos indutores
A reparticao das correntes nos indutores do conversor boost entrelacado e dependente da igualdade dos valores dos indutores do conversor. Uma dispersao grande no
valor dos indutores provoca uma reparticao desigual da corrente nos indutores podendo
levar um deles a` saturacao.
O comportamento do conversor boost entrelacado foi simulado, considerando
uma variacao nos valores dos indutores de 10%. O valor dos indutores L1 e L2 , conforme
a Figura 3.27 sao 165uH e 135uH respectivamente e a Figura 3.27 mostra os resultados das
correntes nos dois indutores e na corrente total de entrada. Nesta simulacao foi considerado
um resistor de carga de 80 e a aplicacao de um degrau na referencia de tensao de 135V
para 175V .
Como pode ser vista na Figura 3.27, as correntes nos indutores L1 e L2 nao se
repartem igualmente, principalmente no transitorio de variacao da referencia da tensao. A
Figura 3.28 mostra um detalhe da reparticao da corrente logo apos a aplicacao do degrau
da referencia de tensao. Como pode ser visto a corrente nos indutores se distribuem
desigualmente. A corrente media e menor no indutor de maior valor, neste caso no indutor
L1 .
A Figura 3.29 tambem mostra um detalhe da corrente nos indutores L1 , L2 e na
entrada onde podemos notar que alem da desigualdade das correntes medias nos indutores,
podemos observar tambem que a ondulacao da corrente em cada indutor e diferente.
47
Figura 3.27: Corrente nos indutores L1 , L2 e na entrada para diferentes indutores L1 e L2
Existem duas solucoes para melhorar a reparticao da corrente nos indutores

do conversor boost entrelacado. A primeira solucao consiste em acrescentar uma malha
de controle da corrente para cada indutor e a segunda solucao e o acoplamento dos dois
indutores em um mesmo n
ucleo magnetico.
A desvantagem da primeira solucao e o custo adicional de dois sensores de
corrente e a maior complexidade no projeto dos controladores das malhas de corrente.
A segunda solucao tem a vantagem de nao necessitar de nenhum componente adicional,
reduzindo assim o custo, mas o projeto do indutor e mais complexo envolvendo a utilizacao
de ferramentas computacionais de elementos finitos.
As seguintes secoes apresentam os resultados de simulacao para o caso apresentado de desigualdade dos indutores de entrada do conversor boost entrelacado.
48
Figura 3.28: Detalhe da corrente nos indutores L1 , L2 e na entrada
Figura 3.29: Detalhe da corrente nos indutores L1 , L2 e na entrada
49
3.8.1
Primeira solu
c
ao: malhas de controle da corrente em cada
indutor
A Figura 3.30 mostra um detalhe das formas de onda da corrente nos indutores
iL1 e iL2 . Podemos observar que embora os valores medios sejam iguais, a ondulacao da
corrente em cada um dos indutores e diferente. Esta diferenca na ondulacao das correntes
afeta diretamente na forma de onda da corrente total na entrada.
A Figura 3.31 mostra o espectro harmonico da corrente na entrada do conversor,
corrente esta que e a soma das correntes nos indutores, para a situacao em que os dois
indutores sao iguais. Na composicao harmonica aparecem os harmonicos pares e uma
componente contnua.
Figura 3.30: Detalhe da corrente nos indutores L1, L2 e na entrada para indutores diferentes
A Figura 3.32 mostra o espectro harmonico da corrente de entrada do conversor

para o caso em que os dois indutores de entrada nao sao iguais. Podemos observar o aumento significativo dos harmonicos mpares, particularmente do fundamental, que afetam
o dimensionamento do capacitor de sada.
50
Figura 3.31: Espectro harm

onico da corrente na entrada para indutores L1 e L2 iguais.

onico da corrente na entrada para indutores L1 e L2 diferentes.
51
3.8.2
Segunda solu
c
ao: acoplamento dos indutores
Figura 3.33: Acoplamento entre os indutores do conversor boost entrelacado.
A segunda solucao consiste em acoplar os dois indutores em um mesmo circuito

magnetico, formando assim um transformador interfase (LEE et al., 2000; KOSAI et al.,
2009), conforme mostra Figura 3.33. Nesta aplicacao, a indutancia de entrada do conversor
e a indutancia de dispersao deste transformador interfase.
A Figura 3.34 mostra as formas de onda da corrente nos dois indutores e na
entrada do conversor boost. Podemos observar que as correntes nos dois indutores sao
identicas, apesar dos comandos dos transistores estarem defasados de 180 devido ao entrelacamento.
A Figura 3.35 mostra o espectro harmonico da corrente de entrada do conversor
Boost mostrando que nao existem os harmonicos mpares. O primeiro harmonico e o
segundo harmonico responsavel pelo entrelacamento das correntes do conversor.
Figura 3.34: Detalhe da corrente nos indutores L1 e L2 acoplados iguais.
52

onico da corrente na entrada para indutores acoplados.
3.9
Consideraco
es finais
Neste captulo foram apresentados os resultados para simulacao do conversor

boost entrelacado no ambiente Simulink Matlab, a parametrizacao dos componentes segue
os valores utilizados para o Kit texas HV Solar Digital Controller C2000, os resultados
apresentados demonstram a geracao do sinal PWM com defasamento de 2
= 180 esn
trategia, como comprovada pelo registro nos graficos da corrente de entrada e tensao de
sada, contribui para o aumento da frequencia e diminuicao da amplitude do ripple por um
fator n diretamente proporcional ao n
umero de celulas utilizado.
A resposta das malhas de corrente e tensao tambem sao apresentadas, mediante a aplicacao de degrau de carga, corrente e a variacao de referencia de tensao respectivamente. As respostas encontradas apresentaram valores satisfatorios com pequeno
sobressinal e tempo de acomodacao reduzido, o que evidencia a qualidade dos controladores projetados. Tambem foi apresentado o comportamento do conversor boost entrelacado
diante de variacoes nos valores dos indutores, as solucoes para se minimizar ou cancelar a
distribuicao desigual da corrente foram apresentadas e simuladas.
53
Captulo 4
Resultados Experimentais
Neste captulo serao apresentados os resultados obtidos com a implementacao
do conversor boost entrelacado no Kit texas HV SOLAR Digital Controlled C2000 Piccolo DSP TMS28035. A tecnica de sincronizacao/modulacao leading triangle tambem e
apresentada e discutida.
4.1
Implementac
ao digital do controlador
O Kit Digitally Controlled HV Solar MPPT DC-DC Converter elaborado pela

texas tem como objetivo a implementacao de conversores c.c.- c.c. e c.c. - a.c. digitalmente controlados, utilizando os recursos da famlia C2000 Piccolo-B. Dentro da topologia
apresentada pela Figura 4.1(b) encontra-se um estagio c.c. - c.c. composto por um conversor boost entrelacado trabalhando com algortmo de rastreamento do maximo ponto de
potencia (MPPT) para utilizacao da capacidade total de um painel solar de 500W. Ele
mantem sua tensao de entrada no ponto de ajustado pelo algoritmo de MPPT e fornece
energia ao inversor c.c-c.a; quando conectado atraves de sua sada. O conversor c.c. - a.c.
transfere a energia a partir do c.c. - c.c. para uma emulated grid.
Este trabalho, portanto, utiliza apenas a montagem do conversor boost entrelacado para coletar os resultados deste estudo, os outros itens como MPPT, conversor
c.c.-a.c. (meia ponte isolada LLC ressonante) nao sao tratados aqui.
A Figura 4.2 mostra o fluxo dos sinais para o controle na implementacao do
conversor boost entrelacado. Contem nesta estrutura os principais sinais: A tensao de
sada do conversor V b f b, amostrada atraves do canal ADC (ADCDRV 1ch : 2), o sinal
de referencia V b ref e por fim o controlador de tensao Gv (CN T L2P 2Z : 2) que possui a
forma de dois polos e dois zeros (2P 2Z) contribuindo assim para a regulacao da tensao no
54
(a)
(b)
Figura 4.1: Kit Texas HV SOLAR Digital Controlled C2000 Piccolo (a) Foto real da placa e (b) Diagrama
blocos do funcionamento.
barramento de sada. A malha mais interna utiliza tambem como estrutura principal: a
sada do controlador Gv (Boost IL cmd) como referencia de corrente, a corrente medida
Iind ref atraves da amostragem ADC(ADCDRV 1ch : 1), o sinal de sada (DutyA) que e
a razao cclica utilizada pelo bloco PWM (P W M DRV 1chU pDwnCnt : 1 2), responsavel
pela geracao defasada dos sinais de gate drive para as chaves.
Figura 4.2: Blocos de programacao para biblioteca Dplib
Para o projeto no code composer CCS foi utilizada a biblioteca C28x Digital Power Library - Dplib, nela estao os abacos contendo os codigos para PWM (PWMDRV 1chUpDwnCnt), ADC(ADCDRV1ch),controladores(CNTL 2P2Z) entre outros. Neste
formato o programa faz uso principalmente do Cbackground/ASM-ISR. As interrupcoes
ISR mais rapidas (50kHz) sao desenvolvidas em assembly e as mais lentas (10kHz) em
55
ambiente C. As aplicacoes mais rapidas incluem a leitura de valores de ADC, calculos de

controle e atualizacoes de PWM.
O uso de microprocessadores no controle de sistemas digitais tem criado nao apenas uma nova oportunidade devido a sua capacidade de processamento, mas tambem uma
necessidade para certas aplicacoes. Os mecanismos de controle ja foram implementados de
forma mecanica, pneumatica, eletromecanica e ate meados dos anos 80 eram concebidos
em sua maioria atraves de recursos eletronicos, com o uso de componentes como resistores,
capacitores e amplificadores-operacionais. Contudo, aprimoradas as dificuldades encontradas nos metodos anteriores e pela diminuicao dos custos de hardware os microprocessadores e sistemas digitais recebem atualmente destaque no ambiente academico e ind
ustrial,
atribundo vantagens significativas ao processo, entre elas (BUSO; MATTAVELLI, 2006)
cita: (i) baixa sensibilidade a variacoes dos parametros; (ii) reducao do n
umero de componentes passivos; (iii) possibilidade de implementacao de controles avancados, protecao e algoritmos de calibracao e (iv) flexibilidade, o que permite modificar o projeto das estrategias
de controle, ou reprograma-lo totalmente sem precisar fazer modificacoes significantes no
hardware.
Figura 4.3: Diagrama esquematico de uma entrada ADC
O circuito de conversao do sinal contnuo para a forma digital e denominado

Analog-to-Digital Converter ADC, alem do ADC o dispositivo Sample/Hold (S/H) e muito
importante, pois garante que o sinal analogico, no instante da conversao para sinal digital,
nao apresente resduos e variacoes, evitando assim erros na representacao do mesmo. O
diagrama deste circuito e mostrado na Figura 4.4, seus parametros sao: capacitancia parasita Cp = 5pF , resistencia da fonte Rs = 50, sampling capacitor Ch = 1, 6pF , resistencia
da chave Ron = 3, 4k.
Portanto, para que o DSP possa tratar um sinal analogico, primeiramente ele
deve ser discretizado, passando pelos processos de amostragem e quantizacao, o DSP
TMS28035 possui o n
ucleo do ADC contendo um u
nico conversor de 12 bits, alimentado
por dois circuitos de amostragem e retencao. Os circuitos S/H podem ser amostrados, em
simultaneo ou sequencial, sendo alimentados por um total de ate 16 canais de entradas
analogicas. Para montagem do conversor boost entrelacado neste trabalho utiliza-se 3 en56
Figura 4.4: Circuito de entrada para ADC no DSP TMS28035
tradas analogicas, para medicao da tensao de entrada Vpf b , tensao de sada Vbf b , e corrente
total IL , o modulo do driver ADC converte o resultado ADC de 12 bits para um valor Q24
32bits.
Pela teoria de Nyquist e recomendado que a freq
uencia de amostragem fosse
maior que duas vezes a freq
uencia maxima do espectro desse sinal, entao as amostras
conteriam toda a informacao do sinal original, o que possibilitaria sua posterior reconstrucao com mnimo de perdas de informacao. No entanto, em aplicacoes como conversores
estaticos e possvel que a freq
uencia de amostragem e comutacao sejam iguais ou relacionadas por um n
umero inteiro, o que caracteriza uma amostragem sincronizada. Apesar da
inconsistencia, o que se esperaria era o efeito aliasing, ao contrario disso e normalmente
vantajoso para o desempenho do controle a utilizacao da sincronizacao (BRAGA, 2008).
As perdas inerentes ao processo de amostragem sao funcao da taxa de amostragem e do instante em que as amostras sao coletadas, portanto, a sincronizacao basicamente consiste em coletar essas amostras para cada perodo de comutacao em um
local predeterminado do sinal. Para o controle de corrente media a amostragem sncrona
permite a reconstrucao do valor medio da corrente no indutor, amostrando o sinal na metade da subida da corrente no indutor, quando SW1 esta ligado, conforme ilustrado na
Figura 4.5 este instante corresponde a P W M 1A ON , o valor da coleta neste ponto representa a corrente media no indutor iL para o modo de conducao contnua. Esta tecnica
de sincronizacao/modulacao e denominada leading triangle e e apresentada por (BRAGA,
2008)como a mais adequada para este processo.
importante observar que para os casos onde existe um apropriado sincronismo
E
entre a frequencia de comutacao e amostragem, o sinal reconstrudo nao apresenta o efeito
aliasing, no entanto, se as frequencias aplicadas forem diferentes e levemente desincroni57
zadas, componentes de baixa frequencia (efeito aliasing) aparecerao no sinal reconstrudo.

A grande maioria dos DSPs designados para esta aplicacao dispoe de sistemas DPWM
( Digital Pulse Width Modulation) dotados de comparadores digitais e contadores binario
capazes de substituir o tradicional PWM por sistemas digitais sincronizados.
Figura 4.5: Estrategia de controle e medicao das entradas ADC para implementacao de um conversor
boost entrelacado utilizando TMS28035.
A Figura 4.5 contem a estrategia utilizada para parametrizacao e funcionamento

do circuito de potencia do conversor boost entrelacado, alem disso ela descreve a forma com
que o controlador TMS28035 foi programado. O primeiro passo e a corrente no indutor
que e amostrada no ponto medio do P W M 1A ON assim o valor da coleta representa a
corrente media no indutor para o modo de conducao contnua, as outras duas conversoes
de sinal de tensao Vpf b e Vbf b tambem sao iniciadas neste momento. Neste caso ePWM1
e usado como uma base de tempo para gerar um incio de conversao (SOC) de disparo
quando o TBCNT1 chega a zero. A conversao do ADC simulado e realizada neste ponto,
a fim de assegurar a integridade dos resultados ADC. Tipicamente a conversao A/D e
iniciada pelo sinal de interrupcao do registrador (contador) e apos realizadas as conversoes
ha outra interrupcao que redireciona o processador para a funcao que realiza o controle.
Os sinais de PWM sao gerados em uma frequencia de 100kHz, isto e, um perodo
de 10us, com o controlador operando a 60 MHz, a contagem para base de tempo de
58
ePWM1 corresponde a 16.6667ns e 600 contagens na base de tempo do counter (TBCNT1,

TBCNT2). Os modulos ePWM1 e ePWM2 estao configurados para operar no modo de
up-down, todo este processo e apresentado na Figura 4.5.
Para o evento 00 CAU 00 LIGADO (TBCNT1=CMPA e count up), sada EPWM1A
e resetada, evento 00 CAD00 LIGADO (TBCNT1=CMPA e count down), sada EPWM1A
recebe o set. Registro EPWM2A e configurado da mesma forma, mas com defasamento de
180 . O valor do CMPA e funcao do duty cycle gerado em Q24.
Todas as conversoes sao completadas utilizando o SOCA trigger. O modulo
ADC e configurado para usar SOCA do Epwm1 tal que, SOCA e trigado quando evento
TBCNT1=ZERO. Estes tres resultados da ADC sao lidos na interrupcao ISR executando
o modulo ADC de 50kHz.
Um mecanismo de protecao contra sobretensao e implementado no software,
atraves da utilizacao do DAC, a inicializacao da tensao sera referenciada no chip. Para o
caso de uma sobretensao a sada do PWM sera limitada pulso a pulso utilizando o registro
TZ (trip zone).
Como a tensao maxima a ser lida, pelo Kit da texas HV Solar C2000, tanto
em sua entrada quanto na sada, e de 511 Volts um divisor de tensao como mostrado na
Figura 4.6(a) e projetado para condicionar o sinal aos 3,3Volts da entrada ADC permitida.
A corrente total iLt e medida atraves de um shunt 0.01, como mostra Figura 4.6(b), o
valor maximo a ser medido de corrente e de 8,8A, considerando o limite da ADC de 3,3Volts
e o ganho de 37,3 do circuito.
59
(a)
(b)
Figura 4.6: Circuito de condicionamento de sinal para as entradas ADC do Kit Texas HV SOLAR Digital
Controlled C2000 Piccolo (a) Divisor de tensao e (b) Shunt de medicao de corrente total.
4.2
Implementac
ao controlador digital
O controlador proposto foi projetado em regime contnuo, no domnio s, e posteriormente discretizado mapeando a sua funcao de transferencia no domnio z. Este metodo
foi escolhido por utilizar tecnicas de controle linear e metodos convencionais. Portanto,
para se realizar a conversao de uma funcao contnua, representada por uma funcao de
transferencia no domnio s, para uma funcao discreta representada por uma funcao transferencia no domnio z, deve-se adotar uma aproximacao discreta da funcao continua (BUSO;
MATTAVELLI, 2006).
Entre os metodos que mapeiam o domnio s no domnio z (MATHWORKS,
). Optou-se pela discretizacao com aproximacao de Tustin ou tambem chamado como
bilinear, esta aproximacao mapeia o semiplano esquerdo do domnio complexo s dentro do
crculo unitario do domnio z, garantindo ao mesmo tempo em que uma realizacao estavel
no domnio s e estavel no domnio z e que uma realizacao estavel no domnio z e estavel
no domnio s.
A funcao de transferencia Gc(z) pode entao ser expressa pela Equacao(4.1), em
que E(z) e a entrada do controlador e U(z) e a sada.
60
PM
U (z)
i=0 bi z 1
Gc (z) =
= PM
E(z)
i=0 ai z 1
(4.1)
Este sistema representa um controlador de segunda ordem com 2 polos 2 zeros,

usando uma estrutura de filtro IIR com a saturacao de sada programavel. Este tipo de
controlador requer duas linhas de atraso: uma para os dados de entrada e outra para sada
de dados, cada uma composta por dois elementos. A funcao de transferencia discreta para
o controlador 2P2Z e mostrada na Equacao(4.2).
b 2 z 2 + b1 z 1 + b0
U (z)
=
E(z)
1 a1 z 1 + a2 z 2
(4.2)
Na forma de equacoes de diferencas,
u(k) = a1 u(k 1) + a2 u(k 2) + b0 e(k) + b1e(k 1) + b2 e(k 2)
(4.3)
A Equacao(4.4) pode ser representada por um diagrama de blocos, mostrado

na Figura 4.7
Figura 4.7: Diagrama de blocos representativo do controlar digital
A forma recursiva do controlador PID e dada pela equacao de diferencas:
61
u(K) = a1 u(k 1) + b0 e(k) + b1e(k 1) + b2 e(k 2)
(4.4)
b0 = kp + ki + kd
b1 = kp + ki 2kd
b2 = kd
E a funcao de transferencia do PID no domnio z
b 2 z 2 + b1 z 1 + b0
U (z)
=
E(z)
1 a1 z 1
4.3
(4.5)
Formas de onda coletadas
O conversor boost entrelacado foi entao implementado utilizando o DSP Piccolo

TMS28035 em conjunto com o Kit texas HV Solar Digital Controlled C2000. As respostas
para a implementacao experimental sao demonstradas nesta secao.
A Figura 4.8 mostra o instante de aplicacao de um degrau de 50V na referencia
da malha externa de tensao, o sistema se comporta de forma estavel, sem apresentar
sobressinal e um baixo tempo de acomodocao. A corrente tambem cresce pelo aumento da
potencia 2.4A para 5.4A. A carga e mantida constante em todo ensaio.
Figura 4.8: Degrau gerado na referencia de tensao.
62
Em um segundo momento foi aplicado o teste reverso, e percebe-se que a tensao

tem um comportamento lento em funcao do banco de capacitores no barramento de sada,
a malha interna responde de forma rapida mas a constante de tempo de descarga que rege
o sistema.
Figura 4.9: Degrau na malha de tensao, escala de 50V/div;
A Figura 4.10 demonstra o defasamento de 180 entre as sadas dos sinais

ePWM1 e ePWM2 gerados pelo DSP TMS28035, o deslocamento entre as formas de onda
e um
e confirmado em 5us considerando um perodo de chaveamento 10us, isto e, 2pi
n
deslocamento Tns .
Figura 4.10: Defasamento entre os sinais do PWM1 e PWM2 gerados pela sada do DSP TMS28035
A Figura 4.11 demonstra forma de onda do ripple de tensao na sada, como

63
apresentado acima percebe-se um ripple baixo e de alta frequencia, o que contribui para
diminuicao do capacitor de sada.
Figura 4.11: Ripple de tensao no barramento de sada.
A Figura 4.12 mostra o momento em que a chave SW1 e ligada e desligada

pelo comando PWM,percebe-se que o conversor esta trabalhando em regime de conducao
contnua.
Figura 4.12: Sequencia de disparo para chave Q1
O resultado da topologia boost entrelacada e entao demonstrada pela Figura 4.13,

as correntes iL1 e iL2 estao defasadas 5us e no somatorio destas correntes ocorrera a diminuicao do ripple e a duplicacao da frequencia. O defasamento entre as corrente il1 e il2
64
promove com o somatorio das correntes uma diminuicao do ripple da corrente iLtotal mantendo -se a mesma frequencia de comutacao de 100kHz para as chaves semicondutoras.
Figura 4.13: Corrente IL1 e IL2 nas bobinas do conversor
4.4
Consideraco
es Finais
Este captulo esbocou os itens fundamentais a se ter atencao durante a implementacao do conversor boost entrelacado no processador TMS28035, entre os pontos
citados o de maior relevancia esta na realizacao da amostragem sncrona, para o controle
de corrente media, que permite a reconstrucao do valor medio da corrente no indutor,
amostrando o sinal na metade da subida da corrente no indutor, isto e, quando existe um
apropriado sincronismo entre a frequencia de comutacao e amostragem, o sinal reconstrudo
nao apresenta o efeito aliasing.
Outro topico abordado diz respeito à implementacao do controlador digital,
obteve-se a funcao de transferencia discreta para o controlador de dois polos e dois zeros
utilizando a aproximacao bilinear, a equacao de diferencas foi encontrada e os parametros
do controlador identificados, permitindo assim sua implementacao em um DSP.
A parametrizacao dos componentes ADCs, PWMs, DACs,GPIOs do DSP
TMS28035 sao itens pertinentes a cada aplicacao e seguem datasheet do fabricante
65
Captulo 5
Considera
co
es Finais
5.1
Conclus
oes
O estudo da topologia de entrelacamento permitiu demonstrar que o aumento do

n
umero de celulas de potencia, mantendo-se a mesma frequencia de chaveamento, promove
o aumento da frequencia de ripple, tanto na entrada de corrente como na tensao de sada.
Alem disso, a ligacao em paralelo das bobinas na entrada operadas no modo entrelacado
provoca a reducao por n( sendo no n
umero de celulas em paralelo) da magnitude dos
ripples, tendo em vista que a corrente de sada do capacitor e agora a soma das duas
correntes no diodo, I1 + I2 , menos a corrente c.c. de sada, o que reduz a ondulacao na
sada e possibilita o uso de capacitores menores. O uso de entrelacamento paranindutores
em paralelo na entrada promove seu redimencionamento possibilitando a reducao do peso,
tamanho e custo destes componentes. O conversor boost entrelacado tambem apresenta
outras vantagens se comparado ao conversor boost convencional. Nesta nova topologia
ocorre a reducao do efeito do zero no semiplano direito (gracas a diminuicao dos valores
dos elementos passivos e aumento da frequencia de chaveamento), a diminuicao dos efeitos
EMI, a simplificacao do projeto de filtros, a reducao das perdas nas etapas de filtragem
e comutacao, alem de apresentar melhor reposta aos transientes e maior confiabilidade ao
sistema.
A simulacao utilizando o ambiente Matlab simulink atribuiu vantagens significativas para o desenvolvimento do projeto, atraves desta ferramenta foi possvel comprovar
a eficiencia da topologia proposta, alem de trabalhar no ajuste dos controladores e na resposta dinamica do sistema. Nesta etapa foram feitos testes na malha de corrente simulando
um degrau no sinal de referencia, o que permitiu analisar a resposta dinamica da malha e
o ponto de operacao no modo de conducao contnua.
66
A implementacao do conversor boost entrelacado atraves do Kit da Texas HV

Solar C2000 Piccolo apresentou os resultados esperados para comprovacao da literatura
apresentada, isto e, o sinal de corrente ILt apresentou o dobro da frequencia e com metade
da amplitude de ripple. Os resursos de programacao, como os a`bacos disponibilizados pela
biblioteca da texas Dplib contribuem para programacao do DSP TMS28035 e sao uma
solucao interessante para aplicacoes de baixa ciclicidade, tendo em vista que executam
as rotinas mais rapidas em Assembler. Portanto, a topologia proposta agrega vantagens
significativas principalmente em aplicacoes de alta potencia atribuindo maior eficiencia e
modularidade ao circuito.
5.2
Sugest
oes para Trabalhos Futuros
A partir da analise apresentada neste trabalho conclui-se que o uso da topologia e estrategia de controle do IBC atribui vantagens significativas, no entanto, aperfeicoamentos ainda podem ser implementados, dentre os principais podemos citar a utilizacao de comutacao suave e o uso de indutores acoplados.
67
Refer
encias Bibliogr
aficas
BRAGA, H. A. C. Controle preditivo de corrente aplicado a um controlador de carga de
baterias baseado em conversor cc-cc bidirecional. Dissertacao Mestrado em Engenharia
Eletrica Universidade Federal de Juiz de Fora, Juiz de Fora, 2008. (Citado 4 vezes nas
paginas 11, 11, 57 e 57.)
BUSO, S.; MATTAVELLI, P. Digital control in power electronics. Lectures on Power Electronics, Morgan & Claypool Publishers, v. 1, n. 1, p. 1158, 2006. (Citado 2 vezes nas
paginas 56 e 60.)
CHUNLIU, C.; CHENGHUA, W.; FENG, H. Research of an interleaved boost converter
with four interleaved boost convert cells. In: Microelectronics Electronics, 2009. PrimeAsia
2009. Asia Pacific Conference on Postgraduate Research in. [S.l.: s.n.], 2009. p. 396399.
(Citado na pagina 7.)
CREWS, R. An-1820 lm5032 interleaved boost converter. Texas AN-1820, May 2013. (Citado 3 vezes nas paginas 5, 22 e 22.)
DORF, R. C.; BISHOP, R. H. Sistemas de controle modernos. [S.l.]: Livros Tecnicos e
Cientficos, 2001. (Citado na pagina 24.)
ERICKSON, R. W.; MAKSIMOVIC, D. Fundamentals of power electronics. [S.l.]: Springer, 2001. (Citado 2 vezes nas paginas 16 e 16.)
HEGAZY, O.; MIERLO, J. V.; LATAIRE, P. Analysis, modeling, and implementation
of a multidevice interleaved dc/dc converter for fuel cell hybrid electric vehicles. Power
Electronics, IEEE Transactions on, IEEE, v. 27, n. 11, p. 44454458, 2012. (Citado 3
vezes nas paginas 1, 7 e 7.)
JUNIOR,
P. Conversor CC-CC Boost Entrelacado Aplicado no Processamento de Energia
de Arranjo Solar Fotovoltaico. Tese (Doutorado) Dissertacao de Mestrado, 2011. (Citado
3 vezes nas paginas 15, 71 e 72.)
KOLLURI, S.; NARASAMMA, N. Analysis, modeling, design and implementation of average current mode control for interleaved boost converter. In: IEEE. Power Electronics
and Drive Systems (PEDS), 2013 IEEE 10th International Conference on. [S.l.], 2013. p.
280285. (Citado 2 vezes nas paginas 8 e 18.)
68
KOSAI, H.; MCNEAL, S.; JORDAN, B.; SCOFIELD, J.; RAY, B.; TURGUT, Z. Coupled
inductor characterization for a high performance interleaved boost converter. Magnetics,
IEEE Transactions on, IEEE, v. 45, n. 10, p. 48124815, 2009. (Citado na pagina 52.)
LEE, P.-W.; LEE, Y.-S.; CHENG, D. K.; LIU, X.-C. Steady-state analysis of an interleaved
boost converter with coupled inductors. Industrial Electronics, IEEE Transactions on,
IEEE, v. 47, n. 4, p. 787795, 2000. (Citado na pagina 52.)
MATHWORKS. Control System Toolbox. . Disponvel em: hhttp://www.mathworks.com/
help/control/ref/c2d.htmli. (Citado na pagina 60.)
MOHAN, N.; UNDELAND, T. M. Power electronics: converters, applications, and design.
[S.l.]: John Wiley & Sons, 2007. (Citado na pagina 42.)
NEWLIN, D. J. S.; RAMALAKSHMI, R.; RAJASEKARAN, S. A performance comparison of interleaved boost converter and conventional boost converter for renewable energy
application. In: IEEE. Green High Performance Computing (ICGHPC), 2013 IEEE International Conference on. [S.l.], 2013. p. 16. (Citado 3 vezes nas paginas 1, 1 e 7.)
OGATA, K. Engenharia de controle moderno, traducao paulo alvaro maya; revisao tecnica
fabrizio leonardi [et al.]. Sao Paulo: Prentice Hall, v. 12, p. 1517, 2003. (Citado 2 vezes
nas paginas 14 e 23.)
PERREAULT, D.; KASSAKIAN, J. Distributed interleaving of paralleled power converters. Circuits and Systems I: Fundamental Theory and Applications, IEEE Transactions
on, v. 44, n. 8, p. 728734, Aug 1997. ISSN 1057-7122. (Citado 3 vezes nas paginas 7, 11
e 29.)
POMILIO, J. A. Fontes chaveadas. publicacao FEE, 1995. (Citado na pagina 11.)
RASHID, M. H.; RASHID, M. H.; RASHID, M. H. Power electronics: circuits, devices,
and applications. [S.l.]: Prentice hall NJ, 1988. (Citado na pagina 4.)
69
Anexo A
Manipula
c
ao de matrizes no espa
co
de estados
A Figura A.1 demonstra os dois circuitos equivalentes originados de um perodo
de comutacao para o conversor boost operando em regime MCC. Para simplificacao do
modelo foram desprezadas nestes circuitos as perdas de conducao da chave semicondutora,
as perdas no diodo e resistencia equivalente serie do capacitor.
Figura A.1: Circuito equivalente para conversor Boost CC-CC no MCC. (a)Chave fechada - subintervalo
D1Ts .(b)Chave aberta - subintervalo D2Ts .
Para o primeiro instante de chave fechada, demonstrado pelo circuito da Figura A.1(a), tem-se:
VL = L
di
dt
dv0
V0
=
dt
R
(A.1)
(A.2)
Organizando os termos na forma matricial de espaco de estados, seguindo

Equacao 2.19
70
"
d
dt
iL
v0
"
=
0
0
1
0 RC
#"
iL
v0
"
+
1
L
Vin
(A.3)
Para o instante de chave Aberta, demonstrado pela Figura A.1(b)

L
diL
= vin v0
dt
(A.4)
dv0
V0
= iL
dt
R
(A.5)
Organizando os termos na forma matricial de espaco de estados, seguindo

Equacao 2.20
"
d
dt
A.1
iL
v0
"
=
0
1
C
L1
1
RC
#"
iL
v0
"
+
1
L
Vin
(A.6)
Modelo de vari
aveis de estado m
edio
Considerando um ciclo de chaveamento obtem-se a descricao media do cir

cuito,conforme (JUNIOR,
2011), representado por < X > na Matriz 2.23. Nesta equacao
sao definidas A0 e B0 como matrizes para o modo de chave aberta, A1 e B1 como as
matrizes para o modo de chave fechada, d e a razao cclica do circuito, sendo ponderado
o intervalo de tempo em conducao e em corte do semicondutor.
< x >= (A0 + d(A1 A0 )) < x > + (B0 + d (B1 B0 )) 
(A.7)
Dessa forma:
("
< x >=
0
0
d0
0 RC
"
+
0
d
C
Ld
d
RC
#)
("
<x>+
Entao:
71
d0
L
"
+
d
L
#)

(A.8)
"
d
dt
A.2
iL
vb
"
d0
C
#"
dL
1
RC
iL
vb
"
+
1
L
Vp
(A.9)
Modelo grandes sinais em regime permanente
A representacao das caractersticas do conversor boost para grandes sinais no

MCC, torna vin = Vin , v0 = V0 , iL = IL , d = D, d0 = D0 e sao constantes.
"
A.3
0
DL
0
1
DC RC
#"
IL
V0
"
+
1
L
Vin
=0
(A.10)
Modelo pequenos sinais
O modelo de pequenos sinais como descrito na Secao 2.6, leva em consideracao

as variaveis de estado decompostas em um valor CC de regime permanente acrescida das
pequenas perturbacoes CA. O arranjo das matrizes fica como disposto na Equacao A.11.
Para simplificar a matriz assumi-se que a tensao de entrada Vin e constante e livre de
perturbacoes, (JUNIOR,
2011).
d
dt
"
iL
v0
"
=
(D0 d)
C
(D Ld)
#"
1
RC
IL + iL
V0 + v0
"
+
1
L
#
vin
(A.11)
Atraves da matriz A da Equacao A.11 percebe-se que qualquer pequena perturbacao posi tanto a corrente iL quanto a tensao v0 irao sofrer uma
tiva em D + d (equivalente D0 d)
perturbacao. Reescrevendo a matriz conforme Equacao 2.26
72
d
dt
"
iL
v0
"
DL
1
RC
D0
C
#"
iL
v0
"
+
d
L
Cd
#"
IL
V0
#
+
(A.12)
"
#"
D0
L
1
RC
0
D0
C
IL
V0
"
+
Vin
L
"
+
d
L
Cd
#"
iL
v0
Aplicando as mesmas consideracoes feitas para Equacao 2.27 desprezamos os
sinais d, iL , e
v0 , por produzirem o resultado deste termos
d
dt
"
iL
v0
"
=
0
D0
C
DL
1
RC
#"
iL
v0
"
#"
iL
v0
d
L
Cd
#"
IL
V0
#
(A.13)
Isolando duty cycle na matriz
d
dt
A.4
"
iL
v0
"
=
0
D0
C
DL
1
RC
"
+
V0
L
V0
RCD0
#
d
(A.14)
Func
ao de transfer
encia de pequenos sinais
Aplicando a transformada de laplace
(
sX(s) = AX(s) + BU (s)

Y (s) = CX(s) + DU (s)
Y (s) = C(sI A)1 BU (s) + DU (S)
i
iL h
Gid (s) =
= 0 1
d
"
D
s
L
D0
1
C s + RC
73
#1 "
(A.15)
V0
L
V0
RCD0
#
(A.16)

1056M

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

1056M

Uploaded by

Copyright:

Available Formats

Agradecimentos

Tudo tem o seu tempo determinado, e ha tempo para

Lista de Abreviaturas e Smbolos

Degrau negativo aplicado a referencia de corrente . . . . . . . . . . . . .

Topologia de um conversor boost . . . . . . . . . . . . . . . . . . . . . . . .

2.14 Diagrama de Bode de G (funcao de transferencia de malha aberta com

Layout do conversor boost entrelacado simulado no ambiente SIMULINK .

Diagrama de blocos representativo do controlar digital . . . . . . . . . . .

Parametros do estagio de potencia do conversor boost entrelacado. . . . . .

Parametros do estagio de potencia do conversor entrelacado, retirados do

Lista de Abreviaturas e Smbolos

Analogue Digital Converter

Conversor Boost Convencional

Modo de Conducao Contnua.

Code Composer Studio

Compare Module Registers x

Current Programmed Mode

Modo de Conducao Descontnua.

Digital Pulse Width Modulation

Digital Signal Process

Enhanced Pulse Width Modulation

Energy Storage System.

General Purpose Input Output.

Conversor Boost Inteleaved (entrelacado)

Interrupt Response System

Conversor Boost Interleaved (entrelacado) com multiplas chaves em paralelo.

Maximum Power Point Tracking

Peripheral Interrupt Expansion

Pulse Width Modulation

Time Base Counter

Timer Control Registers

Em resposta a todos esses requisitos necessarios para o adequado atendimento

Nesta secao e apresentada a estrutura do trabalho com uma breve descricao

A topologia classica do circuito para o conversor boost c.c.-c.c. e apresentada na

Figura 2.1: Topologia de um conversor boost

crtica e descontnua. A conducao crtica encontra-se no limiar entre o regime de conducao

vL (t)dt = Vp DTs + (Vp Vb ) D0 Ts

Vp ton + (Vp Vb ) tof f = 0

Desconsiderando as perdas no circuito, a potencia de entrada e igual a potencia

de sada Pp = Pb , portanto, a identificacao da relacao entre a corrente de entrada e sada

Topologia do conversor boost entrela

O conversor boost classico c.c.-c.c. apresenta uma topologia simples e de facil

de sada. O que implica na necessidade de um capacitor de sada menor (tamanho, custo,

Figura 2.4: Topologia conversor boost entrelacado de duas celulas

Figura 2.5: Representac

Limites para tempo de conduc

O limite para o perodo de chaveamento segue o n

O controle pelo modo de tensao possui largura de banda reduzida e apresenta

controle CPM controla a corrente media no indutor iL em regime permanente, simplificando

Considerando o conversor em regime de conducao contnua e a variavel para

Substituindo a Equacao(2.6) na Equacao(2.5) e isolando o termo

Aplicando a lei de Kichorff das correntes no no A obtem-se a Equacao(2.8)

Substituindo a Equacao(2.9) na Equacao(2.8) e isolando o termo

Reorganizando na forma matricial

Aplicando a lei de Kichorff das correntes no no A obtem-se a Equacao(2.14)

Substituindo a Equacao(2.9) na Equacao(2.14) e isolando o termo

Rearranjando na forma matricial

y(t) = Cx(t) + Du(t)

u(t) - variaveis de entrada.

Considerando um ciclo de chaveamento obtem-se a descricao media do cir

Dessa forma, encontra-se a Equacao(2.26).

Devem ser feitas algumas consideracoes

plausveis, a primeira delas e a elix, d