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STUDY AND IMPLEMENTATION OF THREE LEVEL VOLTAGE INVERTER WITH SPACE VECTOR
MODULATION BY PULSE WIDTH MODULATION APPLIED TO VECTOR CONTROL OF PERMANENT
MAGNET SYNCHRONOUS MOTOR
CAMPINAS
2012
CAMPINAS
2012
iii
Es65e
Ttulo em Ingls: Study and implementation of three level voltage inverter with space vector
modulation by pulse width modulation applied to vector control of
permanent magnet synchronous motor
Palavras-chave em Ingls: Electrical invertes, Synchonous motors, Vector control, Pulse width
modulation, Digital control systems
rea de concentrao: Energia Eltrica
Titulao: Mestre em Engenharia Eltrica
Banca examinadora: Claudionor Francisco do Nascimento, Alfeu Joozinho Sguarezi Filho.
Data da defesa: 30-07-2012
Programa de Ps Graduao: Engenharia Eltrica
iv
ii
vi
Resumo
Apresenta-se a implementao de um inversor trifsico de tenso a trs nveis para ser
utilizado no controle de velocidade de um motor sncrono trifsico a ims permanentes usando o
mtodo de controle vetorial. Realizou-se o estudo, projeto e construo de um inversor de tenso
a trs nveis com neutro grampeado ou inversor NPC neutral point clamped. Utilizou-se
modulao em largura de pulsos por vetores espaciais no controle vetorial de velocidade do
motor. Foram realizadas simulaes do sistema proposto usando os aplicativos computacionais
Matlab/Simulink e PSIM.
Realizou-se em seguida uma montagem experimental constituda de um motor sncrono
a ims permanentes de 0,75 kW acoplado a um freio eletromagntico que lhe serviu de carga
mecnica. O sistema motor e carga foi acionado pelo inversor com modulao em largura de
pulsos por vetores espaciais e os resultados obtidos do controle de velocidade realizado,
incluindo reverso de velocidade e frenao do motor, so apresentados no trabalho.
Comparou-se tambm o desempenho de um inversor a trs nveis usando modulao em
largura de pulsos por vetores espaciais com o desempenho de um inversor a dois nveis usando
modulao em largura de pulsos por vetores espaciais na alimentao de uma carga resistiva.
Resultados de simulao e resultados experimentais so apresentados.
Neste trabalho realizou-se uma comparao qualitativa entre o uso do inversor a dois
nveis e do inversor a trs nveis que mostra em que situaes conveniente utilizar o inversor a
trs nveis.
Palavras-chave: inversores eltricos, motores eltricos sincronos, Controle vetorial,
modulao de durao de pulso, sistemas de controle digital.
vii
viii
Abstract
It is presented the implementation of a three phase three level voltage inverter to be used
in the speed control of a three phase permanent magnet synchronous motor using the vector
control method. To achieve this goal, it was carried out the study, design and construction of a
three level neutral point clamped voltage inverter or NPC inverter. For the control of the motor
it was used a space vector modulation. The proposed system was simulated using
Matlab/Simulink and PSIM softwares.
It was carried out an experimental assembly consisting of a 0.75 kW permanent magnet
synchronous motor coupled to an electromagnetic brake as a mechanical load. The motor and
load system were triggered by the inverter with space vector modulation. The results of the speed
control, including reversal of speed and motor breaking, are presented in the study.
The performance of a three level inverter using space vector modulation is compared to
the performance of a two level inverter using space vector modulation feeding a resistive load.
The simulation and experimental results are presented.
In this work a qualitative comparison between the two level inverter and three level
inverter was done showing in wich situations it is better to use the three level inverter.
Keywords: electrical invertes, synchonous motors, vector control, pulse width
modulation, digital control systems.
ix
xi
xii
Agradecimentos
Ao programa de cotas do CNPq e dos projetos FEEC/FUNCAMP que propiciaram o
fomento de bolsas no perodo de desenvolvimento deste trabalho.
A Empresa WEG pela doao do motor a ims permanentes SWA56-3,8-20.
A Empresa Semikron pela doao dos drivers SKHI 22B.
A toda infraestrutura do Laboratrio de Eletrnica de Potncia do Departamento de
Sistemas e Controle de Energia da Faculdade de Engenharia Eltrica e de Computao da
Universidade Estadual de Campinas.
Ao CTI/MCTI Centro de Tecnologia da Informao Renato Archer, rgo do
Ministrio de Cincia Tecnologia e Inovao que incentivou e propiciou atravs do servidor e
pessoa do Sr. Homero Maurcio Scheneider que gere minhas atividades como bolsista
pesquisador, a disponibilidade de horrios para o desenvolvimento e trmino da fase final deste
trabalho.
Ao professor e pessoa do Sr. Ernersto Ruppert Filho pela dedicao, pacincia e
esmero durante todo o processo de incio, maturao, desenvolvimento e trmino deste trabalho e
principalmente pela amizade que perdurar em slido lao.
A todos que contriburam e contribuem de alguma forma para meu crescimento como
ser humano.
xiii
xiv
Sumrio
LISTA DE FIGURAS ................................................................................................ XIX
LISTA DE TABELAS .............................................................................................. XXV
LISTA DE SMBOLOS ........................................................................................ XXVII
1 INTRODUO ......................................................................................................... 29
1.1 MOTIVAO...................................................................................................... 29
1.2 PROPOSTA DO TRABALHO ............................................................................. 30
1.3 RESUMO DOS CAPTULOS .............................................................................. 31
1.4 REVISO BIBLIOGRFICA .............................................................................. 32
xv
SUMRIO
xvi
4 SIMULAO ............................................................................................................ 75
4.1 TESTE DO ALGORITMO DA MODULAO VETORIAL EM INVERSOR A 3
NVEIS ...................................................................................................................... 75
4.2 CONTROLE DE CORRENTE NO INVERSOR ................................................... 79
4.3 CONTROLE VETORIAL DO MOTOR ............................................................... 81
APNDICES
A.
A.2
A.3
SUMRIO
B.
xvii
A.4
A.5
A.6
B.4
B.5
B.6
B.7
B.8
SUMRIO
xviii
Lista de Figuras
Figura 2.1 Esquema de inversor a dois nveiscom tenso alternada produzida por um
chaveamento por semi perodo ................................................................................................. 36
Figura 2.2 Diagrama inversor trs nveis com neutro grampeado ........................................ 37
Figura 2.3 Correspondncia do estado das chaves no sistema abc e o vetor no plano (,) do
inversor dois nveis................................................................................................................... 38
Figura 2.4 Correspondncia do estado das chaves no sistema abc e o vetor consequncia no
plano (,) do inversor a trs nveis ......................................................................................... 39
Figura 2.5 Estados de chaveamento P, O e N ....................................................................... 40
Figura 2.6 Representao do inversor com carga trifsica balanceada ................................. 41
Figura 2.7 Representao dos 17 vetores no plano (,) ...................................................... 44
Figura 2.8 Forma PWM, assimtrico esquerda, simtrico direita ................................... 47
Figura 2.9 Gerao dos estados P, O e N utilizando hardware PWM simtrico ................... 48
Figura 2.10 Seis divises, regies ou sextantes do plano (,) do inversor a trs nveis...... 49
Figura 2.11 Correlao da varivel auxiliar de comando
...... 52
Figura 2.13 Todas as 24 regies delimitada pelos estados de chaveamento das chaves do plano
(,) para modulao de vetores espaciais para inversor trs nveis........................................ 57
Figura 2.14 Caminho das correntes nos capacitores do elo CC para os possveis estados de
chaveamento. ............................................................................................................................ 58
Figura 2.15- Regio A, suas sub-regies e estados de chaveamento ....................................... 58
Figura 2.16 Vetores e estados P,O,N na sub-regio 1 ........................................................... 60
Figura 2.17- Vetores e estados P,O,N na sub-regio 2 ............................................................ 60
Figura 2.18 - Vetores e estados P,O,N na sub-regio 3 ........................................................... 60
Figura 2.19 - Vetores e estados P,O,N na sub-regio 4 ........................................................... 60
xix
LISTA DE FIGURAS
xx
Figura 2.20 Modulao vetorial no tempo e fator de normalizao de uso do elo CC ......... 64
Figura 2.21 Correlao das variveis do mecanismo de compensao para os capacitores do
barramento CC ......................................................................................................................... 65
Figura 2.22 Descaracterizao do modo a trs nveis para o modo a dois nveis com ndice de
modulao baixo ...................................................................................................................... 66
Figura 2.23 Controle do barramento CC mantendo ndice de modulao alto ..................... 66
Figura 3.1 O universo tecnolgico em motores eltricos ...................................................... 71
Figura 3.2 Ilustrao da disposio construtiva da vista em corte de um motor sncrono a ims
permanentes. ............................................................................................................................. 71
Figura 3.3. Diagrama de blocos do controle FOC utilizado..................................................... 72
Figura 3.4. Diagrama de blocos do modelo em coordenadas sncronas do motor sncrono de ims
permanentes .............................................................................................................................. 73
Figura 4.1- Estrutura geral da simulao no PSIM .................................................................. 75
Figura 4.2- Simulao do sinal de interrupo no DSP. A frequncia desse sinal a prpria
frequncia de chaveamento ou passo de execuo do algoritmo ............................................. 76
Figura 4.3- Simulao do programa C no DSP. ....................................................................... 76
Figura 4.4- Estrutura interna do bloco hardware PWM (esta estrutura simula o comportamento
igual ao encontrado no DSP). ................................................................................................... 77
Figura 4.5- Inversor a trs nveis NPC com retificador trifsico na entrada. ........................... 78
Figura 4.6- Carga R para verificao do algoritmo. Frisa-se a insero dos filtros para as
correntes ia_filtro e Ib_filtro simulando o circuito de condicionamento usado. ...................... 78
Figura 4.7- Resultado da simulao PSIM no modo a trs nveis, tenso
registradores
............................................................................................................ 79
e variveis dos
e variveis dos
............................................................................................................ 79
Figura 4.9 Resultado da simulao PSIM com controle de corrente no modo a trs nveis. 80
Figura 4.10 Resultado da simulao PSIM com controle de corrente no modo a dois nveis80
Figura 4.11 Bloco diagrama do controle FOC no PSIM ....................................................... 81
Figura 4.12 Bloco cdigo C que implementa a modulao vetorial, em semelhana a Figura 4.3
.................................................................................................................................................. 82
Figura 4.13 Motor sncrono a ims permanentes no PSIM ................................................... 82
LISTA DE FIGURAS
xxi
LISTA DE FIGURAS
xxii
LISTA DE FIGURAS
xxiii
Figura 5.36 Correntes de fase, Ia e Ib na sada do conversor digital analgico .................. 115
Figura 5.37 Resposta do circuito de proteo de sobre-corrente ........................................ 115
Figura 5.38 Tempos no servio de interrupo do processador .......................................... 116
Figura 6.1 Esquema decisor para a escolha do nvel do inversor ....................................... 120
Figura A.1 Uso do HCPL 7520 no condicionamento de sinais .......................................... 123
Figura A.2 Circuito de proteo de sobre-corrente ............................................................. 124
Figura A.3 Uso do HCPL 2232 ........................................................................................... 125
Figura A.4 Inversor a trs nveis com drivers de acionemento ............................................ 126
Figura A.5 Circuito do DAC7625 ....................................................................................... 127
Figura A.6 Foto da montagem experimental ....................................................................... 128
LISTA DE FIGURAS
xxiv
Lista de Tabelas
Tabela 2.1 Comparativo de vetores possveis entre inversores de dois, trs e cinco nveis . 40
Tabela 2.2 Correlao entre os Estados P,O, N e os estados das chaves (x = ao, bo ou co) .. 41
Tabela 2.3 Correlao entre os Estados P,O, N e a tenso de cada brao (x = ao, bo ou co) 42
Tabela 2.4 Correlao completa dos vetores no plano (,), no plano abc, estados das chaves
.................................................................................................................................................. 45
Tabela 2.5 Vetor V1 no plano (,), no plano abc, no estado das chaves ............................ 46
Tabela 2.6 Tabela da verdade para as chaves no inversor na condio trs nveis ................ 47
Tabela 2.7 Tabela da verdade para as chaves no inversor na condio dois nveis .............. 48
Tabela 2.8 Correlao completa dos vetores no plano (,), no plano abc e tenses de linha .
.................................................................................................................................................. 53
Tabela 2.9 Sub-regio 1 ........................................................................................................ 54
Tabela 2.10 Anlise comparativa dos vetores V1 e V4 na sub-regio 1 ............................... 54
Tabela 2.11 Sub-regio 2 ...................................................................................................... 55
Tabela 2.12 Anlise comparativa dosvetores V1 e V3 na sub-regio 2 ................................ 55
Tabela 2.13 Sub-regio 4 ...................................................................................................... 56
Tabela 2.14 Anlise comparativa dos vetores V4 e V3 na sub-regio 4 ............................... 56
Tabela 2.15 Restries no clculo dos tempos do PWM ...................................................... 59
Tabela 2.16 Tabela resumo das equaes de PWM para as sub-regies .............................. 61
Tabela 2.17 Equaes das sub-regies para programao .................................................... 62
Tabela 3.1 Parmetros do motor sncrono de ims permanentes usado ................................. 73
Tabela 5.1 Descrio dos intervalos de tempo da interrupo, Figura 5.38 ....................... 116
Tabela 5.2 Tempo de CPU e subpartes da interrupo versus frequncia de chaveamento .....
................................................................................................................................................ 117
xxv
LISTA DE TABELAS
xxvi
xxvi
Lista de Smbolos
2pi
6,2832
abc
sistema trifsico
ADC
(,)
C2000
CA
corrente alternada
CC
corrente contnua
DSP
F2812
FOC
GTO
IGBT
kHz
kilohertz
kW
kilowatts
MATLAB
MVA
mega volta-ampere
NPC
PI
proporcional-integral
PID
proporcional-integral-derivativo
xxvii
LISTA DE SMBOLOS
xxviii
PSIM
programa de simulao
PWM
SCR
SVM
SVM2n
SVM3n
UPFC
Rs
resistncia da estator
Ld
Lq
Vpk/krpm
back-emf de pico
nmero de plos
momento de inrcia
km
xxviii
29
Captulo 1
1 INTRODUO
1.1 MOTIVAO
O inversor trifsico a trs nveis tem como um de seus principais objetivos mitigar as
distores harmnicas e oferecer uma melhor qualidade na forma de onda da tenso de sada. As
pesquisas sobre as estruturas multinveis na dcada de 1980 eram principalmente norteadas pela
limitao da frequncia de chaveamento suportada pelos tiristores (SCRs e GTOs) que estava na
casa das unidades de kHz. Qualquer ganho de qualidade da tenso terminal usando chaves
semicondutoras de potncia, na poca e hoje, continua sendo fator importante no projeto e uso de
inversores de tenso.
Atualmente, a estrutura trifsica multinvel e, principalmente, a relao custo-benefcio
da configurao com quatro chaves por fase que articulam trs nveis de tenso, denominada
estrutura de inversor trifsico a trs nveis com neutro grampeado, tem sido objeto de estudo e de
pesquisa na melhora da qualidade da tenso terminal.
A necessidade do uso de conversores eletrnicos de potncia em aplicaes de gerao
de energia eltrica, usando fontes de energias renovveis com elevado rendimento tem fomentado
o interesse pelas topologia multinveis.
Os motores sncronos a ims permanentes ou servomotores de corrente alternada
possuem um grande horizonte de aplicaes na indstria e no desenvolvimento de mquinas e
robs para automao. Seu uso est em expanso devido s vantagens que apresenta, como: baixo
volume, baixo peso e ampla faixa de velocidade com torque constante [1]. Tambm possuem
maiores rendimentos quando comparados com os rendimentos de motores de induo trifsicos
de equivalente potncia [1]. Esta vantagem ocorre devido ao fato de que a gerao do fluxo
Captulo 1 Introduo
30
magntico de rotor ser pelos ims nele alocados, evitando circulao de corrente eltrica em
enrolamento de rotor.
Uma grande desvantagem do uso desse tipo de motor que ele no pode ser ligado
diretamente rede eltrica convencional, pois requer padres eltricos especficos para seu
acionamento. Uma das caractersticas principais desses acionamentos comerciais o fato de
possurem a estrutura inversora baseada na topologia de inversor a dois nveis de tenso.
Captulo 1 Introduo
31
A exemplo de [2] e [3] pretendeu-se tambm fornecer uma documentao para quem
deseja se iniciar nos estudos aqui desenvolvidos, tomando este trabalho como mais um exemplo
de aplicao.
Captulo 1 Introduo
32
Uma patente de 1975 apresenta a ideia dos conversores multinveis com o arranjo srie
ou cascateamento de estruturas ponte H [4]. No incio da dcada de 80 passaram a ser exploradas
estruturas e variaes para trs nveis e cinco nveis. Uma dessas propostas, a de neutro
grampeado ou NPC foi introduzida por [5]. Desde ento a topologia trs nveis com neutro
grampeado tem sido base de variaes de melhorias e de base para comparaes com outras
propostas. Nas propostas multinveis, inclusive na proposta apresentada em [5], um dos dois
principais objetivos era o de atingir uma menor distoro harmnica na corrente e na tenso dado
que existia na poca apenas tecnologias de chaves semicondutoras (tiristores) cuja frequncia de
chaveamento no ia muito alm das unidades de kHz. Outro objetivo era o alcance de potncias
maiores dado que, no uso, a potncia processada de forma distribuda nas chaves, [6]. Na ltima
dcada, as propostas multinveis, incluindo a [5] tem ganho evidncia nas aplicaes que
envolvem utilizao de energias renovveis [7]. Em [8], mostra-se que as perdas de uma estrutura
a dois nveis convencional e de uma estrutura a trs nveis por cascateamento em ponte H
apresenta menores rendimentos do que a estrutura a trs nveis com neutro grampeado.
A forma bsica para obter-se fontes de tenso para serem utilizadas pelos conversores
multinveis por diviso de tenso atravs de capacitores em srie. Dado o comportamento
dinmico e chaveado do processamento de potncia, essa diviso de tenso necessita de ateno,
pois deixa de apresentar equilbrio para determinadas condies [9]. Vistas as possibilidades de
aplicaes e as vantagens dos conversores multinveis, os esforos para contornar os problemas
de desequilbrio e minimiz-los tm norteado suas pesquisas [9]-[10]. Em uma das diversas
aplicaes, essa estrutura foi usada no primeiro exemplar de UPFC (Unified Power Flow
Controller) instalado no mundo em 1998 [11], constitudo por dois conversores usando chaves
GTO com 160MVA cada.
Outra questo se refere tcnica de chaveamento a ser usada. A tcnica de modulao
vetorial por largura de pulsos possui vantagens sobre a senoidal por largura de pulsos. Dentre
elas, duas das principais so: a de apresentar menor distoro harmnica e inerentemente apenas
uma comutao de chave por fase no perodo de chaveamento, reduzindo emisso de rudos e
facilitando a aquisio de sinais analgicos [12]. As referncias [13], [14] e [11] apresentam
Captulo 1 Introduo
33
formas de fcil implementao digital, assim como [15] um livro de referncia para tcnicas e
solues de chaveamento.
Em [16] so apresentadas as caractersticas importantes do motor sncrono a ims
permanentes, objeto deste trabalho, que so motores com larga aplicao na indstria, construdos
com os materiais magnticos com elevada densidade de fluxo (campos acima de 1 tesla) e alto
campo magntico (da ordem de 7000 A/cm), como o Sm-Co (Samrio-Cobalto) ou o Nd-Fe-B
(Neodmio-Ferro-Boro) e que esto em evidncia para aplicaes em potncias inferiores a 10kW
devido ao fato destes materiais magnticos permitirem tambm uma razo potncia/volume
superior a de motores de corrente contnua e mesmo a de motores de induo de mesma potncia.
Escolheu-se o controle vetorial por orientao de campo pelo fato dele ser difundido em
diversas aplicaes na indstria e nos projetos de referncia, como apresentado em [2], [3], [17]
e[18].
Captulo 1 Introduo
34
35
Captulo 2
2 INVERSORES TRIFSICOS CONTROLADOS POR MODULAO EM LARGURA DE PULSOS
POR VETORES ESPACIAIS
O inversor a dois nveis transforma uma tenso contnua em tenso alternada usando
dois nveis, consequentemente dois estados de polaridade so possveis, exemplo: uma fonte de
tenso de E Vcc possui os nveis +E e 0V e seus dois estados de polaridade so +E e -E,
definindo respectivamente de estado P e estado N. Abaixo na Figura 2.1 tem-se o esquema de
ligaes de um inversor trifsico a dois nveis e a tenso terminal alternada
perodo da tenso alternada produzida por um chaveamento por semi perodo.
onde
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
36
P
Vab
P
+E
N
-E
(t)
Figura 2.1 Esquema de inversor a dois nveiscom tenso alternada produzida por um chaveamento por semi
perodo
Sob o mesmo conceito do inversor a dois nveis e com o intuito de possuir um nvel a
mais, necessrio uma fonte de tenso contnua com trs nveis, exemplo: duas fontes de E/2
Vcc em srie fornecendo +E/2, 0V e E/2 onde ponto de conexo das fontes a referncia,
consequentemente uma possibilidade de estado a mais em relao ao inversor a dois nveis, +E,
0V e E quando a tenso entre as fases. Define-se, respectivamente e a exemplo do inversor
dois nveis, estado P, estado O, estado N. Abaixo na Figura 2.2 tem-se o esquema de ligaes de
um inversor trifsico a trs nveis e a tenso terminal alternada
onde
o perodo da tenso
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
37
Vab
P
+E
-E
(t)
de igual amplitude
(2.1)
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
38
(2.3)
A modulao por vetores espaciais em inversor a dois nveis possui esquema ilustrado
pela Figura 2.3. Apresenta-se a seguir a correlao dos vetores no plano (,) com o que ocorre
com os estados das chaves no inversor.
O estado P resultado da combinao da chave superior ligada e a inferior desligada no
mesmo brao.
O estado N resultado da combinao da chave inferior ligada e a superior desligada
tambm no mesmo brao.
V2
V3
V7
V4
V0
V1
V5
V6
Vetor
Chaves
V0
PPP
V1
PNN
V2
PPN
V3
NPN
V4
NPP
V5
NNP
V6
PNP
V7
NNN
Figura 2.3 Correspondncia do estado das chaves no sistema abc e o vetor no plano (,) do inversor dois nveis
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
39
O inversor do contexto deste trabalho, Figura 2.2, possui trs braos e cada brao, quatro
chaves. As quatro chaves possuem um arranjo que viabiliza a comutao para a obteno dos
estados P, O e N ilustrados anteriormente. A Figura 2.4 apresenta a correlao dos vetores no
plano (,) com o que ocorre com os estados das chaves no inversor.
O estado P resultado da combinao das duas chaves superiores ligadas e as duas
inferiores desligadas. Conectando a sada do brao do inversor ao ponto P do brao.
O estado O resultado da combinao das duas chaves centrais do brao ligadas e as
duas da extremidade desligadas. Conectando a sada do brao do inversor ao ponto 0 do brao.
O estado N resultado da combinao das duas chaves inferiores do brao ligadas e as
duas chaves superiores desligadas. Conectando a sada do brao do inversor ao ponto N do brao.
Vetor
Chaves
Vetor
Chaves
NNN
OOO
PPP
V12
NOP
V1
POO
ONN
V15
ONP
V4
PPO
OON
V18
PNO
V7
OPO
NON
V2
PNN
V10
OPP
NOO
V5
PPN
V13
OOP
NNO
V8
NPN
V16
POP
ONO
V11
NPP
V14
NNP
V17
PNP
V0
V3
V6
V9
PON
OPN
NPO
Figura 2.4 Correspondncia do estado das chaves no sistema abc e o vetor consequncia no plano (,) do inversor
a trs nveis
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
40
dois nveis
3
trs nveis
3
cinco nveis
2 =8
3 =27
53=125
vetores possveis
1+6=7
1+6.1+6.2=19
1+6.1+6.2+6.3+6.4=61
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
41
Tabela 2.2 Correlao entre os Estados P,O, N e os estados das chaves (x = ao, bo ou co)
estado
S1x
S2x
S3x
S4x
Vx
P
ligada
ligada desligada desligada E/2
O
desligada ligada
ligada desligada 0
N
desligada desligada ligada
ligada -E/2
2.5.1 Equacionamento da modulao por vetores espaciais para inversor a trs nveis
(onde
(onde
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
As tenses
42
assumir os estados P, O ou N como na Tabela 2.3 abaixo. Associa-se por definio a simbologia
P, O ou N respectivamente com o valor da varivel Cx, +1, 0 e -1, onde x o ndice do brao ou
fase (a, b ou c).
Tabela 2.3 Correlao entre os Estados P,O, N e a tenso de cada brao (x = ao, bo ou co)
estado
P
O
N
varivel Cx
1
0
-1
Vx
E/2
0
-E/2
ao prprio neutro. A equao (2.4) apresenta trs igualdades que mostra a diferena de potencial
entre os pontos O e N:
(2.4)
(2.5)
Portanto,
(2.6)
usando-se (2.6).
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
43
(2.7)
Portanto,
(2.8)
pode assumir
(2.9)
Como
(2.10)
As tenses de (2.10) esto defasadas de 120 graus entre si e para calcular as tenses
Valfa, V em um plano ortogonalizado, aplica-se a equao (2.3).
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
44
de (2.3), e
a tenso nos terminais da carga e justificar o grfico da Figura 2.4 referente aos 17 vetores do
inversor a trs nveis. O resultado de todas estas combinaes mostrado na Tabela 2.4 e permite
determinar a tenso nos terminais da carga de acordo com o plano (,). Sendo possvel calcular
os segmentos de reta da figura, associ-los a vetores e dividi-los em quatro grandes grupos de
vetores: nulos, pequenos, mdios e grandes, como apresentado tambm na tabela.
A Figura 2.7 traz a representao do plano (,) da Figura 2.4, ilustrando o vetor
que o processo de modulao, tratado a seguir, dever sintetizar a partir de combinao
dos demais vetores.
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
45
Tabela 2.4 Correlao completa dos vetores no plano (,), no plano abc, estados das chaves
grupo
nulos
V
0
vetor
V0
V1
-1
0
1
-1
0
1
NNN
OOO
PPP
1
0
0
-1
0
-1
POO
ONN
1
0
1
0
0
-1
PPO
OON
0
-1
1
0
0
-1
OPO
NON
0
-1
1
0
1
0
OPP
NOO
0
-1
0
-1
1
0
OOP
NNO
1
0
0
-1
1
0
POP
ONO
-1
PON
3
V4
V7
ou
V10
0,333E
V13
V16
V3
3E
V9
-1
V12
V15
V18
-1
NPO
-1
NOP
-1
-1
ONP
PNO
PNN
2E
V5
-1
PPN
3E
ou
V8
V11
-1
-1
-1
NPN
NPP
3E
0,666E
V14
-1
-1
NNP
2E
V17
-1
PNP
E
3
E
3
150
3E
210
3E
3E
270
2E
2E
90
30
300
6
0
2E
3E
330
0
60
2E
3
240
3E
3E
2
E
3E
180
-1
-1
6
0
120
V2
3E
60
3E
grandes
0,577E
OPN
3
ou
mdios
V6
pequenos
configuraes
-1
0
1
3E
3
0
2E
120
180
2E
2E
E
3
3E
240
3E
3
300
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
Dado o
46
Escolhe-se o correspondente ao vetor V1, mostrado na Tabela 2.5 abaixo. Verifica-se que
possui o mesmo valor das relaes estabelecidas pelas equaes que deram origem a Tabela 2.4.
Tabela 2.5 Vetor V1 no plano (,), no plano abc, no estado das chaves
vetor
V1
ca cb cc
1 0 0
0 -1 -1
configuraes
POO
ONN
do
(2.11)
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
47
Da Figura 2.8:
do pulso na sada.
a sada eltrica, e
que haja uso deste mecanismo no brao do inversor a trs nveis com o objetivo
de gerar os estados P, O e N na Figura 2.5 necessrio, para cada brao, dois
mdulos de hardware PWM para completar quatro sadas fsicas, uma para cada
chave do brao.
Da Figura 2.5 define-se que a ligao lgica entre as chaves de um dos braos e os
hardwares PWM, nomeados de A e B, seja de acordo com a equao (2.12).
(2.12)
trs nveis poder se definido via programao e no por reconfigurao das ligaes eltricas. A
Tabela 2.6 e a Tabela 2.7 apresentam as combinaes lgicas do acionamento das chaves por
brao no inversor, respectivamente, a trs nveis e a dois nveis, onde x o brao do inversor (a, b
ou c), o nmero 0 indica chave desligada e 1chave ligada.
Tabela 2.6 Tabela da verdade para as chaves no inversor na condio trs nveis
sada do brao
0
no usado
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
48
Tabela 2.7 Tabela da verdade para as chaves no inversor na condio dois nveis
sada do Brao
0
Para a implementao da modulao vetorial conclui-se que para cada brao do inversor
trs nveis deve haver dois mdulos de hardware PWM com sadas lgica complementares,
portanto, para o inversor a trs nveis, que possui 12 chaves, faz-se necessrio um
microprocessador ou processador digital de sinais que possua 6 mdulos hardware PWM com
sadas lgicas complementares.
Da Tabela 2.6 nota-se que h a situao em que
do inversor,
A Figura 2.10 subdivide o hexgono do Figura 2.7 em seis grandes regies iguais, a
seguir, A, B, C, D, E e F.
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
49
Figura 2.10 Seis divises, regies ou sextantes do plano (,) do inversor a trs nveis
, tempo do estado P,
,tempo do estado O e
,tempo do
ou c).
(2.13)
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
Figura 2.11 Correlao da varivel auxiliar de comando
50
com os estados P, O ou N
, ilustradas na
Figura 2.9, dos hardware PWM, como mostrada na equao (2.14), seguindo a definio da
equao (2.12). Os tempos
, sob
o perodo
(2.14)
(2.15)
, (Figura 2.7) do plano (, ), onde pela equao
pela
equao (2.10), tendo relaco direta com as entrada numricas dos PWM da substituio da
equao (2.14) em (2.15), possvel, portanto, calcular os tempos dos estados P, O e N nos PWM
desejado no plano (, ). Este processo apresentado a seguir e
com a entrada de um
A seguir ser descrito o esquema de localizao de um vetor no plano (,) dado seus
valores trifsicos correspondentes
a partir de
e
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
51
(2.16)
onde
so variveis auxiliares
2.5.3.1 Macro-regies
sintetizado apenas para a regio A. O clculo dos tempos da modulao para as demais regies
feito apenas permutando as tenses de entrada. Segue o resumo das rotaes:
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
Van
Vbn
Setor
Vcn
D
e
52
F
permutas de rotao
macro-regies
sub-regies
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
53
Tabela 2.8 Correlao completa dos vetores no plano (,), no plano abc e tenses de linha
grupo
nulos
vetor
V0
V1
3
V4
V7
E
3
pequenos
V10
V13
3E
E
2
3E
60
120
180
ou
0,333E
V15
0,577E
E
V18
2
2E
2E
2E
2E
E
3
3E
E
2
V11
V14
30
90
3E
150
210
3E
270
3
2
3E
3E
300
3E
330
2E
2E
3
3E
240
3E
2
E
E
3
2
E
V5
ou
V8
Mdios
V2
3E
V12
V6
V3
V9
E
6
V16
Grandes
3E
3E
2E
60
120
180
ou
0,666E
V17
3
E
3
2E
2E
E
3
E
3
3E
240
3E
3
300
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
54
2.5.3.2 Sub-regio 1
vetor
V1
3
V4
E
6
6
E
E
3
3E
60
Percebe-se que V1 e V4, alm de estarem sob o mesmo segmento de reta, possuem o
mesmo valor para a diferena (
segmento de reta V1-V4 tero o mesmo valor de fase entre as fases a e c do inversor, igual a E/2,
de acordo com a Tabela 2.10, ou seja, pode-se representar as reas geomtricas das sub-regies
atravs de inequaes, em anlise conjunta com a Figura 2.12:
se
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
55
Ou seja, estar do lado esquerdo, Van-Vcn < E/2, j define que o vetor est na sub-regio.
2.5.3.3 Sub-regio 2
vetor
V1
E
3
V3
E
2
6
0
3
E
3E
30
2.5.3.4 Sub-regio 4
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
56
vetor
V4
V3
3E
3E
60
30
2.5.3.5 Sub-regio 3
Estar do lado acima do segmento de reta, Vbn-Vcn > E/2, j define que o vetor est na
sub-regio 4 e o fato de no estar nas sub-regies 1, 2 ou 4 implica dizer que ele est na subregio 3.
Pode-se escrever agora o algoritmo que compara as coordenadas do vetor espacial no
sistema abc (Van, Vbn, Vcn), dentro de uma regio j identificada, que vai definir qual sub-regio o
vetor espacial fornecido est.
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
57
Figura 2.13 Todas as 24 regies delimitada pelos estados de chaveamento das chaves do plano (,) para
modulao de vetores espaciais para inversor trs nveis
Antes de equacionar os tempos tpa, tna, tpb, tnb, tpc e tnc estabelece-se condies para um
funcionamento melhor do inversor de acordo com [13].
Para minimizar efeito de interferncia por rudos de comutao das chaves de potncia
no sistema, escolhem-se as configuraes dos vetores em que, ao mudar de um vetor para outro,
haja apenas uma mudana de chave.
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
58
*imagens de [16]
Figura 2.14 Caminho das correntes nos capacitores do elo CC para os possveis estados de chaveamento.
(b)
(c)
poder ser: PON, OPN, NPO, NOP, ONP, PNO; respectivamente: V3, V6, V9,
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
59
Da anlise anterior dos caminhos da corrente chega-se a restries que ajudam a conter o
desequilbrio nos capacitores [13], apresentam-se na Tabela 2.15.
Restries da sub-regio 1
Restries da sub-regio 2
Restries da sub-regio 3
Restries da sub-regio 4
As Figura 2.16, Figura 2.17, Figura 2.18 e Figura 2.19 apresentam a composio dos
vetores dentro do perodo de chaveamento, respectivamente para a sub-regies 1, 2, 3 e 4.
A Tabela 2.16 contm o resumo das equaes discretizadas fornecidas em de [13].
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
60
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
Tabela 2.16 Tabela resumo das equaes de PWM para as sub-regies
(2.18)
(2.19)
(2.20)
(2.21)
61
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
62
Objetiva-se procurar o fator de normalizao para que os valores pico-a-pico das tenses
de fase alcancem o valor do elo CC. O resultado desta busca apresenta-se na sequncia. Para
simplificar a programao e principalmente reduzir operaes matemtica do algoritmo definiuse T=1 e E=2. A definio de T=1 para facilitar que o tempo total do perodo seja 100%. A
definio de E=2 tem uma justificativa emprica para deixar os valores resultantes de Tpx,Tnx
entre 1 e 2, facilitando o clculo da matemtica de ponto fixo do processador digital de sinais
usado. O resumo destas definies esto apresentadoas na Tabela 2.17.
Tabela 2.17 Equaes das sub-regies para programao
//regio 1
Tpa = 0.25 + 0.25*(Va-Vc);
Tna = 0.25 - 0.25*(Va-Vc);
Tpb = 0.25 + 0.75*Vb;
Tnb = 0.25 - 0.75*Vb;
Tpc = Tna;
Tnc = Tpa;
//regio 2
Tpa = 0.5*(Va-Vc);
Tna = 0;
Tpb = 0;
Tnb = -1.5*Vb;
Tpc = 0;
Tnc = Tpa;
//regio 3
Tpa = 0.5*(Va-Vc);
Tna = 0;
Tpb = 0.5 + 0.5*(Vb-Va);
Tnb = 0.5 + 0.5*(Vc-Vb);
Tpc = 0;
Tnc = Tpa;
//regio 4
Tpa = 0.5*(Va-Vc);
Tna = 0;
Tpb = 1.5*Vb;
Tnb = 0;
Tpc = 0;
Tnc = Tpa;
normalizadas em valores
calculados pela Tabela 2.17, dada diretamente pelos tempos calculados no algoritmo da
modulao.
A equao (2.23) mostra as tenses de fase
normalizao do ndice de modulao em valores entre +1 e -1.
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
63
(2.22)
(2.23)
Para calcular o fator de normalizao pode-se isolar a situao do vetor V3 da Figura 2.7
que representa o maior raio possvel de uma circunferncia circunscrita ao hexgono.
Os valores de
(2.24)
calculados pelo algoritmo com T=1 e E=2, faz com que as tenses de fase tenha o
fator de normalizao de
(2.25)
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
64
elo CC para o valor pico-a-pico das tenses de fase, uma caracterstica inerente modulao
vetorial. Sem esta terceira harmnica a mxima tenso possvel de sada do inversor teria em
conta a queda de tenso nas chaves.
(tpa+tna)
(tpb+tnb)
(tpc+tnc)
2
1,5
1
0,5
0
1
0,5
0
-0,5
-1
0,58*{( tpa+tna)(tpb+tnb)}
0,58*{( tpb+tnb)
-( tpc+tnc)}
0,58*{( tpc+tnc)
-( tpa+tna)}
2.5.4.3 Proposta para compensao de desequilbrio das tenses nos capacitores do barramento CC
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
65
(2.26)
Fator P
VC1
VC2
Vab
Vbc
Vca
Fator N
Figura 2.21 Correlao das variveis do mecanismo de compensao para os capacitores do barramento CC
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
66
+400
tenso de fase
-400
1
ndice de modulao
0,5
Figura 2.22 Descaracterizao do modo a trs nveis para o modo a dois nveis com ndice de modulao baixo
+400
tenso de fase
-400
1
ndice de modulao
0,5
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
67
alto desempenho para baixo ndice de modulao pode ser muito diferente daquela possvel para
o elo CC. Ou seja, em muitas aplicaes preciso variar rapidamente a referncia de tenso
senoidal, e possivelmente a dinmica de variao da tenso do barramento em uma ampla faixa
no satisfaa essa condio, porm, acredita-se que, quando se estabelece um limiar de
descaracterizao possa-se atuar compensando o elo CC e aproveitar as vantagens da estrutura
multinvel em aplicaes onde a dinmica de resposta, em ampla faixa de valores do ndice de
modulao, tenha um compromisso controlado. Dentro deste contexto encontram-se trabalhos
como [21] e [22] que apresentam solues para operao do inversor multinvel em baixo ndice
de modulao, porm envolvendo outras tcnicas de modulao e no a modulao por largura de
pulsos por vetores espaciais com a qualidade harmnica intrsica do mtodo sem modificaes
[11].
Captulo 2 Inversores trifsicos controlados por modulao em largura de pulsos por vetores espaciais
68
69
Captulo 3
3 CONTROLE DO MOTOR SNCRONO A IMS PERMANENTES
3.1 O MOTOR
O controle de um motor eltrico pode ser realizado das seguintes maneiras: a) controle
de sua velocidade, b) controle de seu torque, c) controle de posicionamento do rotor, d) pode-se
tambm realizar ao mesmo tempo mais de um dos controles acima mencionado.
O controle de motor sncrono a ims permanentes de alto desempenho possui algumas
caractersticas importantes, as principais so: giro suave em grande faixa de velocidade (zero at
a velocidade nominal), flexibilidade para desenvolver perfis de acelerao e desacelerao,
controle de torque em velocidade zero, preciso na grandeza milimtrica no posicionamento
70
angular de parada do eixo. O controle vetorial do motor visa atingir esses objetivos e o meio que
encontra a modelagem matemtica conjunta do motor com as variveis tenso e corrente do
sistema de acionamento. A modelagem por sua vez permite o acesso s variveis e a
possibilidade de controle de seus valores, seja de forma direta ou indireta. As variveis possveis
de controle so as que se apresentam fisicamente nos terminais eltricos do motor: tenso,
corrente e frequncia e as mecnicas: velocidade, torque, fluxo, potncia, posicionamento.
O controle por orientao de campo (FOC Field Oriented Control) tem por objetivo
permitir o controle desacoplado do fluxo e do torque do motor, assim como a natureza
construtiva de um motor de corrente contnua quando acionado pelos enrolamentos de rotor e
estator separadamente. Porm, as mesmas variveis no motor sncrono a ims permanentes,
torque e fluxo de campo, so representadas e controladas indiretamente pelas correntes de estator
id eixo direto e iq de eixo em quadratura.
O controle direto de torque (DTC - Direct Torque Control) difere do controle por
orientao de fluxo por visar o controle direto nas variveis torque e fluxo calculadas e estimadas
por modelagem matemtica do motor. H duas principais formas de implementao desse
controle, o DTC clssico onde os controladores de variveis so do tipo histerese atuando
diretamente nos estados de comutao das chaves do inversor e o DTC modificado que integra a
modelagem vetorial do motor e do inversor atuando nas variveis por controladores de malha
fechada, como exemplo: controladores proporcional, proporcional e integral, proporcional
integral e derivativo ou outro que realize o controle de varivel em sistema malha fechada.
A aplicao escolhida neste trabalho para exemplificar o funcionamento do inversor a
trs nveis foi o controle FOC visto na Figura 3.3. Os resultados funcionais desta proposta esto
apresentados como simulao no Captulo 4 e como resultado experimental no Captulo 5. A
proposta de controle constituda de trs malhas de controle: uma para a velocidade, uma para a
corrente iq (corrente de estator no eixo em quadratura) e outra para a corrente id (corrente de
estator no eixo direto). No se utilizou qualquer estimao de parmetros provinda de
modelagem, apenas o controle de id e iq.
71
*imagem de [1])
Figura 3.1 O universo tecnolgico em motores eltricos
estator
enrrolamentos
do estator em
ranhuras
eixo
rotor
entreferro
ims
permanentes
corte
*imagem de [3]
Figura 3.2 Ilustrao da disposio construtiva da vista em corte de um motor sncrono a ims permanentes.
X
Referncia
Velocidade
In
Out
In
PI_velocidade
Out
alfa
a_saida
Va
b_saida
Vb
c_saida
Vc
V_alfa
tacogerador
PI_q
Sb
Out
beta
V_beta
Sc
Zero
Ib
PI_d
Transformao
Modulao por
Sensores de
Inversa de Park
Vetores Espaciais
Corrente
alfa
alfa
beta
beta
Transformao
Park
Permanentes
Sa
Transformao
Clark
In
Out
Condicionamento Tacogerador
72
73
*imagem de [26]
Figura 3.4. Diagrama de blocos do modelo em coordenadas sncronas do motor sncrono de ims permanentes
Tabela 3.1 Parmetros do motor sncrono de ims permanentes usado
(resistncia da estator)
2,10
12,12 mH
10,10 mH
(back-emf de pico)
71,8 V
(nmero de plos)
(momento de inrcia)
0,311
0,54
0,3
74
75
Captulo 4
4 SIMULAO
Captulo 4 Simulao
76
A Figura 4.2 apresenta como foi simulado a condio de disparo de interrupo para
representar o efeito do hardware do DSP e a gerao de sinal de referncia contador, para o
hardware PWM da Figura 4.4 e do sinal_int da Figura 4.3.
Figura 4.2- Simulao do sinal de interrupo no DSP. A frequncia desse sinal a prpria frequncia de
chaveamento ou passo de execuo do algoritmo
A Figura 4.3 apresenta um bloco do PSIM que permite a escrita de cdigo C, importante
para validar o algaritmo a ser portado para o DSP. A listagem do programa e estruturao lgica
referente ao bloco Programa C da Figura 4.3 encontra-se no Apndice B. Grifa-se na figura o
de estado que permite alternar o modo do inversor a dois nveis e a trs nveis.
Captulo 4 Simulao
77
A Figura 4.4 apresenta como foi simulado o comportamento do seis pares de hardware
PWM encontrado no DSP.
Figura 4.4- Estrutura interna do bloco hardware PWM (esta estrutura simula o comportamento igual ao encontrado
no DSP).
Captulo 4 Simulao
78
Figura 4.5- Inversor a trs nveis NPC com retificador trifsico na entrada.
A Figura 4.6 apresenta como feita a aquisio dos sinaos de corrente, ia e ib para o
controle da Figura 4.3 e dos sinais de tenso para depurao e teste.
Figura 4.6- Carga R para verificao do algoritmo. Frisa-se a insero dos filtros para as correntes ia_filtro e Ib_filtro
simulando o circuito de condicionamento usado.
A Figura 4.7 e a Figura 4.8 exibem os resultados da implementao PSIM da Figura 3.3.
Captulo 4 Simulao
79
Captulo 4 Simulao
80
ampermetro na fase Sa" da mesma figura. A Figura 4.9 o ensaio do controlador de corrente
sob o modo a trs nveis, SVM 3 nveisencontrado na Figura 4.3 e a Figura 4.10 sob o modo a
dois nveis.
DAC_2 = Ireferncia
1
0,5
0
(A)
0,5
-1
Icarga
1
0,5
0
(A)
0,5
-1
0
0,05
0,1
tempo (s)
0,15
0,2
Figura 4.9 Resultado da simulao PSIM com controle de corrente no modo a trs nveis.
DAC_2 = Ireferncia
2
1
(A) 0
1
-2
Icarga
1
0,5
(A)
0
0,5
-1
0
0,05
0,1
tempo (s)
0,15
Figura 4.10 Resultado da simulao PSIM com controle de corrente no modo a dois nveis
0,2
Captulo 4 Simulao
81
Captulo 4 Simulao
82
Figura 4.12 Bloco cdigo C que implementa a modulao vetorial, em semelhana a Figura 4.3
A Figura 4.13 apresenta os blocos PSIM que representam o motor sncrono de ims
permanentes, uma carga mecnica e o condicionamento da informao da velocidade,
apresentada pelo sinal n.
A Figura 4.14 exibe as configuraes dos blocos do motor e dos controladores PI. Foi
adotada uma definio emprica dos valores dos controladores, por aproximao e iterao ao
comportamento desejado. Primeiramente com ganho integral zero, variando o ganho
proporcional, depois, iteragindo com aumentandos do ganho integral at um comportamtneo
dado como satisfatrio (convergncia ao degrau com o menor overshooting encontrado dentro
das possibilidades).
Captulo 4 Simulao
83
PI corrente Id
PI corrente Iq
PI velocidade
Figura 4.14 Parmetros da simulao no controle de motor
A Figura 4.15 apresenta quatro condies de carga para avaliao de resposta ao degrau
para uma velocidade de 80 rpm com os parmetros adotados em Figura 4.14. Tambm mostra o
comportamento numrico do controle FOC pelas variveis id, corrente de eixo direto com
referncia em zero e iq, corrente do eixo em quadratura, proporcional ao torque de carga
requerido.
Captulo 4 Simulao
84
Figura 4.15 Resposta ao degrau de velocidade, respectivamente, vazio, carga de 0.5Nm, carga de 1Nm, carga de
2Nm (escalas verticais: velocidade rpm e Id, Iq ampre/10)
Captulo 4 Simulao
85
Captulo 4 Simulao
86
87
Captulo 5
5 ESTUDOS EM BANCADA EXPERIMENTAL
5.1 INTRODUO
88
percebe-se que possvel alternar os dois modos, sem alterao do hardware (o algoritmo
completo com a alternncia entre os modos apresentado no Apndice B).
Na Figura 5.4, apresenta-se as variveis internas do processador digital de sinais que
evidenciam as seis macro-regies (A, B, C, D, E e F) junto ao ngulo de referncia interna
(angulo ref. interna).
Na Figura 5.5, em conjunto com a Figura 5.6, observa-se que a modulao indicada, no
caso 0,9, descreve uma circunferncia dentro do hexgono. Nota-se tambm que as sub-regies 2
e 4 possuem maior tempo de durao, enquanto que a sub-regio 3 apresenta um tempo de
durao menor. Na Figura 5.6 tem-se as correlaes dos mesmos instantes assinalados na Figura
5.5.
A Figura 5.7 detalha o chaveamento da tenso (Vab) e da corrente em carga resistiva (Iab)
usando-se apenas duas fases do inversor para exemplificao de acionamento monofsico.
Destacam-se os nveis de tenso possveis assim como na Tabela 2.8.
A Figura 5.8 apresenta uma situao em que se forou o desequilbrio trifsico da carga
para destacar a desigualdade das tenses sobre os capacitores do barramento CC.
A Figura 5.9 mostra a operao em regime de carga resistiva-indutiva trifsica sob
controle de corrente (2Apico-a-pico) sem compensao que corrija o desequilbrio entre os
capacitores.
A Figura 5.10, mostra o resultado da compensao realizada atravs de um fator
multiplicativo (menor do que um) dos ciclos de trabalho das chaves superiores, e/ou, das chaves
inferiores do inversor, como proposto no tpico 2.5.4.3.
A Figura 5.11 apresenta a ampliao da Figura 5.10 e apresenta a ondulao de tenso
do barramento CC sob carga resistiva-indutiva trifsica.
89
Vab
Tpa
Tna
Figura 5.1- Tenso Vab (ndice de modulao 1,0) e variveis Tpa e Tna do algoritmo.
Vab
Tpa
Tna
Figura 5.2 - Tenso Vab (ndice de modulao 1,2) e variveis Tpa e Tna do algoritmo.
90
Vab
Tpa
Tna
Figura 5.3 - Tenso Vab (ndice de modulao 0,5) e Variveis Tpa e Tna do algoritmo
Vab
Figura 5.4 Visualizao das macro-regies com o ngulo gerado por referncia interna no programa do processador
digital de sinais (ndice de modulao 0,9)
91
E
D
D
C
B
A
4
Vab
Iab
Figura 5.5 Visualizao das macro-regies e sub-regies da modulao por vetores espaciais no tempo com ndice
de modulao 0,9 (degraus visveis: 2, 3 e 4).
4
3
2
92
Vab
Iab
Figura 5.7 - Detalhamento do chaveamento na transio dos nveis (carga resistiva monofsica)
Vcapacitor superior
OFF elo CC
Vcapacitor inferior
ON programa
ON elo CC
Ia
OFF programa
Figura 5.8 - Balano das tenses dos capacitores do elo CC (carga resistiva-indutiva trifsica ajustada para estar
desequilibrada)
93
Figura 5.9 - Balano das tenses dos capacitores sem compensao da normalizao dos PWMs
OFF elo CC
ON elo CC
Vcapacitor inferior
Vcapacitor superior
ON programa
Ia
Figura 5.10 Balano das tenses dos capacitores com compensao da relao de normalizao entre os PWMs da
chaves superiores e os PWMs das chaves inferiores do inversor (carga resistiva-indutiva trifsica)
94
Figura 5.11 Detalhamento da Figura 5.10 destacando-se a ondulao da tenso no barammento CC (carga resistivaindutiva trifsica)
95
Ireferncia
Icarga
0,5A/div
0,5A/div
Figura 5.12 Inversor a trs nveis com controle de corrente e carga resistiva para comparao com o resultado
equivalente da simulao PSIM.
Vab
Iab
Figura 5.13 Inversor a trs nveis com controle de corrente usando duas fases para formar uma sada monofsica
(carga resistiva)
96
A sequncia das Figura 5.14 a Figura 5.19 apresenta os resultados do controle FOC
aplicado ao motor sncrono a ims permanentes.
A Figura 5.14 apresenta a resposta do motor quando submetido uma rampa de
acelerao e rampa de desacelerao at atingir uma reverso de rotao do motor.
A Figura 5.15 apresenta a resposta do controle ao degrau de 800rpm de velocidade. Nela
se destacam as caractersticas do controle por orientao de campo, particularizando o
desacoplamento das correntes id e iq (com
5.16.
A Figura 5.17 apresenta o comportamento do controle para um evento de frenao a
disco eletromagntico (ou conhecido como freio Focault que foi o mecanismo disponvel
experimentalmente para implementar um comportamento de carga mecnica). Destaca-se, em
semelhana com a Figura 5.16, o desacoplamento das correntes id e iq.
A Figura 5.18 mostra que a corrente da fase A tem como envoltria a corrente iq.
A Figura 5.19 assemelha-se Figura 5.18, porm, sob teste de frenao.
97
velocidade
1
2
3
1
referncia de velocidade
500rpm/div
500rpm/div
Figura 5.14 Reverso vazio, respectivamente os estgios apresentados, 1 acelerao de 400rpm/s, 2 regime de
800rpm, 3 acelerao de -400rpm/s e 4 regime de -800rpm).
referncia de velocidade
velocidade
iq
Incio do
programa
id
1A/div
500rpm/div
1A/div
500rpm/div
98
referncia de velocidade
velocidade
iq
Incio do
programa
id
0,5A/div
500rpm/div
0,5A/div
500rpm/div
referncia de velocidade
velocidade
iq
id
1A/div
500rpm/div
1A/div
500rpm/div
99
referncia de velocidade
velocidade
iq
corrente fase a
250rpm/div
250rpm/div
1A/div
1A/div
Figura 5.18 Correlao entre a corrente da fase A e iq em situao semelhante Figura 5.15, degrau de 800rpm.
referncia de velocidade
velocidade
iq
corrente fase a
250rpm/div
250rpm/div
1A/div
1A/div
Figura 5.19 - Correlao entre a corrente da fase A e iq em situao semelhante Figura 5.17 (instante de frenao)
100
101
1.13 A
60Hz
Vab
Ia
2 Nveis
5 kHz
1.10 A
60Hz
Ia
Vab
3 Nveis
5 kHz
Figura 5.20 Comparao no tempo e em FFT linear entre inversor no modo a dois nveis (acima) e no modo a trs
nveis (abaixo), ambos a 5kHz e controle de corrente
102
1.05 A
60Hz
Ia
Vab
2 Nveis
10 kHz
1.05 A
60Hz
Ia
Vab
3 Nveis
10 kHz
Figura 5.21 Comparao no tempo e em FFT linear entre inversor no modo a dois nveis (acima) e no modo a trs
nveis (abaixo), ambos a 10kHz e controle de corrente
103
1.30 A
60Hz
Vab
Ia
2 Nveis
20 kHz
Vab
0,93 A
60Hz
Ia
3 Nveis
20 kHz
Figura 5.22 Comparao no tempo e em FFT linear entre inversor no modo a dois nveis (acima) e no modo a trs
nveis (abaixo), ambos a 20kHz e controle de corrente
104
0,86 A
60Hz
Vab
Ia
2 Nveis
40 kHz
1,21 A
60Hz
Vab
Ia
3 Nveis
40 kHz
Figura 5.23 Comparao no tempo e em FFT linear entre inversor no modo a dois nveis (acima) e no modo a trs
nveis (abaixo), ambos a 40kHz e controle de corrente
Vab
105
Ia
2 Nveis
10 kHz
Vab
Ia
3 Nveis
5 kHz
Figura 5.24 Equivalncia qualitativa do dos modos a dois nveis, em 10kHz, com o modo a trs nveis, em 5kHz
106
Figura 5.25 Esquema do sistema proposto (A=simulink; B=programa grfico; C=target F2812; D=cdigo C;
E=ambiente code composer; F=cdigo de mquina; G=kit F2812; H=interface de isolamento; I=drivers dos IGBTs;
J=IGBTs)
107
O uso do MATLAB, verso MATLAB 2007b aqui usada, apresenta-se para gerar o
projeto e cdigos de configurao de hardware como ferramenta grfica auxiliar ao ambiente de
desenvolvimento do DSP F2812 usado. Ou seja, ele cria atravs da interface visual do Simulink o
projeto, o ambiente de arquivos e todo o conjunto de bits de configurao dos principais
registradores.
A Figura 5.27, apresenta o projeto de referncia encontrado como exemplo no
MATLAB e que implamenta em cdigo C para o DSP um servio de interrupo sincronizado
com o perodo de chaveamento do PWM e leitura do conversor analgico.
A Figura 5.28 apresenta o contedo do bloco ADC-PWM da Figura 5.27.
O conjunto da Figura 5.29 a Figura 5.31 mostra as configurao e detalhamento da
Figura 5.27.
108
Figura 5.27 Programa simulink para execuo de cdigo por interrupo de perodo PWM para DSP
1. unidade PWM
2. unidade PWM
109
Figura 5.30 - Configurao da primeira unidade de hardware PWM do DSP (telas por aba)
110
Figura 5.31 - Configurao da segunda unidade de hardware PWM do DSP (telas por aba)
111
112
113
velocidade na sada da
mdia mvel
teste em
1000rpm
500rpm/div
500rpm/div
Figura 5.33 Mdia mvel, detalhamento do atraso, subida ~10ms e descida ~8ms
114
corrente Ia na
ponta de corrente
Figura 5.34 Apresentao do ajuste do sinal de corrente interno ao programa do processador com ponta de corrente
corrente Ia
Ia na
ponta de corrente
corrente de
referncia
Figura 5.35 Comparativo entre corrente de referncia, corrente medida por ponta de corrente e varivel interna da
corrente lida.
115
Vab
Ib
Ia
sinal PWM
na entrada
do driver do
IBGT
400ns
1,2us
sinal de erro de
sobre-corrente
116
3500
3000
2500
2000
1500
1000
500
0
t0
t12
~ 17 us
t1,t2
mdia mvel
t2,t3
t3,t4
t4,t5
t5,t6
t6,t7
PI de velocidade
t7,t8
t8,t9
PI da corrente Id e PI da corrente Iq
t9,t10
t10,t11
t11,t12
117
% do algoritmo
5kHz
10kHz
20kHz
40kHz
t0,t1
9%
1,6
1%
2%
3%
6%
t1,t2
7%
1,3
1%
1%
3%
5%
t2,t3
6%
1,0
0%
1%
2%
4%
t3,t4
7%
1,3
1%
1%
3%
5%
t4,t5
7%
1,3
1%
1%
3%
5%
t5,t6
7%
1,3
1%
1%
3%
5%
t6,t7
6%
1,0
0%
1%
2%
4%
t7,t8
6%
1,0
0%
1%
2%
4%
t8,t9
9%
1,6
1%
2%
3%
6%
t9,t10
6%
1,0
0%
1%
2%
4%
t10,t11
20%
3,3
2%
3%
7%
13%
t11,t12
soma
t12,t0 (cpu livre)
*no se aplica
9%
1,6
1%
2%
3%
6%
100%
17,0
9%
17%
34%
68%
92%
83%
66%
32%
118
119
Captulo 6
6 CONSIDERAES FINAIS E SUGESTO PARA NOVOS TRABALHOS
Neste trabalho foi implementada uma montagem experimental que permitiu o estudo e
anlise dos aspectos multinveis do funcionamento do inversor trifsico a trs nveis com neutro
grampeado sob modulao por largura de pulsos por vetores espaciais. Tambm foram analisados
resultados do uso deste inversor para o controle vetorial de um motor sncrono a ims
permanentes como exemplo de aplicao deste controle de velocidade do motor.
Em relao ao funcionamento do inversor foram desenvolvidas as etapas construtivas do
algoritmo de modulao em largura de pulsos por vetores espaciais e a forma de interao para
uso em prottipo eletrnico e programao de processador para controle das chaves de potncia
do inversor.
Como desdobramento da seo 5.5 estabeleceu-se uma relao de comparao entre o
inversor a dois nveis e a trs nveis constituindo um esquema decisor mostrado na Figura 6.1. Na
qual se visualiza que, quando h a limitao na frequncia de chaveamento, a estrutura com mais
nveis passa a ser interessante, do contrrio, quando h a possibilidade das chaves do inversor
atuar em frequncias maiores de chaveamento a relao custo benefcio da estrutura com menor
nvel melhor.
A deciso no uso de um inversor com mais nveis relativa ao uso do ndice de
modulao apresentada na parte inferior da Figura 6.1. Em aplicaes que exigem uma
constante variao do ndice de modulao a estrutura com mais nveis deixa de ser interessante,
por outro lado, em aplicaes em que o ndice alto e pouco variante h a utilizao do custo
benefcio das vantagens da estrutura com mais nveis.
120
1.)
121
Referncias Bibliogrficas
[1] WEG_P&D_PRODUTO. Motor de ms Permanentes e Inversor de Freqncia WEG.
http://catalogo.weg.com.br/files/wegnet/WEG-motor-de-imas-permanentes-e-inversor-defrequencia-artigo-tecnico-portugues-br.pdf. [S.l.]. 2010.
[2] FREESCALE. PMSM Vector Control with Single-Shunt Current-Sensing Using
MC56F8013/23.
http://www.freescale.com/files/microcontrollers/doc/ref_manual/DRM102.pdf. [S.l.]. 2008.
[3] FREESCALE. Sensorless PMSM Vector Control.
http://www.freescale.com/files/microcontrollers/doc/ref_manual/DRM109.pdf. [S.l.]. 2009.
[4] RICHARD H. BAKER, B.; LOWRENCE H. BANNISTER, D. DC-to-AC or AC-to-AC
power converter - has multiple cascaded stages each connected or bypassed according
to program. US3867643, DE2500275, FR2258041, 18 Fevereiro 1975.
[5] NABAE, A.; TAKAHASHI, I.; AKAGI, H. A New Neutral-Point-Clamped PWM Inverter.
#IEEE_J_IA#, n. 5, p. 518-523, 1981.
[6] RODRIGUEZ, J.; LAI, J.-S.; PENG, F. Z. Multilevel inverters: a survey of topologies,
controls, and applications. #IEEE_J_IE#, v. 49, n. 4, p. 724-738, 2002.
[7] DAHER, S. Analysis, Design and Implementation of a High Efficiency Multilevel
Converter for Renewable Energy Systems. 1. ed. Kassel: Kessel University Press, v. 1,
2006.
[8] ORFANOUDAKIS, G. I. et al. Loss comparison of two and three-level inverter
topologies. [S.l.]: [s.n.]. 2010. p. 1-6.
[9] CELANOVIC, N.; BOROYEVICH, D. A comprehensive study of neutral-point voltage
balancing problem in three-level neutral-point-clamped voltage source PWM inverters.
#IEEE_J_PWRE#, v. 15, n. 2, p. 242-249, 2000.
[10] GRIGOLETTO, F. B.; PINHEIRO, H. Nova Modulao Vetorial para o Controle da Tenso
do Ponto Central do Divisor Capacitivo do Conversor com Ponto Neutro Grampeado.
Revista Controle & Automao, v. Vol. 20, p. 439-453, 2009.
[11] PINTO, V. M. Um Estudo Comparativo de Tcnicas de Chaveamento de Conversores
Trs Nveis. UFRJ. [S.l.]. 2005.
[12] BELLINI, A.; BIFARETTI, S. Comparison between sinusoidal PWM and Space Vector
Modulation Techniques for NPC inverters. [S.l.]: [s.n.]. 2005. p. 1-7.
[13] SEIXAS, P. F. et al. A Space Vector PWM Method for Three-Level Voltage Source
Inverters, 1, 2000. 549 - 555. APEC 2000. Fifteenth Annual IEEE.
122
123
Apndice A
A. PROJETO DE HARDWARE
A funo principal deste circuito, Figura A.1, assumida pelo IC1, amplificador
operacional com Isolador ptico da Allegro, HCPL 7520, que normaliza a faixa de +/-200mV da
entrada para a faixa de 0 at 3.3V (se Vref=3.3V). Oferece acoplamento direto ao pino de entrada
analgica do DSP. Nesta aplicao condiciona a informao de corrente de sensor hall usando
124
apenas sua caracterstica de normalizao em conjunto com a funo de filtro passa baixa interno
que possui. O sensor hall ilustrado pelo conector de entrada SL1 o ACS750-050.
O IC1 permite, atravs de sua entrada GND1, um ajuste de tenso que corresponde, na
implementao de IC2, uma funo diferena para que o ponto de simetria do hall, 2,5V, esteja
em 0V e que sua faixa de leitura possa se adequar ao fundo de escala de +/- 200mv de IC1. Na
sada do hall h um divisor/atenuador resistivo que, juntamente com R2 e R3, realizam o ajuste
de fundo de escala do sensor para que esteja dentro dos limites de +/-200mV de IC1.
Este circuito, Figura A.2, um comparador em janela que sinaliza com um pulso de erro
que pode ser conectado diretamente ao pino de interrupo do DSP ou circuito de bloqueio por
hardware, como no caso do esquemtico. O sinal de erro necessita de resistor de pull-up por ser
sada do circuito integrado em coletor-aberto.
O ajuste feito por MULTIVOLTA7 (trimpot esquerda da Figura A.2), um por canal de
corrente, traa paralelas-limite em torno do ponto VREF/2, no caso, 1,65V. Se houver a relao
de 1V/1A com a proteo atuando em +/-1A tem-se que a janela de proteo deva ser ajustada
para 2,65V (leitura no pino 5 de IC13) e 0,65V (leitura no pino 6 de IC13).
125
Este circuito, Figura A.3, compatibiliza o acionamento da chave IGBT a partir do sinal
de sada do pino de PWM do DSP. Usa-se o opto acoplador HCPL 2232 entre o DSP e o Driver
da Semikron SKHI 22B. Este ltimo possui pronto as protees necessrias e o acionamento
ntegro da chave IGBT. Este circuito se repete seis vezes, um para cada par de chaves das 12
chaves necessrias para o modo de acionamento a trs nveis do inversor deste trabalho.
As entradas seguem as complementaridades de estado lgico, S1a/S3a, S2a/S4a,
S1b/S3b, S2b/S4b, S1c/S3c, S2c/S4c.
126
Neste diagrama, Figura A.4, tem-se a viso geral das interligaes necessrias dentro do
inversor para que ele possa ser configurado via programa tanto para o modo trs nveis quanto
para o modo dois nveis.
As chaves IGBTs Sxy usadas foram STGW40NC60KD, IGBT 40A 600V no
encapsulamento TO-247 da empresa ST (www.st.com.br). Os diodos so SKKD 46/12 e a Ponte
Retificadora SKD 31/12, ambos da empresa Semikron.
Frisa-se o carter apenas expositivo da soluo mostrada neste Apndice. Na montagem
deste caso existem as protees por fusveis em cada fase de sada e de entrada, insero de
varistores e capacitores supressores de filme fino em paralelo com cada brao do inversor na
conexo ao barramento CC. Tambm usou-se varistores em paralelo com cada capacitor, Clink1
e Clink2, para ajudar na proteo do mesmo, neste ponto h uma grande suscetibilidade a danos
aos capacitores eletrolticos quando estes so submetidos transitrios.
127
128
tacogerador
diodos
grampeadores
MOTOR
frenao
eletromagntica a
disco
elo CC
driver da
frenao
drivers
IGBT
retificador
trifsico
DSP e circuito
de
condicionamento
de sinais
IGBT
sensores
Hall
carga resistiva
(reostato)
Na Figura A.6:
129
Apndice B
B. PROGRAMAO
129
APNDICE B - Programao
130
B.1
ALGORITMO DE MDIA MVEL USADO NA LEITURA DE VELOCIDADE USANDO TACO
GERADOR.
Fluxograma
ndex = ndex + 1
Se
ndex > N
N
Valor mais antigo do Buffer = Buffer[ndex]
Resultado Passo anterior = Novo Resultado
FIM
ndex = 0
APNDICE B - Programao
Cdigo C
//Mdia Mvel da Velocidade;
//leitura do registrador ADC onde o taco gerador est conectado via funo
MMovel_velocidade_vetor[indexMMovelK] = LerTacogerador();
MMovel_velocidade[1] = MMovel_velocidade[0];
MMovel_velocidade[0] = MMovel_velocidade[1] +
_IQmpy((MMovel_velocidade_vetor[indexMMovelK] MMovel_velocidade_vetorN),_IQ(0.001953125)); // (1/512) = 0.001953125
//buffer circular
indexMMovelK++;
if (indexMMovelK>511) indexMMovelK=0;
MMovel_velocidade_vetorN = MMovel_velocidade_vetor[indexMMovelK];
velocidade = MMovel_velocidade[0];
131
APNDICE B - Programao
132
B.2
PI CONTROLE PROPORCIONAL INTEGRAL, COM INTEGRADOR EULER E SATURAO
NA SADA
Fluxograma
Se
PI > 1
PI = 1
PI = -1
Se
PI < -1
N
Sada PI = PI
FIM
APNDICE B - Programao
Cdigo C
//Exemplo do PI para a corrente id
Kp=_IQ(10);
Ki=_IQ(40.0);
Ts=_IQ(0.000100); // freq de chaveamento de 10kHz
satura_max=_IQ(1); //necessrio para o padro de entrada do SVM3n
satura_min=_IQ(-1); //necessrio para o padro de entrada do SVM3n
//calculo do erro
erro= Id_ref - Id;
//PI d
integral_d = integral_d + _IQmpy(_IQmpy(Ki,erro_Id),Ts);
saida_PI_d = _IQsat((_IQmpy(erro_Id,Kp) + integral_d), satura_max,
satura_min);
133
APNDICE B - Programao
B.3
134
Fluxograma
Transformada Clark
(abc equilibrado para (,))
FIM
Cdigo C
APNDICE B - Programao
B.4
135
Fluxograma
Transformada Park
((,) para d,q)
(1)
(1)
FIM
APNDICE B - Programao
B.5
136
Fluxograma
(1)
FIM
Cdigo C
//Anti-Park
//Park da corrente medida
// dado que sin_pu e cs_pu foram calculados de acordo com o ngulo do gerador de rampa, seja
//por referncia interna, seja medido por taco geradore, encoder ou resolver
// um cdigo executado a cada passo de discretizao, na frequncia de chaveamento do PWM,
//ou seja, a cada passo, um novo sin_pu e um novo cos_pu
APNDICE B - Programao
B.6
137
Fluxograma
FIM
Cdigo C
APNDICE B - Programao
B.7
138
Fluxograma
Inversor por Modulao por Vetores Espaciais
Entrada em tenso em pu: Valfa, Vbeta
2 nveis
Modo ?
Valfa = 0.5*Valfa
Vbeta = 0.5*Vbeta
3 nveis
Vcn Van
Van Vbn
Van Vcn
N
Vcn Vbn
Vbn Vcn
N
Regio B
Regio C
Regio D
Regio E
Regio F
Regio A
Permuta
Vbn, Van, Vcn
Permuta
Vbn, Vcn, Van
Permuta
Vcn, Vbn, Van
Permuta
Vcn, Van, Vbn
Permuta
Van, Vcn, Vbn
Permuta
Van, Vbn, Vcn
Va,Vb,Vc = Permuta
...continua
APNDICE B - Programao
139
...continua
S
SubRegio 1
(Va-Vc) < 1
Tap
Tan
Tbp
Tbn
Tcp
Tcn
=
=
=
=
=
=
0.25
0.25
0.25
0.25
Tan;
Tap;
+
+
-
0.5*(Va-Vc);
0.5*(Va-Vc);
0.75*Vb;
0.75*Vb;
Tap
Tan
Tbp
Tbn
Tcp
Tcn
=
=
=
=
=
=
0.5*(Va-Vc);
0;
0;
-1.5*Vb;
0;
Tap;
Tap
Tan
Tbp
Tbn
Tcp
Tcn
=
=
=
=
=
=
0.5*(Va-Vc);
0;
1.5*Vb;
0;
0;
Tap;
Tap
Tan
Tbp
Tbn
Tcp
Tcn
=
=
=
=
=
=
0.5*(Va-Vc);
0;
0.5 + 0.5*(Vb-Va);
0.5 + 0.5*(Vc-Vb);
0;
Tap;
(Vb-Va) < -1
SubRegio 2
N
S
(Vb-Vc) < 1
SubRegio 4
SubRegio 3
2 nveis
Modo ?
PWM_1chaves 1 e 3= 2.Tap
PWM_3chaves 1 e 3= 2.Tbp
PWM_5chaves 1 e 3= 2.Tcp
PWM_2chaves 2 e 4= 2.Tap
PWM_4chaves 2 e 4= 2.Tbp
PWM_6chaves 2 e 4= 2.Tcp
3 nveis
FASE C
FASE B
FASE A
PWM_1chaves 1 e 3= Tap
PWM_3chaves 1 e 3= Tbp
PWM_5chaves 1 e 3= Tcp
PWM_2chaves 2 e 4= (1-Tan)
PWM_4chaves 2 e 4= (1-Tbn)
PWM_6chaves 2 e 4= (1-Tcn)
FASE A
FASE B
FASE C
APNDICE B - Programao
140
Cdigo C
//definio de constanste globais
//implementao da permuta/rotao do setor/regio
const uint8_T Va_tabela_setor[7]={0,0,1,1,2,2,0};
const uint8_T Vb_tabela_setor[7]={1,1,0,2,1,0,2};
const uint8_T Vc_tabela_setor[7]={2,2,2,0,0,1,1};
const uint8_T Yap_tabela_setor[7]={0,0,2,2,4,4,0};
const uint8_T Ya0_tabela_setor[7]={1,1,3,3,5,5,1};
const uint8_T Ybp_tabela_setor[7]={2,2,0,4,2,0,4};
const uint8_T Yb0_tabela_setor[7]={3,3,1,5,3,1,5};
const uint8_T Ycp_tabela_setor[7]={4,4,4,0,0,2,2};
const uint8_T Yc0_tabela_setor[7]={5,5,5,1,1,3,3};
//definio de variveis
//pode ser global ou local
_iq aux1, aux2;
uint8_T setor;
//entrada do SVM3n em Valfa, Vbeta
if (modo_dois_niveis) {
Valfa=Valfa/2;
Vbeta=Vbeta/2;
}
//Anti Clark, Valfa,Vbeta para Van, Vbn, Vcn
Van = Valfa;
aux1
= _IQmpy(_IQ(-0.5),Valfa);
aux2
= _IQmpy(_IQ(0.8661),Vbeta);
Vbn = aux1 + aux2;
Vcn = aux1 - aux2;
//vetor para implementar a permuta/rotao do setor/regio
VetorFaseABC[0]=Van;
VetorFaseABC[1]=Vbn;
VetorFaseABC[2]=Vcn;
//zeramento da varivel setor
setor=0;
if (Van>=Vbn) { //engloba setores A, E e F
if (Van>=Vcn) {
if (Vbn>=Vcn){ // A e F
//setor A;
setor=1;
}else {
//setor F;
setor=6;
}
} else {
//setorE;
setor=5;
}
} else { //engloba Setores B, C e D
if (Vcn>=Van) { // C e D
if (Vcn>=Vbn) {
//setorD;
setor=4;
}else{
//setorC;
setor=3;
}
}else{
//setorB;
APNDICE B - Programao
141
setor=2;
}
}
//Va, Vb, Vc ficam com a ordem da rotao/permuta
Va = VetorFaseABC[Va_tabela_setor[setor]];
Vb = VetorFaseABC[Vb_tabela_setor[setor]];
Vc = VetorFaseABC[Vc_tabela_setor[setor]];
if ((Va-Vc)<_IQ(1)) { //regio 1
Tap = _IQ(0.25) + _IQmpy(_IQ(0.5),(Va-Vc));
Tan = _IQ(0.25) - _IQmpy(_IQ(0.5),(Va-Vc));
Tbp = _IQ(0.25) + _IQmpy(_IQ(0.75),Vb);
Tbn = _IQ(0.25) - _IQmpy(_IQ(0.75),Vb);
Tcp = Tan;
Tcn = Tap;
}
else if ((Vb-Va)<(_IQ(-1.0))){ //regio 2
Tap = _IQmpy(_IQ(0.5),(Va-Vc));
Tan = 0;
Tbp = 0;
Tbn = _IQmpy(_IQ(-1.5),Vb);
Tcp = 0;
Tcn = Tap;
}
else if ((Vb-Vc)>(_IQ(1.0))){ //regio 4
Tap = _IQmpy(_IQ(0.5),(Va-Vc));
Tan = 0;
Tbp = _IQmpy(_IQ(1.5),Vb);
Tbn = 0;
Tcp = 0;
Tcn = Tap;
}else{ //regio 3
Tap = _IQmpy(_IQ(0.5),(Va-Vc));
Tan = 0;
Tbp = _IQ(0.5) + _IQmpy(_IQ(0.5),(Vb-Va));
Tbn = _IQ(0.5) + _IQmpy(_IQ(0.5),(Vc-Vb));
Tcp = 0;
Tcn = Tap;
}
//recupera a ordem de permuta
saida_pwm[Yap_tabela_setor[setor]] = Tap;
saida_pwm[Ya0_tabela_setor[setor]] = (_IQ(1) - Tan);
saida_pwm[Ybp_tabela_setor[setor]] = Tbp;
saida_pwm[Yb0_tabela_setor[setor]] = (_IQ(1) - Tbn);
saida_pwm[Ycp_tabela_setor[setor]] = Tcp;
saida_pwm[Yc0_tabela_setor[setor]] = (_IQ(1) - Tcn);
//normalizao para escalar na configurao do PWM
// 3440 fundo de escala para 10kHz da frq. de chaveamento
saida_pwm[0]
= _IQmpy(saida_pwm[0],3440);
saida_pwm[1]
= _IQmpy(saida_pwm[1],3440);
saida_pwm[2]
= _IQmpy(saida_pwm[2],3440);
saida_pwm[3]
= _IQmpy(saida_pwm[3],3440);
saida_pwm[4]
= _IQmpy(saida_pwm[4],3440);
saida_pwm[5]
= _IQmpy(saida_pwm[5],3440);
//Escrita nos PWMs
if (modo_dois_niveis) {
//FaseA
EvaRegs.CMPR1 = (uint16_T) saida_pwm[0]+ (uint16_T) saida_pwm[0]; // 1 3
EvaRegs.CMPR2 = (uint16_T) saida_pwm[0]+ (uint16_T) saida_pwm[0]; // 2 4
//FaseB
APNDICE B - Programao
EvaRegs.CMPR3 = (uint16_T) saida_pwm[2]+ (uint16_T) saida_pwm[2]; // 5 7
EvbRegs.CMPR4 = (uint16_T) saida_pwm[2]+ (uint16_T) saida_pwm[2]; // 6 8
//FaseC
EvbRegs.CMPR5 = (uint16_T) saida_pwm[4]+ (uint16_T) saida_pwm[4]; // 9 11
EvbRegs.CMPR6 = (uint16_T) saida_pwm[4]+ (uint16_T) saida_pwm[4]; // 10 12
} else {
//FaseA
EvaRegs.CMPR1 = (uint16_T) saida_pwm[0]; // 1 3
EvaRegs.CMPR2 = (uint16_T) saida_pwm[1]; // 2 4
//FaseB
EvaRegs.CMPR3 = (uint16_T) saida_pwm[2]; // 5 7
EvbRegs.CMPR4 = (uint16_T) saida_pwm[3]; // 6 8
//FaseC
EvbRegs.CMPR5 = (uint16_T) saida_pwm[4]; // 9 11
EvbRegs.CMPR6 = (uint16_T) saida_pwm[5]; // 10 12
}
142
APNDICE B - Programao
B.8
143
Fluxograma
Gerador de Rampa
(clculo do ngulo para as transformadas Park a partir da velocidade lida)
PI da velocidade
Referncia
proporcional sada
do PI da velocidade
PI da Corrente Iq
Referncia igual
zero (de acordo com a
proposta da aplicao)
PI da Corrente Id
Seleo da Estrutura:
2 Nveis ou
3 Nveis
FIM
Cdigo C
(1)