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INFORME FINAL N1
Curso: Microelectrnica
Cdigo de Curso: EE425M
Laboratorio: INFORME FINAL N1
Alumno: Nylene Ruth Mamani Mamani
Cdigo de Alumno: 20090043K
Fecha de Presentacin: 10/04/15
IN
0
1
OUT
1
1
De los LAYOUT
mostrados, se tiene que un solo corte debe de
mostrar la seccin de los dos transistores a la vez.
Transistor NMOS:
Canal N MOS:
Policilicio >2
Difusion N+ > 7 (ambos lados del polisilicio)
Transistor PMOS:
Canal P MOS:
Polisilicio >2
Difusion P + > 7 (ambos lados del
polisilicio)
Region n-well >6 (alrededor de
P+)
Teniendo en cuenta estas condiciones
de diseo, obtenemos el siguiente
LAYOUT:
LIST
(Navigator)
obtenemos
las
MOS
W()
L()
W/L
Simulacin en el tiempo:
List of nodes
"out" corresponds to n3
"clock1" corresponds to n6
MOS devices // (medidas de cada MOS)
* Crosstalk capacitance
*
*
* n-MOS Model 3 : // (Valores fsicos del N mos)
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3: //(valores fsicos del P mos)
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 20.00N
.PROBE
.END // (comando final)
DESCRIPCION CIF:
20125,8625 16625,8625;
19150,7650
17900,7650
22650,7650
21400,7650
18850,7650;
17600,7650;
22350,7650;
21100,7650;
18500,8250
21750,6250
22000,8250
20500,6000
18250,8250;
18500,6250;
21750,8250;
19875,6000;
20375,8750
22875,8750
19875,7875
17875,8750
18125,7875
21625,7875
22875,7875
19875,8750;
22375,8750;
18625,7875;
17375,8750;
17375,7875;
20375,7875;
22125,7875;
22875,7875 20875,7875;
19375,7875 17375,7875;
23125,8125 20625,8125;
19625,8125 17125,8125;
Lgica de funcionamiento:
S
IN1
IN2
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
1
0
1
0
1
1
0
0
F=1 x S + 2 x S
El layout obtenido es el siguiente:
F
F
Usando la
herramienta Measure distance, el rea de trabajo es: 14.375 X 7.750
La respuesta del circuito es la siguiente (STAR SIMULATION):