UNIVERSIDAD NACIONAL DE INGENIERIA

FACULTAD DE INGENIERIA LECTRICA Y ELECTRONICA

INFORME FINAL N1

Curso: Microelectrnica
Cdigo de Curso: EE425M
Laboratorio: INFORME FINAL N1
Alumno: Nylene Ruth Mamani Mamani
Cdigo de Alumno: 20090043K
Fecha de Presentacin: 10/04/15

1) Presentar en laboratorio el LYOUT del inversor (inv.msk).

considerar para el layout el esquema de la Fig. A y la
Fig. B del diagrama de barras (STICK). Tratar de

conseguir un layout de dimensiones mnimas.

SOLUCIN
Inversor CMOS

IN
0
1

OUT
1
1

De los LAYOUT
mostrados, se tiene que un solo corte debe de
mostrar la seccin de los dos transistores a la vez.
Transistor NMOS:
Canal N MOS:
Policilicio >2
Difusion N+ > 7 (ambos lados del polisilicio)

Transistor PMOS:
Canal P MOS:
Polisilicio >2
Difusion P + > 7 (ambos lados del
polisilicio)
Region n-well >6 (alrededor de
P+)
Teniendo en cuenta estas condiciones
de diseo, obtenemos el siguiente
LAYOUT:

2) Para el LAYOUT del inversor, hallar las dimensiones (W/L)

de los transistores, la frecuencia MAXIMA de operacin y
dar respuesta escrita a todas las interrogantes de la
gua que estn arriba planteadas. En laboratorio se pide
responder dichas preguntas.
SOLUCIN
Utilizando el comando MOST
dimensiones de los transistores.

LIST

(Navigator)

obtenemos

las

MOS

W()

L()

W/L

Simulacin en el tiempo:

Se muestran los delays de 9ps y 16ps, entonces la f max = 80Ghz

Interrogantes:

Identificacin del Nmos y el Pmos:

Al utilizar la visin en 3D, identificamos el P mos a la izquierda porque

observamos la capa P+implant (amarillo) y a la derecha el N mos ya
que tenemos la capa en N+implant (verde).

Lnea de corte horizontal:

Cuando realizamos el corte horizontal podemos apreciar cmo estn

unidos los Gates de los transistores.

3) Para el LAYOUT del inversor, extraer la descripcin CIR

(Spice) y la descripcin CIF (Caltech Intermediate Form)
del inversor. En cada caso, establecer las reglas

principales de sintaxis y describir sus contenidos. Buscar

en internet la informacin necesaria.
DESCRIPCION CIR:
El SPICE (Simulation Program with Integrated Circuit Emphasis)
es un programa de simulacin de circuitos de propsito general
que permite realizar anlisis de continua no lineales, anlisis
transitorio no lineal y anlisis de alterna lineal.
Sintaxis. Los campos es un comando pueden ser separados por
uno o ms espacios, una coma, un signo igual (=) o un
parntesis izquierdo o derecho, se ignoran los espacios
adicionales. Un comando se puede continuar colocando un
signo ms (+) en la columna 1 de la siguiente lnea. El nmero
de caracteres por lnea es 80.

DESCRIPCION CIR EXTRAIDA:

CIRCUIT D:\RUTH\RUTH\microelectronica\Lab1\Laboratorio1-Presentacion
Final\Pregunta1\inversornew.MSK
*
* IC Technology: ST 0.25m - 6 Metal // (tecnologa utilizada)
*
VDD 1 0 DC 2.50 // (alimentacin del Sistema)
Vclock1 6 0 PULSE(0.00 2.50 0.45N 0.05N 0.05N 0.45N 1.00N) //(onda de
entrada)
*
*
*
*
*
*

List of nodes
"out" corresponds to n3
"clock1" corresponds to n6
MOS devices // (medidas de cada MOS)

MN1 3 6 0 0 TN W= 0.75U L= 0.25U

MP1 1 6 3 1 TP W= 0.75U L= 0.25U
* // (Condensadores)
C2 1 0 1.477fF
C3 3 0 1.202fF
C4 1 0 0.563fF
C6 6 0 0.174fF
*

* Crosstalk capacitance
*
*
* n-MOS Model 3 : // (Valores fsicos del N mos)
*
.MODEL TN NMOS LEVEL=3 VTO=0.45 KP=300.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=130.00K
+CGSO= 0.0p CGDO= 0.0p
*
* p-MOS Model 3: //(valores fsicos del P mos)
*
.MODEL TP PMOS LEVEL=3 VTO=-0.45 KP=120.000E-6
+LD =0.020U THETA=0.300 GAMMA=0.400
+PHI=0.200 KAPPA=0.010 VMAX=100.00K
+CGSO= 0.0p CGDO= 0.0p
*
* Transient analysis
*
.TEMP 27.0
.TRAN 0.80PS 20.00N
.PROBE
.END // (comando final)
DESCRIPCION CIF:

Los archivos CIF (Caltech Intermediate Form) proporcionan

informacin sobre los componentes del diseo que
grficamente se realizan en base a figuras geomtricas
como polgonos y lneas de los cuales se definen las
coordenadas de cada uno de sus vrtices .Las reglas establecen
que:
La lnea que contiene DS muestra si hay una escala a tener en
cuenta, esto permite procesar dimensiones inferiores a las
micras.
Siempre que se haya especificado muestra el tpocell.
Los polgonos (P) deben tener al menos tres puntos. Un
polgono cualquiera de ms puntos es aceptado.
Las lneas (L) deben tener al menos un punto.
Pueden introducirse comentarios, pero son ignorados.
La letra final E indica el final del archivo.
Sintaxis. Est compuesto por una secuencia de caracteres
pertenecientes a un conjunto limitado. El archivo contiene una
lista de comandos, los cuales se separan por un punto y coma,
seguidos por un marcador final. Los comandos son:
DESCRIPCION CIF EXTRAIDA:
( File : "D:\RUTH\RUTH\microelectronica\Lab1\Laboratorio1-Presentacion
Final\Pregunta1\inversornew.CIF")

( Conversion from Microwind 2b - 17.01.2000 to CIF)

( Version 04/04/2015,01:52:52 a.m.)
DS 1 1 1;
9 topcell;
L 1;
P 16625,6375 20125,6375
L 19;
P 18850,7350 19150,7350
P 17600,7350 17900,7350
P 22350,7350 22650,7350
P 21100,7350 21400,7350
L 13;
P 18250,6000 18500,6000
P 18500,6000 21750,6000
P 21750,6000 22000,6000
P 19875,5625 20500,5625
L 23;
P 19875,7125 20375,7125
P 22375,7875 22875,7875
P 18625,7125 19875,7125
P 17375,7875 17875,7875
P 17375,7125 18125,7125
P 20375,7125 21625,7125
P 22125,7125 22875,7125
L 2;
P 20875,7125 22875,7125
P 17375,7125 19375,7125
L 16;
P 20625,6875 23125,6875
L 17;
P 17125,6875 19625,6875
L 60;
94 Vdd 19500,6750;
94 clock1 20375,5750;
94 out 20125,8625;
94 Vss 22625,8625;
94 Vdd 17625,8625;
DF;
C 1;
E

20125,8625 16625,8625;
19150,7650
17900,7650
22650,7650
21400,7650

18850,7650;
17600,7650;
22350,7650;
21100,7650;

18500,8250
21750,6250
22000,8250
20500,6000

18250,8250;
18500,6250;
21750,8250;
19875,6000;

20375,8750
22875,8750
19875,7875
17875,8750
18125,7875
21625,7875
22875,7875

19875,8750;
22375,8750;
18625,7875;
17375,8750;
17375,7875;
20375,7875;
22125,7875;

22875,7875 20875,7875;
19375,7875 17375,7875;
23125,8125 20625,8125;
19625,8125 17125,8125;

4) Para circuitos digitales CMOS mostrados en las Figuras

1, 2 ,3. Analizar y determinar la funcin lgica de salida
de los circuitos. Presentar el LAYOUT (manual) como
mnimo de DOS de ellos y corroborar su funcin lgica
mediante simulacin.
Medir el REA del layout y hallar la frecuencia MXIMA
de operacin.
FIGURA1:
Fig 1 Circuito y LAYOUT sugerido

Lgica de funcionamiento:
S

IN1

IN2

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

1
0
1
0
1
1
0
0

Por mtodo de kanrnaugth

Lo cual nos lleva a obtener la funcin:

F=1 x S + 2 x S
El layout obtenido es el siguiente:

Usando la herramienta MESURE DISTANCE, el rea de trabajo es: 45.625um

x 50.625um
La respuesta del circuito es la siguiente (STAR SIMULATION):

Se observa que cumple lo que nos exige el diseo:

El delay mximo es: 531ps entonces nuestra Fmax=1.883GHz

FIGURA2:

Analizando los puntos:

Funcin lgica:

F
F

Teniendo en cuanta las reglas , se tiene el siguiente LAYOUT:

Usando la
herramienta Measure distance, el rea de trabajo es: 14.375 X 7.750
La respuesta del circuito es la siguiente (STAR SIMULATION):

Se observa la existencia de un pulso antes de los 0.5ns debido

a la capacitancia parasita, por lo que no cumple con el anlisis.