UNIVERSIDADNACIONAL

MAYORDE SAN MARCOS

UNIVERSIDAD DEL PER, DECANA DE AMERICA

FACULTAD DE INGENIERA ELECTRNICA Y

ELCTRICA
MICROELECTRONICA
(PROYECTO FINAL DEL CURSO)

PARTE PRCTICA (PAPER DE APLICACIN):

DISEO DEL FLIP FLOP D DE ALTO RENDIMIENTO

EN VLSI USANDO TECNOLOGIA CMOS
PROFESOR:

Ing. Rubn Alarcn Matutti

ALUMNO:
- Apaza Huaricacha, Nelson
- Bernabel Susanbar, Christian

CDIGO:
10190016
10190056

CIUDAD UNIVERSITARIA, 22 DE JUNIO DEL 2015

DISEO DEL FLIP FLOP D DE ALTO RENDIMIENTO EN

VLSI USANDO TECNOLOGIA CMOS
Este informe trata de ahondar en un anlisis intensivo de las mltiples arquitecturas que
puede implementarse internamente dentro de un Flip Flop tipo D, el cual debe ser capaz
de funcionar a determinadas formas de trabajo que veremos ms adelante en donde

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analizaremos la ventajas de cada topologa en cuanto a Potencia de Disipacin, retardo,

tamao del chip y la cantidad de transistores necesarios para su implementacin.
OBJETIVOS
OBJETIVOS GENERALES
Hacer una descripcin clara y concisa de las distintas topologas existentes actualmente
en el diseo interno de la unidad bsica de muchas memorias semiconductoras conocida
como flip flop tipo D.
OBJETIVOS ESPECFICOS
La forma en que las arquitecturas SET, DET, C2CMOS y TSPC pueden hacer variar
mucho la versatilidad del dispositivo en cuanto a velocidad, tamao o ahorro de energa.
MARCO TERICO
Actualmente como sabemos se estn aumentando radicalmente la escala de integracin
por ende se debe tener cuidado en el diseo fsico de cada parmetro del modelo del flip
flop D, por ende se estudia las 4 grandes topologas predominantes en cualquier
aplicacin en el diseo de un sistema digital mucho mayor, estas son:

Arquitectura SET (Disparo simple por flanco)

Arquitectura DET (Disparo doble por flanco)
Arquitectura TSPC (Disparo Simple por fase de Reloj en nivel alto)
Arquitectura C2CMOS (Disparo por deteccin de reloj)

Single Edge-Triggered (SET)

Bsicamente lo que hace esta topologa es disparar segn el flanco de bajada del reloj a
decir verdad, esta topologa es la ms antigua pero a pesar de todo es de bajo consumo
de potencia, pero posee crticos retardos para aplicaciones a alta velocidad.
En la figura de abajo se observa la estructura a nivel de transistores, en donde el maestro
y el esclavo operan segn llegue la seal de reloj, de manera cuando el reloj vale 1
entonces el maestro se actualiza al valor de D y el esclavo transmite el valor anterior de
D a Q, cuando baja el reloj a cero (flanco de bajada) el maestro se convierte en una
celda de memoria y el esclavo se actualiza.

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Double Edge-Triggered (DET)

Esta red para poder analizarlo mejor debemos abstraernos en el diseo a nivel de
compuertas, esta topologa posee dos rutas de datos una superior y otra inferior ambas
trabajan de manera antagnica.
La ruta de datos superior consta de un flip flop SET implementado con transistores
PMOS que funciona en el flanco negativo mientras que la ruta de datos inferior es
bsicamente lo mismo solo que implementado con transistores NMOS que funciona en
el flanco positivo. Para poder darle estabilidad al sistema se usa inversores que harn
conmutar la salida de manera adecuada.

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True Single-Phase-Clock (TSPC)

Aqu se realiza una innovacin con respecta a las anteriores dos topologas ya que aqu
lo que se hace es bsicamente usar la seal phi (tpica en la lgica dinmica) con el
reloj, lo interesante es que este no requiere de la seal phi negada por ningn lado, para
ello usa la lgica complementaria convencional esttica en sus redes NMOS y PMOS.
Pero aplicando los pulsos de reloj en cada etapa ya que para implementarlo se usan dos
bloques funcionales en cascada, primero el de lgica N y luego el de lgica P y
finalmente se impulsa las entradas a la salida con el reloj de manera ingeniosa.

Clocked CMOS (C2CMOS)

En este caso como en el anterior lo que hacemos es unir la seal de reloj con la seal de
carga y evaluacin denotada con la letra phi, de manera que cuando vale 1, la salida
viene determinada por el valor de la entrada DATA, el cual ser recepcionado por las
redes complementarias estticas convencionales NMOS y PMOS, esto se hace dos
veces para impedir que se invierta obviamente el dato recibido en la salida.

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MARCO METODOLOGICO
Para poder hacer analizar detalladamente los diseos ya expuestos tericamente es
requerirle hacer el diagrama esquemtico en el Dsch, luego mediante los archivos
Verilog pasamos al Microwind para finalmente simular las formas de onda de cada
diseo en si, veamos cmo se hizo:

SINGLE EDGE-TRIGGERED FLIP-FLOP (SET)

En DSCH:

En MICROWIND:

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SIMULACIN:

DOUBLE EDGE-TRIGGERED FLIP-FLOP (DET)

En DSCH:

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En MICROWIND:

SIMULACIN:

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TRUE SINGLE PHASE CLOCK FLIP FLOP (TSPC)

En DSCH:

En MICROWIND:

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SIMULACIN:

CLOCK 2 CMOS FLIP FLOP (C2CMOS)

En DSCH:

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En MICROWIND:

SIMULACIN:

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Cuadro Comparativo Final

Arquitectura
Tecnologa
Valor de la Fuente
Potencia de Disipacin(mW)
Retardo (ps)
rea (m ^2)
Numero de Transistores

SET

DET
TSPC
C2CMOS
CMOS ST 0.25m 6 Metal
2.50 V
0.166
0.304
0.232
0.087
168
173
157
84
94757
70500
84843.75
63325
14
16
10
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MATERIALES Y EQUIPOS
Para poder haber realizado todos los diseos ya expuestos, y adems constatar lo
retardos presentes en cada uno de ellos, se debi hacer uso de determinadas
herramientas de software, que detallaremos a continuacin:
Dsch2, fue bastante til pero es recomendable para proyectos ms complejos

usar la versin 3, especialmente para aquellas aplicaciones que sean de ndole

analgica.
Microwind2, de manera similar fue muy til y ms que suficiente para poder
analizar los diseos pero para mayor complejidad se recomienda la versin 3.

PRODUCTOS ESPERADOS
La actual aceleracin de la electrnica posee en sus bases la implementacin de
determinadas arquitecturas en los elementos ms bsicos en este caso los flip flops,
como ya hemos analizado todos ellos poseen determinados campos en los que
predominan por una de sus virtudes como la velocidad o bajo consumo.
La topologa TSPC se aplica mayormente para la implementacin de algoritmos muy
rpidos, los cuales suelen ser los de carcter netamente matemtico, por ejemplo para
poder generar secuencias seudo aleatorias que no es ms que un Registro de
Desplazamiento con ciertas realimentaciones (LFSR), es mediante intrincados
algoritmos matemticos se necesitan hacer uso de polinomios que deben sumarse,
restarse, multiplicarse o dividirse entre ellos.
Es entonces que ser necesario que sea rpida la ejecucin de cada coeficiente
algebraicamente operado, la velocidad es crucial para operar polinomios de gran grado,
eso se implementa usando flip flops que son TSPC internamente, as:

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Imagen que sacamos del libro de referencia principal del curso. Cabe resaltar que es
usado todo este proceso en las comunicaciones mviles CDMA que son propias de la
navegacin por internet a velocidad 3G.
Gracias al desarrollo de las 4 arquitecturas bsicas y analizadas se dio origen a otras
mucho ms complejas que no detallaremos aqu porque sera de enorme complejidad
proceder a describir a cada uno de estas topologas per veamos esquemticamente de
que se trata:
Topologa SEDNIFF

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Topologa DETFF

Otras topologas modernas

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Muchas de ellas fueron desarrolladas recientemente o hace muy pocos aos para poder
adaptarse al constante aumento de la escala de integracin que est bordeando los 32nm
hasta los 22nm, lo impresionante es que arquitecturas tan bsicas como la C2CMOS an
son tiles hasta los 22nm, ya que en la bibliografa se incluye un paper e investigadores
en la India que hallaron aun efectividad en su diseo aun en tremendas escalas de
integracin a pesar de que fue diseado para 0.125um.

BIBLIOGRAFA
Diseo de Circuitos y Sistemas Integrados Antonio Rubio.
Sistemas Electrnicos Digitales Enrique Mandado Prez, Yago Mandado
Rodrguez, 9na Edicin.
Performance of Flip Flop using 22nm CMOS Technology K. Rajasri, A.
Bharathi, M. Manikandan IFET College of Engineering, Villupuram, India.
Low Power Dual Edge, Triggered Static D Flip Flop Anurag, Gurmohan
Singh, V. Sulochana Centre for Development of Advanced Computing,
Mohali, India.
Latches and Flip Flops Dr. Paul D. Franzon NC State University.

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