Exposicin de PLC

La comunicacin sigue un esquema maestro-esclavo, en la cual el maestro interroga a las

estaciones envindoles mensajes (telegramas), de 14 bits y el esclavo responde con un
mensaje de 7 bits. El maestro en primer lugar realiza una llamada a todos y cada uno de
los esclavos tipo "A" o nicos en donde copia el estado de sus entradas y les fuerza las
salidas al estado indicado por el programa en cada momento, desde el esclavo 1 o 1A
hasta el esclavo 31 o 31A uno tras otro y en ese orden. Al finalizar, se comienza con los
esclavos tipo B.
Diapositiva 1 : La duracin de cada ciclo pregunta respuesta es de 150 s. En cada ciclo
de comunicacin se deben verificar todos los esclavos, aadiendo dos ciclos extras para
operaciones de administracin del bus (deteccin de fallos). El resultado es un tiempo de
ciclo mximo de-5ms
Imagen 1 : AS-Interface , (AS -i ) de la interfaz de sensor del actuador no es un bus de
campo universal para todas las reas de automatizacin, sino ms bien un sistema
econmicamente razonable para el nivel de campo inferior . El AS-Interface est
optimizado para la red de sensores y actuadores binarios al nivel de control ms alto.
El AS-Interface , que es ms una forma inteligente de cableado que un verdadero bus de
campo, no puede ni tiene la intencin de sustituir a las redes complejas . Pero en el nivel
inferior de la comunicacin industrial , el sensor / actuador de nivel , el sistema destaca
por sus soluciones simples y rentables . Robustos componentes rentables AS -Interface
son especialmente adecuados para su uso en entornos industriales adversos . Productos
AS-i estn certificados por la organizacin AS- Internacional de usuario que garantiza la
compatibilidad en todo el mundo .

En ella se observa que el procesador subordinado responde al principal despus de una

pausa que dura, como mnimo, tres intervalos de bit. Cuando el procesador principal se
encuentra en la etapa de funcionamiento cclico normal el procesador subordinado puede
transmitir la respuesta despus de dicho intervalo. En las otras dos fases necesita una
pausa de un mximo de cinco intervalos de bit para la transmisin. El lmite de diez
intervalos ha sido fijado para poder emplear elementos repetidores AS-i, cuyo sistema
electrnico puede ralentizar el tiempo de transmisin de dichas seales. En todos los
casos, si el principal no recibe la respuesta despus de 10 intervalos de bit, considera que
el subordinado no responde e inicia la siguiente transaccin.
La unidad de tiempo para el envo de un bit de informacin es de seis microsegundos. Por
lo tanto, el tiempo de transaccin con un subordinado del sistema es, tpicamente, de 156
microsegundos.
Todos los mensajes enviados por el equipo principal tienen una longitud fija de 14 bits
(Figura A2.9b) y constan de los siguientes elementos:

 1 bit ST (abreviatura de Start bit) de inicio de mensaje que corresponde al nivel lgico
0.
1 bit CB (acrnimo de Control Bit) de control, que permite diferenciar entre los mensajes
de intercambio de parmetros, datos o direcciones (0) y los mensajes de envo de
rdenes (1).
5 bits A0 a A4 de direccionamiento (Address bits, mediante los que se determina la
direccin del subordinado al que va dirigido el mensaje.
5 bits 10 a 14 de informacin (information bits) que, en funcin del bit de control,
contienen la informacin que ha de recibir o la orden que ha de ejecutar el subordinado.
1 bit PB (acrnimo de Parity Bit) de paridad, que el procesador principal actualiza
adecuadamente para que el mensaje sea de paridad par (nmero par de 1 en el
mensaje sin tener en cuenta el bit EB de fin de mensaje). 0111001 El bit de paridad ser
un "0" si el nmero total de 'unos' a transmitir es "par"
1 bit EB (acrnimo de End Bit) de fin de mensaje, que corresponde al nivel lgico 1.
Por otra parte, los mensajes de respuesta de los subordinados tienen una longitud
fija de 7 bits
(Figura A2.9b) y constan de los siguientes elementos:
1 bit ST (abreviatura de Start bit) de inicio del mensaje que corresponde al nivel lgico
0.
4 bits 10 a 13 de informacin (Information bits) que contienen la respuesta del
procesador subordinado al mensaje recibido.
1 bit PB (acrnimo de Parity Bit) de paridad, que el procesador subordinado actualiza
adecuadamente para que el mensaje sea de paridad par (nmero par de 1 en el
mensaje sin tener en cuenta el bit EB de fin de mensaje).
1 bit EB (acrnimo de End Bit) de fin de mensaje, que corresponde al nivel lgico 1.
El procesador de comunicaciones principal de la red AS-i puede enviar a los
subordinados, mediante los mensajes descritos en el apartado anterior, nueve tipos de
rdenes distintas, dos de las cuales hacen referencia a la transmisin de datos y de
parmetros, otras dos se emplean para asignar y/o modificar direcciones de mdulos
subordinados y las cinco restantes se utilizan para su identificacin. A continuacin se
describe, de forma resumida, cada una de ellas.
Orden de intercambio de datos
La orden de intercambio de datos (Data Exchange) porque es la que realiza el intercambio
de datos de entrada/salida entre el procesador principal y los subordinados.
Para que un determinado procesador subordinado (seleccionado mediante los 5 bits de
direccionamiento A0 a A4) ejecute esta orden, el procesador principal enva un 0 como
valor lgico tanto del bit CB como del bit de informacin 14 del mensaje e indica, mediante
los 4 bits de informacin restantes (10 a 13), el estado en el que quiere que se pongan
sus salidas binarias (4 como mximo). Esta orden no se ejecuta si la direccin del
subordinado es la 0. La respuesta del subordinado en este caso incluye, en los 4 bits de
informacin (10 a 13), el estado de las entradas binarias disponibles en l (como mximo
4).
Orden de escritura de los parmetros

La orden de escritura de los parmetros (Write Parameter) , se utiliza para asignar los
parmetros (4 bits) de cada procesador subordinado a fin de configurar sus caractersticas
de funcionamiento (por ejemplo, rango de medida, nivel de sensibilidad, valores del
retardo a la activacin, etc.). El valor del parmetro se transfiere al subordinado, y se
almacena en una memoria voltil. Por defecto, el valor del parmetro es F durante la
fase de inicializacin del dispositivo. Esta orden no se ejecuta si la direccin del
subordinado es la 0.
Para que un determinado procesador subordinado (seleccionado mediante los 5 bits de
direccionamiento A0 a A4) ejecute esta orden, el procesador principal enva un 0 como
valor lgico para el bit CB y un 1 para el bit de informacin 14 del mensaje e indica,
mediante los 4 bits de informacin restantes (10 a 13) el valor del parmetro de dicho
elemento. El valor del parmetro se transfiere al subordinado, y se almacena en una
memoria voltil. Por defecto, el valor del parmetro es F durante la fase de inicializacin
del dispositivo. Esta orden no se ejecuta si la direccin del subordinado es la 0. La
respuesta del subordinado incluye, en este caso, en los 4 bits de informacin (10 a 13), el
valor de los cuatro bits del parmetro recibido.
Orden de asignacin de direccin
La orden de asignacin de direccin (Assign Address) se utiliza para que el procesador
principal asigne a un procesador subordinado (posee 0 asignada de fabrica) la direccin
que le corresponde. La nueva direccin es vlida a partir del momento en el que el
subordinado acusa recibo de la orden.
El procesador subordinado AS-i almacena esta informacin en una memoria no voltil
(generalmente una E2PROM) . La ejecucin de esta orden dura un tiempo mximo de 15
milisegundos y se lleva a cabo durante la fase de inclusin de subordinados
Para que un procesador subordinado ejecute esta orden, el procesador principal
especifica la direccin 0 en los bits de direccionamiento A0 a A4, enva un 0 como valor
lgico del bit CB e indica, mediante los 5 bits de informacin restantes (10 a 14), la
direccin que desea asignarle. La respuesta del procesador subordinado incluye en los 4
bits de informacin (10 a 13), el valor 0110=6hex como seal de acuse de recibo.
Orden de inicializacin
La orden de inicializacin (Reset) se utiliza para colocar los procesadores subordinados
en su estado inicial (Software reset). Su ejecucin dura, como mximo, 2 milisegundos.
Para que un determinado procesador subordinado (seleccionado mediante los 5 bits de
direccionamiento AO a A4) ejecute esta orden, el procesador principal enva un 1 como
valor lgico del bit CB y del 14 y la combinacin 1100= C hex en los 4 bits de informacin
restantes (10 a 13).
La respuesta del procesador subordinado incluye en los 4 bits de informacin (10 a 13), el
valor 0110=6hex como seal de acuse de recibo.
Orden de supresin de direccin
La orden de supresin de direccin (Delete Address) se utiliza para borrar la direccin de
un subordinado y asignarle la direccin 0. Esta nueva direccin pasa a ser la direccin
asignada al mdulo, y queda almacenada en la memoria voltil del procesador
subordinado. Para modificar la direccin de un procesador subordinado es necesario
utilizar previamente la orden de supresin de direccin, para despus asignar la

nueva direccin mediante la orden de asignacin de direccin. Si la orden de inicializacin

se ejecuta posteriormente a la orden de supresin de direccin, el mdulo recupera su
antigua direccin de la E2PROM. (Electrically Erasable Programmable Read-Only
Memory (ROM programable y borrable elctricamente))
Para que un determinado
procesador subordinado (seleccionado mediante los 5 bits de direccionamiento A0 a A4)
ejecute esta orden, el procesador principal enva un 1 como valor lgico del bit CB y la
combinacin 00000 = 0hex en los 5 bits (10 a 14) de informacin del mensaje. La
respuesta del procesador subordinado incluye en los 4 bits de informacin (10 a 13), el
valor 0110=6hex como seal de acuse de recibo.
Orden de lectura de la configuracin de E/S
Mediante la orden de lectura de la configuracin de Entrada/Salida (Read I/O
Configuration), el procesador principal lee la configuracin de entrada/salida (I/O
code) del mdulo subordinado seleccionado mediante los bits de direccionamiento
A0 a A4. Para que el procesador subordinado seleccionado ejecute esta orden, el
procesador principal enva un 1 como valor lgico del bit CB y del bit 14 y la
combinacin 0000=0hex en los 4 bits restantes (10 a 13) de informacin del
mensaje. La respuesta del subordinado incluye, en este caso, en los 4 bits de informacin
(10 a 13), el valor de la configuracin de entrada/salida (I/O Code) asignada por el
fabricante.
Orden de lectura del cdigo de identificacin
Mediante la orden de lectura del cdigo de identificacin (Read ID code) , el procesador
principal lee el cdigo de identificacin (ID Code) del mdulo subordinado seleccionado
mediante los bits de direccionamiento A0 a A4. Para que el procesador subordinado
seleccionado ejecute esta orden, el procesador principal enva un 1 como valor lgico
del bit CB y del bit 14 y la combinacin 0001=1hex en los 4 bits restantes (10 a 13) de
informacin del mensaje. La respuesta del subordinado incluye, en este caso, en los 4 bits
de informacin (10 a 13), el valor del cdigo de identificacin (ID Code) asignado por el
fabricante.
Orden de lectura de estado
Mediante la orden de lectura del estado (Read Status) , el procesador principal recibe
informacin relativa a su estado general tras la ejecucin de una orden de asignacin de
direccin. Mediante esta orden, el procesador principal solicita al subordinado
seleccionado 4 bits de informacin acerca de su estado general. En concreto, mediante
dichos bits se indica si se ha grabado correctamente la direccin al ejecutar una orden de
asignacin de direccin o se han producido errores (paridad, fin de trama de la
comunicacin, fallo de lectura de la memoria E 2PROM al ejecutar una orden de
inicializacin, etc.).
Para que un determinado procesador subordinado seleccionado ejecute esta orden, el
procesador principal enva un 1 lgico como valor del bit CB y del bit 14 de informacin y
la combinacin binaria 1110=Ehex en los 4 bits restantes (10 a 13) de informacin del
mensaje. La respuesta del procesador subordinado incluye, en este caso, en los 4 bits de
informacin (10 a 13), el valor de los 4 bits de estado indicados anteriormente.
Orden de lectura y puesta a cero de los bits de estado
Mediante la orden de lectura y puesta a cero del estado (Read and Reset Status), el
procesador principal pone a cero los 4 bits de estado del procesador subordinado
seleccionado.

Para que un determinado procesador subordinado seleccionado ejecute esta orden, el

procesador principal enva un 1 como valor del bit CB y del bit 14 de informacin y la
combinacin binaria 1111=Fhex en los 4 bits restantes (10 a 13) de informacin del
mensaje. La respuesta del procesador subordinado incluye, en este caso, en los 4 bits de
informacin (10 a 13), el valor de los 4 bits de estado antes de que se ejecute su puesta a
cero.

Se puede observar en las solicitudes la presencia de un select bit. Este bit toma el lugar
de un bit anteriormente utilizado para el intercambio de datos comunes. Al agregar un
nuevo bit es posible el direccionamiento del doble de esclavos iniciales: 62. Adems de
tener una direccin entre 0 y 31 los esclavos tambin tienen una de tipo: A o B, que es
definido por el bit de seleccin (select bit).
A travs de este requerimiento el maestro recibe
como respuesta la configuracin de entradas y
salidas (IO configuracin) de un esclavo.
Adems se identifica el cdigo de ID del esclavo
(ID code) con la configuracin de IO solamente
en un tipo de esclavo. La configuracin de IO se
refiere al comportamiento de los puertos de
datos de la interfaz 1 del esclavo.
En esta definicin, IN significa una entrada de
proceso, OUT una salida, IO un comportamiento
bidireccional del puerto y TRI indica una salida
de alta impedancia sin funcin.