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7CM7
Medina Ballesteros Salvador.
INTRODUCCIN
Control De Errores
Un circuito de comunicacin de datos puede ser tan corto como de algunos metros, o tan
largo como varios miles de millas, y el medio de transmisin puede ser tan sencillo como
un trozo de alambre, o tan complicado como una microonda, un satlite o un sistema de
fibra ptica. En consecuencia, por las caractersticas no ideales de transmisin que hay
en cualquier sistema de comunicaciones, es inevitable que haya errores y que sea
PROPSITO
Conocer las diferentes tcnicas que implican la deteccin y correccin de errores, de la
transferencia de datos que fueron recibidos, a travs de un sistema de comunicacin.
DESARROLLO
Deteccin De Errores
La deteccin de errores no es ms que el proceso de vigilar los datos recibidos y
determinar cundo ha habido un error de transmisin. Las tcnicas de deteccin de
errores no identifican cul o cules bits estn equivocados: slo indican que hubo un
error. El objetivo de la deteccin de errores no es evitar que ocurran errores, sino evitar
que haya errores sin detectar. La forma en que un sistema reacciona a los errores de
transmisin depende del sistema y vara mucho. Las tcnicas ms comunes para los
circuitos de comunicacin de datos son redundancia, ecoplex, codificacin de cuenta
exacta, paridad, suma de comprobacin, comprobacin de redundancia vertical y
horizontal y comprobacin de redundancia cclica.
Redundancia.
La redundancia implica la transmisin de un carcter dos veces. Si no se recibe el mismo
carcter dos veces seguidas. Se ha presentado un error de transmisin. Se puede usar el
mismo concepto para los mensajes. Si no se recibe la misma sucesin de caracteres dos
veces seguidas, exactamente en el mismo orden, ha sucedido un error de transmisin.
Ecoplex
Es un esquema relativamente sencillo de deteccin de errores, que se usa en forma casi
exclusiva en sistemas de comunicacin de datos en los que operadores humanos
capturan datos en forma manual con un teclado. Para el ecoplex se requiere operacin
dplex, consecuencia, si slo se cuenta la cantidad de unos recibida en cada carcter se
puede determinar si ha ocurrido un error.
Paridad
Es probable que la paridad sea el esquema ms sencillo de deteccin de errores que se
usa en sistemas de comunicacin de datos, y se usa junto con comprobacin de
redundancia, tanto vertical como horizontal. En la paridad se aade un solo bit (llamado
bit de paridad) a cada carcter, para obligar a que la cantidad total de unos en el carcter,
incluyendo el bit de paridad, sea un nmero impar (paridad impar) o bien un nmero par
(paridad par). Por ejemplo, el cdigo ASCII de la letra C es hexadecimal 43, o P1000011
binario, y la P representa al bit de paridad. Si se usa paridad impar, el bit P se iguala a 0,
para mantener la cantidad total de unos en 3, que es un nmero impar. Si se usa paridad
par, el bit P se iguala a 1, y la cantidad total de unos es 4, un nmero par.
Si se examina con ms detalle la paridad, se ver que el bit de paridad es independiente
de la cantidad de ceros en el cdigo, y no lo afectan los pares de unos. Para la letra C, si
se quieren todos los bits 0, el cdigo es P1---11. Para la paridad impar, el bit P sigue
siendo un 0, y para la paridad par sigue siendo 1. Si se excluyen tambin pares de unos,
el cdigo puede ser P1---, P---1, o P---1--. De nuevo, para la paridad impar el bit P es un 0
y para la paridad impar el bit P es un 1.
La definicin de paridad es equivalencia o igualdad. Una compuerta lgica que determine
cundo todas sus entradas son iguales es la XOR (operacin lgica o incluyente, equis
o). Con una compuerta XOR, si todas las entradas son iguales (todas 0 todas 1), la salida
es 0. Sino son iguales todas las entradas, la salida es 1. La fig. 13-5 muestra dos circuitos
que se usan mucho para generar un bit de paridad. En esencia, ambos circuitos pasan
por un proceso de comparacin que elimina los ceros y pares de unos. EI circuito de la fig.
13-5a usa comparacin compuesta (serial o en serie), mientras que el de la fig. 13-5b usa
comparacin compuesta (paralelo). En la paridad secuencial, el generador b0 se compara
XOR con b1, el resultado se compara XOR con b2, y as sucesivamente. El resultado de
la ltima operacin XOR se compara con un bit de polarizacin. Si se desea paridad par,
el bit de polarizacin se iguala con 0 lgico. Si se desea paridad impar, el bit de
polarizacin se hace 1 lgico. La salida del circuito es el bit de paridad, que se agrega a
los caracteres codificados. En el generador de bit de paridad, las comparaciones se hacen
en capas o niveles. Los pares de bits (b0 y b1, b2 y b1, etc., se comparan XOR. Los
resultados de las compuertas XOR de primer nivel se comparan XOR entre s. El proceso
contina hasta que queda slo un bit, que se compara XOR con el bit de polarizacin.
Nuevamente, si se desea paridad par, el bit de polarizacin se hace 0 lgico, y si se desea
paridad impar, el bit de polarizacin se hace igual a 1 lgico.
Los circuitos de la fig. 13-5 tambin se pueden usar en el comprobador de paridad del
receptor. Un comprobador de paridad usa el mismo procedimiento que un generador de
paridad, pero la condicin lgica de la comparacin final es la que se usa si ha sucedido
una violacin de la paridad; por ejemplo, en la paridad impar un 1 indica error y un 0
indica sin error, en la paridad par un 1 indica error y un 0 indica sin error.
La ventaja principal de la paridad es su sencillez. La desventaja es que cuando se reciben
varios bits equivocados, podra no detectarlos el comprobador de paridad; es decir, si
cambian las condiciones lgicas de dos bits, la paridad queda igual. En consecuencia, la
paridad, dentro de un tiempo prolongado, slo detectar el 50% de los errores de
transmisin; para esto se supone que hay probabilidades iguales de que haya cantidades
pares o impares de bits equivocados.
Suma de comprobacin.
La suma de comprobacin es una forma muy sencilla de deteccin de error. Una suma de
comprobacin no es ms que el byte menos significativo de la suma aritmtica de los
datos binarios que se transmiten. Mientras se transmiten los datos, cada carcter se suma
con la suma acumulada de los que se transmitieron antes. Cuando se llega al final de
mensaje, el sumador ha acumulado la suma de todos los caracteres que hay en el
mensaje que se acaba de mandar. El byte menos significativo de esta suma se agrega al
final del mensaje, y se transmite. La terminal receptora hace de nuevo la operacin de
suma u determina su propia suma y su propio carcter de suma de comprobacin. El byte
menos significativo de la suma del receptor se compara con la suma de comprobacin del
final del mensaje. Si son iguales, es muy probable que no haya habido error de
transmisin. Si son distintas es seguro que se present un error. Cuando se detecta un
error se pide una retransmisin de todo el mensaje.
Comprobacin de redundancia vertical y horizontal.
La comprobacin de redundancia vertical (VRC, de vertical redundancy checking) es un
esquema de deteccin de errores que usa la paridad para determinar si ha sucedido un
error de transmisin, dentro de un carcter. En consecuencia. La VRC a veces se llama
paridad de caracteres. En la VRC cada carcter tiene agregado un bit de paridad, antes
de la trasmisin. Se pueden usar paridad par o impar. El ejemplo que se ve en el tema
''paridad'' para el carcter 'C' en ASCII es un ejemplo de cmo se usa la comprobacin de
redundancia vertical.
La comprobacin de redundancia horizontal o longitudinal (HRC, de horizontal
redundancy checking) o (LRC, de longitudinal redundancy checking) es un esquema de
deteccin de errores que usa la paridad para determinar si se ha presentado un error de
2n m+n+1
En donde:
Ejemplo:
Para la cadena de 12 bits de datos 101100010010, calcular la cantidad de bits de
Hamming necesarios, incrustar en forma arbitraria esos bits en la cadena de datos,
determinar la condicin de cada bit de Hamming, suponer un error arbitrario de
transmisin de slo un bit, y demostrar que el cdigo Hamming detecta el error.
Segn la ecuacin de Hamming:
n
2 m+n+1
Para n = 4,
Como
nmero 5.
Para n = 5,
Como
32 17
satisfacer el criterio de la ecuacin. As, la corriente de datos estar formada por un total
de 12 + 5 = 17 bits. Y se colocan de forma arbitraria los 5 bits de Hamming.
17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1
H
1
0
1
H
1
0
0 H H 0 1 0 H
Para determinar la condicin lgica de los bits de Hamming, se expresan todas las
posiciones de bit que contienen un uso como nmero binario de cinco bits, y se combinan
entre s con XOR.
Posicin de bit
Nmero binario
00010
6
XOR
00110
00100
12
XOR
01100
01000
14
XOR
16
XOR
01110
00110
10000
10110 = Cdigo de Hamming
b17 = 1, b13 = 0, b9 = 1, b8 = 1, b4 = 0
La corriente de datos codificada en 17 bits se transforma en:
H
1
H
0
H H
1 0 1
0 0
H
0
1 0
0 0
En el receptor, para determinar la posicin del bit errneo, se extraen los bits de
Hamming y se comparan XOR con el cdigo binario para cada posicin de bit que
contiene un 1.
Posicin de bit
Nmero binario
Cdigo de Hamming
10110
2
XOR
00010
10100
6
XOR
00110
10010
12
XOR
01100
11110
16
XOR
10000
01110 = 14 binario
Esto indica que se recibi errneo el bit 14 y para corregirlo slo se complementa ese bit.
El cdigo Hamming aqu descrito slo detectar errores de un solo bit. No se puede usar
para identificar errores de varios bits, ni errores en los mismo bits de Hamming. El cdigo
Hamming, as como todos los cdigos FEC (correccin directa de errores), requiere que
se agreguen bits a los datos y, en consecuencia, se alargue el mensaje transmitido. El
objetivo de los cdigos FEC es reducir o eliminar el tiempo desperdiciado en
retransmisiones. Sin embargo, la adicin de los bits FEC a cada mensaje desperdicia el
mismo tiempo de transmisin. Es obvio que se debe hacer un balance entre los cdigos
ARQ y FEC, y las necesidades del sistema, para determinar cul mtodo se adapta
mejora determinado sistema. El FEC se usa con frecuencia para transmisiones simplex a
muchos receptores, cuando son imprcticos los reconocimientos.
OBSERVACIONES
CONCLUISIONES
BIBLIOGRAFA