LABORATORIO DE CIRCUITOS DIGITALES 2

INFORME PREVIO N 2 CIRCUITOS LATCH Y FLIP FLOP

1. Indique las diferencias entre Latches y Flip flops.
Los dos tipos de memoria comnmente utilizados en los circuitos de
conmutacin son los latches y los flip-flops.

Un latch es un elemento de memoria cuyas seales de entrada

de excitacin controlan el estado del dispositivo.
Un flip-flop difiere de un latch por el hecho de que tiene una
seal de control llamada reloj. La seal de reloj emite una
instruccin al flip-flop permitindole cambiar de estado de
acuerdo con las seales de entrada de excitacin. En los latches
y los flip-flops, el siguiente estado queda determinado por las
entradas de excitacin. Los latches a diferencia de los Flip-Flops
no necesitan una seal de reloj para su funcionamiento.
Un latch cambia de estado de inmediato, segn sus seales de
excitacin de entrada, mientras que un flip-flop espera la seal
de su reloj antes de cambiar de estado.

Los flip-flops se implementan con puertas lgicas y son los bloques

bsicos de construccin de contadores, registros y otros circuitos
de control secuencial.
Los latches son similares a los flip-flops, ya que son tambin
dispositivos de dos estados que pueden permanecer en cualquiera
de sus estados gracias a su capacidad de realimentacin, lo que
consiste en conectar cada una de las salidas a la entrada opuesta.
El flip-flop es un circuito lgico biestable, es decir posee dos
estados estables, denominados SET (1 o activacin) y RESET (0 o
desactivacin), en los cuales se puede mantener indefinidamente,
lo que permite el almacenamiento de un bit. Mientras que con los
latch los estados solo se pueden mantener por un tiempo
determinado.
Los circuitos latch se utilizan principalmente en situaciones en las
que los datos se capturan desde lneas de seal y se guardan. El
latch SR simple captura pulsos aleatorios en sus entradas S y R,
pues cada pulso establece o reestablece el estado del latch. Los
latches SR y D con compuertas cambian de estado solo durante los
instantes en que est habilitado el latch. Por tanto los latches se
utilizan para capturar datos que llegan y se estabilizan antes del
final de un pulso de activacin.
Los flip-flops se utilizan principalmente para diseos de circuitos
secuenciales en donde todos los cambios de estado deben

sincronizarse con las transiciones de una seal de reloj. La mayor

parte de estos circuitos utilizan flip-flops JK o D, segn cul de ellos
necesite el menor nmero de compuertas para obtener las
entradas de excitacin para el diseo dado. Los flip-flop SR se
utilizan poco, ya que los flip-flops JK proporcionan los mismos
modos de operacin y aaden el modo de alternancia, lo que
elimina el problema de evitar la condicin S = R = 1. Los flip-flops T
se utilizan principalmente en el diseo de contadores.
2. Explicar la diferencia entre circuitos con entradas sncronas y con
entradas asncronas.
Bueno los circuitos que presentan entradas sncronas son
catalogadas como circuitos sncronos y los que presentan entradas
asncronas son circuitos asncronos. Normalmente estos circuitos
son los secuenciales, ya que es cada uno trabaja en estado
diferente dependiendo de la situacin o caso. Por lo tanto las
diferencia que existen entre son:
Asncronos: pueden cambiar de estado en cualquier instante de
tiempo en funcin de cambios en las seales de entrada. No
dependen de ninguna seal de reloj. Slo tienen entradas de
control.
Sncronos: slo pueden cambiar de estado en determinados
instantes de tiempo, es decir, estn sincronizados con una seal
de reloj (Clk). El sistema slo hace caso de las entradas en los
instantes de sincronismo. Dependen de un reloj, adems de las
entradas de control posee una entrada de sincronismo o de reloj.
Si las entradas de control dependen de la de sincronismo se
denominan sncronas y en caso contrario asncronas. Por lo general,
las entradas de control asncronas prevalecen sobre las sncronas.

3. Explique el funcionamiento del flip-flop RS sncrono implementado

con puertas NAND?
Cmo deben ser los pulsos de reloj? Muestre con una tabla de
verdad.
Qu sucede con las salidas si, mientras el pulso de reloj Clk est en
1, se producen cambios en las entradas S y/o R?
Explique el caso cuando un biestable es activado con flancos de
pulsos de reloj.
Cul es la ecuacin caracterstica de un biestable R-S sncrono?

El flip-flop RS sncrono opera en conjuncin con un reloj, en otras

palabras opera sincronizadamente. Su smbolo lgico se muestra a
continuacin. Es igual a un flip-flop RS aadindole una entrada de
reloj.

En este caso es un flip flop con puertas NAND. Las puertas NAND 3 y
4 aaden la caracterstica de sincronismo al cerrojo RS. La tabla de la
verdad nos muestra la operacin del flip-flop RS sncrono. El modo de
mantenimiento se describe en la primera lnea de la tabla de la
verdad. Cuando un pulso de reloj llega a la entrada CLK (con 0 en las
entradas R y S), las salidas no cambian, permanecen igual que antes
de la llegada del pulso de reloj. Este modo tambin puede llamarse de
"inhabilitacin" del FF. La lnea 2 es el modo de reset. La salida normal
Q se borrar cuando un nivel ALTO active la entrada R y un pulso de
reloj active la entrada de reloj CLK. Si R=1 y S=0, el FF no se pone a 0
inmediatamente, esperar hasta que el pulso del reloj pase del nivel
BAJO al ALTO, y entonces se pone a 0. La lnea 3 de la tabla describe
el modo set del flip-flop. Un nivel ALTO activa la entrada S (con R=0 y
un pulso de reloj en el nivel ALTO), poniendo la salida Q a 1. La lnea 4

de la tabla de verdad es una combinacin "prohibida" todas las

entradas estn en 1, no se utiliza porque activa ambas salidas en el
nivel ALTO.
De la tabla de verdad se observa que los pulsos del reloj deben estar
en alto para poder ser activados porque si se encuentran en bajo solo
conservara el estado anterior en la salida
Como ejemplo mostraremos un diagrama de tiempo del flip-flop RS
sncrono. Las 3 lneas superiores representan las seales binarias de
reloj, set y reset. Una sola salida Q se muestra en la parte inferior.
Comenzando por la izquierda, llega el pulso de reloj 1, pero no tiene
efecto en Q porque las entradas R y S estn en el modo de
mantenimiento, por tanto, la salida Q permanece a 0. En el punto a
del diagrama del tiempo, la entrada de set se activa en el nivel ALTO.
Despus de cierto tiempo en el punto b, la salida se pone a 1. Mirar
que el flip-flop ha esperado a que el pulso 2 pase del nivel BAJO a
ALTO antes de activar la salida Q a 1. El pulso est presente cuando
las entradas R y S estn en modo de mantenimiento, y por lo tanto la
salida no cambia. En el punto C la entrada de reset se activa con un
nivel ALTO. Un instante posterior en el punto d la salida Q se borra o

se pone a 0, lo cual ocurre durante la transicin del nivel BAJO a ALTO

del pulso del reloj. En el punto e est activada la entrada de set, por
ello se pone a 1 la salida Q en el punto f del diagrama de tiempos. La
entrada S se desactiva y la R se activa antes del pulso 6, lo cual hace
que la salida Q vaya al nivel BAJO o a la condicin de reset. El pulso 7
muestra que la salida Q sigue a las entradas R Y S todo el tiempo que
el reloj est en ALTA. En el punto g del diagrama de tiempos, la
entrada de set (S) va a nivel ALTO y la salida Q alcanza tambin el
nivel ALTO. Despus la entrada S va a nivel BAJO. A continuacin en el
punto h, la entrada de reset (R) se activa por un nivel ALTO. Eso hace
que la salida Q vaya al estado de reset, o nivel BAJO. La entrada R
entonces vuelve al nivel BAJO, y finalmente el pulso de reloj finaliza
con la transicin del nivel ALTO al BAJO. Durante el pulso de reloj 7, la
salida estuvo en el nivel ALTO y despus en el BAJO. Observar que
entre los pulsos 5 y 6 ambas entradas R y S est a 1. La condicin de
ambas entradas R y S en el nivel ALTO, normalmente, se considera un
estado prohibido para el flip-flop. En este caso es aceptable que R y S
estn en el nivel ALTO, porque el pulso de reloj est en el nivel BAJO y
el flip-flop no est activado.

Para finalizar la ecuacin caracterstica de un biestable RS sncrono esta

dado segn la tabla de verdad y esta es:

Qn+1=Qn . R+ S .CLK +Q n .CLK

4. Explique el funcionamiento del flip-flop JK con seal de reloj. Muestre
la tabla de verdad. Cul es su ecuacin caracterstica?

Este flip-flop se denomina como "universal" ya que los dems tipos se

pueden construir a partir de l. En el smbolo anterior hay tres
entradas sncronas (J, K y CLK). Las entradas J y K son entradas de
datos, y la entrada de reloj transfiere el dato de las entradas a las
salidas.

A continuacin veremos la tabla de la verdad del flip-flop JK:

Observamos los modos de operacin en la parte izquierda y la tabla

de la verdad hacia la derecha. La lnea 1 muestra la condicin de
"mantenimiento", o inhabilitacin. La condicin de "reset" del flip-flop
se muestra en la lnea 2 de la tabla de verdad. Cuando J=0 y K=1 y
llega un pulso de reloj a la entrada CLK, el flip-flop cambia a 0(Q=0).
La lnea 3 muestra la condicin de "set" del flip-flop JK. Cuando J=1 y
K=0 y se presenta un pulso de reloj, la salida Q cambia a 1. La lnea 4
muestra una condicin muy difcil para el flip-flop JK que se denomina
de conmutacin.
Entonces siguiendo la relacin de la tabla de verdad se define como
ecuacin caracterstica del flip flop JK, de la siguiente forma:
Qn+1=CLK (J . Qn + K .Qn )
5. Explique para qu se utilizan las entradas de prefijacin asncronas
(Preset Clear) (Set Reset) en los flip-flops?
Los Flip-flops contenidos en los circuitos integrados a menudo
proveen unas entradas adicionales para fijar en el estado 1 o en el 0
al FF en cualquier momento de forma asncrona, sin importar las
condiciones presentes en las otras entradas. Esta entradas son
normalmente llamadas SET o PRESET (para fijar en 1) o CLEAR (para
fijar en 0).
Son tiles para colocar los flip-flops en un estado inicial, antes de
comenzar con su funcionamiento de forma sncrona, sin la necesidad
de utilizar un pulso de reloj. Por ejemplo, despus de encender un
sistema digital, el estado inicial de los flip-flop es indeterminado.
Activando la entrada de clear, se inicializan en cero, y luego se
comienza con el funcionamiento normal.

La figura muestra un flip-flop con las entradas adicionales

mencionadas. Para efecto de este curso y para simplificar los
diagramas, a menudo se obviar la inclusin de estas entradas
adicionales, si no son necesarias.
Estas entradas pueden actuar con un nivel ALTO (1) o con un nivel
BAJO (0).
En las tablas de especificaciones de los circuitos integrados se
incluyen tablas que indican en cada caso la forma de funcionamiento.
En el caso que se muestra, al aplicar un 0 en la entrada de clear el
flip-flop se fijar en 0.
Es decir de la figura se puede deducir que:
PRESET =CLEAR=1 , las entradas asncronas son inactivas y el FF es
libre de responder a las entradas J, K, CLK; en otras palabras, se
puede llevar a cabo la operacin sincronizada por reloj.
PRESET =0,CLEAR=1 , la entrada PRESET se activa y Q es puesta
inmediatamente a 1, sin importar que condiciones estn presentes en
las entradas J, K y CLK. La entrada CLK no puede afectar el FF mientas
PRESET =0
PRESET =1,CLEAR=0 ,

la

entrada

CLEAR

se

activa

inmediatamente se restablece a 0, independientemente de las

condiciones en las entradas J, K y CLK. La entrada CLK no tiene efecto
mientras CLEAR=0
PRESET =CLEAR=0 , esta condicin no se debe usar, ya que puede
dar como resultado una respuesra ambigua
En conclusin las entradas asncronas son catalogadas como entradas
de sobre control, que se pueden usar para sobre controlar todas las
otras entradas con el fin de colocar el flip flop en un estado u otro
6. Las siguientes formas de onda se aplican a las entradas J-K, entradas
asncronas y de reloj, como se muestra en la figura. Suponer que Q se
encuentra inicialmente en RESET. Dibujar la forma de onda de salida
en Q
7. Utilizando mapas de Karnaugh, obtenga las ecuaciones caractersticas
a partir de las tablas de verdad para los biestables D y T

Biestable D
El flip-flop D (datos) es una ligera modificacin del flip-flop SR. Un flipflop SR se convierte a un flip-flop D insertando un inversor entre S y R
y asignando el smbolo D a la entrada nica. La entrada D se muestra
durante la ocurrencia de una transicin de reloj de 0 a 1. Si D = 1, la
salida del flip-flop va al estado 1, pero si D = 0, la salida del flip-flop
va a el estado 0.

Entonces la ecuacin caracterstica, a partir de la tabla de verdad, se

observa claramente que la entrada es la misma que la salida, por eso:
Qt +1=D
Biestable T
El flip-flop T se obtiene del tipo JK cuando las entradas J y K se
conectan para proporcionar una entrada nica designada por T. El flipflop T, por lo tanto, tiene slo dos condiciones. Cuando T = 0 (J = K
= 0) una transicin de reloj no cambia el estado del flip-flop. Cuando
T = 1 (J = K = 1) una transicin de reloj complementa el estado del
flip-flop.

En este caso si observamos la tabla de verdad podemos apreciar que

si la entrada T es igual a 0 la salida es el mismo estado anterior al
que se encontraba, mientras que si T es igual a 1 la salida es el

estado anterior negado, es decir teniendo estas dos condiciones se da

como ecuacin caracterstica a:
Qt +1=T . Qt +T Q t
8. Muestre los smbolos de los flip-flops de acuerdo a la norma ANSI/IEEE
y a la norma IEC. Presentar los diagramas esquemticos de los C.I.
utilizados en esta prctica, as como sus tablas de verdad.

Smbolo IEC Circuito y de la ONU flip-flop SR sincronizado porcin

flanco descendente

El primer CI 7400 cuenta con 4 puertas NAND de dos entradas, A y B,

y una salida F

El
CI

7402 cuenta con 4 puertas NOR de dos entradas, A y B, y una salida X

El
CI

7404 comprende 6 puertas NOT es decir en la salida Q ser la inversa

de la entrada A

El CI 7408 cuenta con 4 puertas AND de dos entradas, A y B, y una

salida Q

El CI 7474 cuenta con dos flip flop D con entradas asncronas PRESET
Y CLEAR

El CI 7475 cuenta con cuatro flip flop D dos entradas, una en D y otra
para CLK

El CI 7476 y 74112 tienen presente flip flop JK con entradas

asncronas y solo se diferencian en la conexin de sus terminales

9. Tpicamente, las hojas de especificaciones de los fabricantes

especifican 4 tipos de retardos asociados con los flip flops. Nombrar
y describir cada uno de ellos.

Tiempo de establecimiento (setup ts): tiempo mnimo que el dato

debe estar estable antes del flanco activo del reloj
Tiempo de mantenimiento (hold th): tiempo mnimo que el dato
debe estar estable despus del flanco activo del reloj

Tiempo de propagacin (tpHL, tpLH)