Professional Documents
Culture Documents
R1, R2 = 1 k
R3, R4 = 10 k
1 Biestable RS
o
3 Biestable T (Toggle)
4 Biestable JK
o
6 Aplicacin
7 Secuenciacin y metaestabilidad
8 Referencias
9 Vase tambin
Biestable RS[editar]
Descripcin
Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras
la ltima operacin de borrado o grabado. En ningn caso deberan activarse ambas entradas
a la vez, ya que esto provoca que las salidas directa (Q) y negada (Q') queden con el mismo
valor: a bajo, si el flip-flop est construido con puertas NOR, o a alto, si est construido con
puertas NAND. El problema de que ambas salidas queden al mismo estado est en que al
desactivar ambas entradas no se podr determinar el estado en el que quedara la salida. Por
eso, en las tablas de verdad, la activacin de ambas entradas se contempla como caso no
deseado (N. D.).
Biestables RS con puertas NOR (a), NAND (c) y sus smbolos normalizados respectivos (b) y (d).
Q (NOR)
Q (NAND)
N. D.
N. D.
Q (NOR)
N. D.
X=no importa
Smbolos normalizados: Biestables D a) activo por nivel alto y b) activo por flanco de subida.
El flip-flop D resulta muy til cuando se necesita almacenar un nico bit de datos (1 o 0). Si se
aade un inversor a un flip-flop S-R obtenemos un flip-flop D bsico. El funcionamiento de un
dispositivo activado por el flanco negativo es, por supuesto, idntico, excepto que el disparo
tiene lugar en el flanco de bajada del impulso del reloj. Recuerde que Q sigue a D en cada
flanco del impulso de reloj.
Para ello, el dispositivo de almacenamiento temporal es de dos estados (alto y bajo), cuya
salida adquiere el valor de la entrada D cuando se activa la entrada de sincronismo, C. En
funcin del modo de activacin de dicha entrada de sincronismo, existen dos tipos:
Activo por nivel (alto o bajo), tambin denominado registro o cerrojo (latch en ingls).
y su tabla de verdad:
D
Qsiguiente
X=no importa
Esta bscula puede verse como una primitiva lnea de retardo o una retencin de orden cero
(zero order hold en ingls), ya que los datos que se introducen, se obtienen en la salida un
ciclo de reloj despus. Esta caracterstica es aprovechada para sintetizar funciones
de procesamiento digital de seales (DSP en ingls) mediante la transformada Z.
Ejemplo: 74LS74
Biestable T (Toggle)[editar]
y la tabla de verdad:
T
Qsiguiente
Biestable JK[editar]
Es verstil y es uno de los tipos de flip-flop ms usados. Su funcionamiento es idntico al del
flip-flop S-R en las condiciones SET, RESET y de permanencia de estado. La diferencia est
en que el flip-flop J-K no tiene condiciones no vlidas como ocurre en el S-R.
Este dispositivo de almacenamiento es temporal que se encuentra dos estados (alto y bajo),
cuyas entradas principales, J y K, a las que debe el nombre, permiten al ser activadas:
Si no se activa ninguna de las entradas, el biestable permanece en el estado que posea tras
la ltima operacin de borrado o grabado. A diferencia del biestable RS, en el caso de
activarse ambas entradas a la vez, la salida adquirir el estado contrario al que tena.
La ecuacin caracterstica del biestable JK que describe su comportamiento es:
Qsiguiente
X=no importa
Una forma ms compacta de la tabla de verdad es (Q representa el estado siguiente de la
salida en el prximo flanco de reloj y q el estado actual):
J
0
K
0
Q
q
El biestable se denomina as por Jack Kilby, el inventor de los circuitos integrados en 1958,
por lo cual se le concedi el Premio Nobel en fsica de 2000.
Smbolos normalizados: Biestables JK activo a) por flanco de subida y b) por flanco de bajada
Junto con las entradas J y K existe una entrada C de sincronismo o de reloj cuya misin es la
de permitir el cambio de estado del biestable cuando se produce un flanco de subida o de
bajada, segn sea su diseo. Su denominacin en ingls es J-K Flip-Flop Edge-Triggered. De
acuerdo con la tabla de verdad, cuando las entradas J y K estn a nivel lgico 1, a cada flanco
activo en la entrada de reloj, la salida del biestable cambia de estado. A este modo de
funcionamiento se le denomina modo de basculacin (toggle en ingls).
Ejemplo: 74LS73
Biestable JK Maestro-Esclavo[editar]
Smbolos normalizados: Biestable JK Maestro-Esclavo a) activo por nivel alto y b) activo por nivel bajo
Su funcionamiento es similar al JK activo por flanco: en el nivel alto (o bajo) se toman los
valores de las entradas J y K y en el flanco de bajada (o de subida) se refleja en la salida.
Otra forma de expresar la tabla de verdad del biestable JK es mediante la denominada tabla
de excitacin:
q
Al aplicar la tensin de alimentacin (Vcc), los dos transistores iniciaran la conduccin, ya que
sus bases reciben un potencial positivo, TR-1 a travs del divisor formado por R-3, R-4 y R-5 y
TR-2 a travs del formado por R-1, R-2 y R-6, pero como los transistores no sern
exactamente idnticos, por el propio proceso de fabricacin y el grado de impurezas del
material semiconductor, uno conducir antes o ms rpido que el otro.
Supongamos que es TR-1 el que conduce primero. El voltaje en su colector disminuir, debido
a la mayor cada de tensin en R-1, por lo que la tensin aplicada a la base de TR-2 a travs
del divisor formado por R-2, R-6, disminuir haciendo que este conduzca menos. Esta
disminucin de conduccin de TR-2 hace que suba su tensin de colector y por tanto la de
base de TR-1, este proceso llevar finalmente al bloqueo de TR-2 (salida Y a nivel alto).
Pero si ahora aplicamos un impulso de disparo de nivel alto por la entrada T, a travs de los
condensadores C-1 y C-2 pasar a las bases de ambos transistores. En el caso de TR-1 no
tendr ms efecto que aumentar su tensin positiva, por lo que este seguir conduciendo. En
la base de TR-2 el impulso har que este transistor conduzca, realizndose un proceso similar
al descrito al principio, cuando el que conduca primero era TR-1, que terminar bloqueando a
este y dejando en conduccin a TR-2 (salida Y a nivel bajo).
La secuencia descrita se repetir cada vez que se aplique un impulso en T. La salida cambia
de estado con el impulso de disparo y permanece en dicho estado hasta la llegada del
siguiente impulso, momento en que volver a cambiar.
La cada de tensin en la resistencia comn de emisores (R-7) elimina la indecisin del
circuito y aumenta la velocidad de conmutacin.
Aplicacin[editar]
Un biestable puede usarse para almacenar un bit. La informacin contenida en muchos
biestables puede representar el estado de un secuenciador, el valor de un contador, un
carcter ASCII en la memoria de un ordenador, o cualquier otra clase de informacin.
Un uso corriente es el diseo de mquinas de estado finitas electrnicas. Los biestables
almacenan el estado previo de la mquina que se usa para calcular el siguiente.
El T es til para contar. Una seal repetitiva en la entrada de reloj hace que el biestable
cambie de estado por cada transicin alto-bajo si su entrada T est a nivel 1. La salida de un
biestable puede conectarse a la entrada de reloj de la siguiente y as sucesivamente. La salida
final del conjunto considerado como una cadena de salidas de todos los biestables es el
conteo en cdigo binario del nmero de ciclos en la primera entrada de reloj hasta un mximo
de 2n-1, donde n es el nmero de biestables usados.
Uno de los problemas con esta configuracin de contador (ripple counter en ingls) es que la
salida es momentneamente invlida mientras los cambios se propagan por la cadena justo
despus de un flanco de reloj. Hay dos soluciones a este problema. La primera es muestrear
la salida slo cuando se sabe que esta es vlida. La segunda, ms compleja y ampliamente
usada, es utilizar un tipo diferente de contador sncrono, que tiene una lgica ms compleja
para asegurar que todas las salidas cambian en el mismo momento predeterminado, aunque
el precio a pagar es la reduccin de la frecuencia mxima a la que puede funcionar.
Una cadena de biestables T como la descrita anteriormente tambin sirve para la divisin de la
frecuencia de entrada entre 2n, donde n es el nmero de biestables entre la entrada y la ltima
salida.
Secuenciacin y metaestabilidad[editar]