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Cours des
Circuits logiques
I. DFINITION
II. FONCTIONS FONDAMENTALES
II.1.
Fonctions une variable
II.2.
Fonctions deux variables
III. LOIS FONDAMENTALES
III.1. La commutativit
III.2. Lassociativit
III.3. La distributivit
III.4. Lidempotence
III.5. La complmentarit
III.6. Identits remarquables
IV. RELATIONS DE BASE
V. THORME DE DE MORGAN
V.1.
Enonc
V.2.
Application du thorme
VI. FORME CANONIQUE DUNE FONCTION
VII.
8
VII.1. Dfinition
VII.2. Construction de la table de Karnaugh
3
3
3
4
5
5
5
5
5
6
6
6
6
6
6
7
TABLE DE KARNAUGH
8
8
10
I.
10
10
12
13
13
14
15
I. INTRODUCTION
II. LADDITIONNEUR
II.1.
Le demi-additionneur
II.2.
Ladditionneur complet
II.3.
Ralisation dun additionneur 4 bits
III. LE COMPARATEUR
III.1. Dfinition
III.2. Comparateur de deux nombres de 1 bit
15
15
15
15
16
17
17
17
18
19
19
21
22
22
23
23
23
24
I.
24
25
25
25
25
26
26
27
27
28
28
30
30
31
31
31
35
38
38
38
38
39
Chapitre1
Algbre de Boole
I. Dfinition
Lalgbre de Boole est un ensemble de variables deux tats : 0 (ou faux) et 1 (ou vrai) muni dun
certain nombre doprateurs. Lassociation de ces variables dites boolennes ou logiques avec ces
oprateurs donne naissance des fonctions logiques.
Une fonction logique peut tre reprsente par :
1. Une expression algbrique faisant intervenir les variables logiques dont elle dpend et les
oprateurs fondamentaux
Exemple
f1 ( x , y, z ) = x y + xzy
f 2 ( x , y ) = ( x y ) + xy
2. Une table de vrit qui donne la valeur de la fonction pour toute combinaison possible des
variables dont elle dpend.
Exemple
a
0
0
1
1
b
0
1
0
1
f(a,b)
0
1
0
0
x
0
1
f( x)
fonction nulle
f(x)
1
1
=1
x
f(x)
0
0
1
1
f( x) = x
fonction unit
x
f(x)
0
1
1
0
f( x) = x
fonction identit
fonction NON ou
complmentation
Symbole
x
S=x
S=x
y
0
1
0
1
Symbole
S
0
0
0
1
Equation
S=x.y
x
S
y
II.2.2. Fonction OU
x
0
0
1
1
y
0
1
0
1
S
0
1
1
1
Symbole
Equation
S=x+y
x
S
y
y
0
1
0
1
S
0
1
1
0
Equation
Symbole
S = x y = xy + x y
x
S
y
x
S
y
x
S
y
I2
L=I1.I2
E
Exemple 2
I1
I2
L=I1+I2
III.1. La commutativit
x.y = y.x
x+y = y+x
III.2. Lassociativit
x.(y.z) = (x.y).z
x+(y+z) = (x+y)+z
Exercice
Vrifier ces lois par table de vrit.
III.3. La distributivit
a- De lopration ET sur OU
x.(y+z) = xy + xz
b- de lopration OU sur ET
x+(y.z) = (x+y).(x+z)
Ralisation de (a)
x.(y+z)
xy+xz
x
x
x(y+z )
y
z
Les deux ralisations donnent le mme rsultat, cependant on prfre la ralisation x.(y+z) parce
qu'elle est moins coteuse en portes logiques.
III.4. Lidempotence
a-
x+x =x
En effet :
b-
x .x = x
xy+xz
III.5. La complmentarit
a-
x + x =1
x .x = 0
1+A = 1
0.A = 0
0+A = A
xy + x y = x
et
( x + y )( x + y ) = x
b-
x + xy = x
et
x .( x + y ) = x
c-
x + xy = x + y
et
x .( x + y ) = xy
d- Thorme du concensus :
a-
xy + x z + yz = xy + x z
V. Thorme de DE MORGAN
V.1. Enonc
La ngation dun produit de variables est gale la somme des ngations de ces variables.
abc = a + b + c
La ngation dune somme de variables est gale au produit des ngations de ces variables.
a + b + c = a . b .c
Grce ce thorme, on dmontre que les oprateurs NOR et NAND sont des oprateurs
universels, autrement dit, on peut raliser nimporte quelle fonction logique uniquement avec l'un
de ces oprateurs. Il suffit de dmontrer que les oprateurs fondamentaux (NON, ET, OU)
peuvent tre remplacs par une combinaison de NOR ou de NAND.
V.2.1. Dmonstration pour loprateur NAND
NON
S = x = xx
ET
x
S
y
x
S
y
S = x .y = x .y
OU
x
x
S
y
S
y
S = x + y = x + y = x .y
y
0
1
0
1
S
0
1
0
1
x1
f
Ou bien
x1 x2
00
01
11
10
b
0
0
1
1
0
0
1
1
a
0
1
0
1
0
1
0
1
S
1
0
1
0
0
1
1
0
S
c
ba
00
01
11
10
S = a b c + a b c + a b c + a bc
Chaque terme fait apparatre un certain nombre de "1" dans la table de Karnaugh :
Terme a b
: Si a=0 et b=1 alors S=1 c,d : on met 1 dans les cases pourlequelles a=0 et b=1
Terme a c
Terme ab c
Terme a b cd
cd
ac
00
01
11
10
00
01
11
10
ab
ab c
a b cd
ab
Chapitre 2
Dfinition
La simplification dune fonction logique est son criture sous forme dune expression contenant le
minimum de lettres et de termes.
x2x3
00
a
0
1
1
01
11
10
0
c
0
d
c = x1x 2 x 3
d = x1x 2 x 3
c + d = x1x 2
do : S = a + b + c + d = x 1 x 2 + x 2 x 3
Le groupement de deux cases adjacentes contenant la valeur 1 correspond deux termes qui
diffrent dune variable complmente dans un terme et non complmente dans lautre. Le
terme rsultant du groupement ne comporte pas cette variable qui change dtat.
I.1.2. Groupement de 4 cases adjacentes
A
x2x3
00
x1
00
10
0
0
a
c
01
1
1
b
d
11
10
0
B
10
A = a + b = x1x 3
B = c + d = x1x 3
S = a + b + c + d = A+ B = x3
le groupement de 4 cases adjacentes contenant la valeur 1 conduit un terme rduit dans lequel
deux variables disparaissent.
Dune manire gnrale, le groupement de 2n (2,4,8,16, ) cases adjacentes conduit un terme
rduit dans lequel n variables disparaissent.
Principe de la simplification graphique
La simplification graphique consiste faire apparatre sur la table de Karnaugh des groupements
en puissance de 2, aussi importants que possible, de cases adjacentes contenant la valeur "1". Une
mme case peut faire partie de plusieurs groupements. L'criture simplifie de la fonction est la
somme des termes engendrs par chaque groupement.
Remarques
01
11
10
00
01
11
10
ab
01
11
10
00
01
11
10
S = bc
cd
00
ab
S = bd
Pour reprsenter la fonction sous forme de produits de sommes on procde par groupement
des "0".
S
x1
x2x3
00
a
0
0
1
a = x1 + x 2 + x 3
b = x1 + x 2 + x 3
01
11
10
S = a .b = ( x 1 + x 2 + x 3 )( x 1 + x 2 + x 3 ) = ( x 2 + x 3 ) + x 1 x 1 = x 2 + x 3
Exemple
Ecrire la forme simplifie de la fonction dfinie par la table de Karnaugh suivante :
S
cd
00
01
11
10
00
01
11
10
ab
11
Solution
S
cd
00
01
11
10
00
01
11
10
ab
S = c d + b c + a bd + ab d
a bd
ab d
d
bc
cd
x3x4
00
01
11
10
00
01
x1x2
11
10
0
0
0
b
1
Groupement inutile
(terme en plus)
: Etat indetermin
Pour obtenir la forme la plus simplifie de la fonction, on attribue 1 la case "a" afin dobtenir un
groupement de quatre 1 et 0 aux cases "b" et "c".
S = x 3 x 4 x1 + x1x 4
12
D'une manire gnrale, dans un groupement, il doit y avoir au moins un seul "1" n'appartenant
aucun autre groupement, sinon, le groupement est inutile (voir table de Karnaugh ci-dessus).
yz
00
01
11
10
S = x z + yz
S2
S3
On pose : S 1 = y , S 2 = x y et S 3 = y z
Ralisation
S1
y
S3
z
S
S2
Les oprateurs nont pas un temps de rponse nul. Autrement dit, vis--vis des variations des
entres, la sortie ne ragit quaprs un temps de retard "td".
Exemple
t
td
td
13
S1 = y
td
S 2 = xy
t
ici S2 et S3 sont 0 d'o S=0 aprs td
S 3 = y z = S 1z
td
td
Les chronogrammes montrent que la sortie S passe au niveau 0 pendant td lors du passage de la
combinaison 011 001 alors quelle devait rester 1 daprs la table de Karnaugh.
Si le rcpteur reli la variable S est rapide, il peut prendre en compte cet ala et entraner un
dysfonctionnement du systme.
Afin de supprimer lala, on introduit un autre groupement permettant le passage de S2 S3.
S
yz
xz
00
01
11
10
7400
Fente de reprage
1
2
14
4
5
Bornes 14 et 7 : Alimentation du
circuit
9
10
12
13
11
14
Chapitre 3
I. Introduction
Un circuit combinatoire est un circuit dont ltat des sorties dpend uniquement de la
combinaison dtat des entres.
La synthse dun systme combinatoire passe par les tapes suivantes :
1.
2.
3.
4.
II. Ladditionneur
II.1. Le demi-additionneur
Cest un circuit qui ralise laddition de 2 bits a et b.
a
0
0
1
1
b
0
1
0
1
S
0
1
1
0
C
0
0
0
1
S (Somme)
1/2
b
C (Retenue)
S = ab + a b = a b
C = a .b
a
S
Retenue de a0+b0
c2 c1 c0
Retenue de A+B
c3
a3 a 2 a 1 a 0
b3 b2 b1 b0
S3 S2 S1 S0
15
ci
ai
bi
0
0
1
1
0
0
1
1
ci-1
0
1
0
1
0
1
0
1
Si
0
1
1
0
1
0
0
1
bici-1
00
01
11
10
bici-1
00
01
11
10
ci
0
0
0
1
0
1
1
1
ai
Si
bi
ci-1
Ci
ai bi ci-1
Si
S i = a i bi ci 1 + a i bi ci 1 + a i bi ci 1 + a i bi ci 1
S i = ci 1 ( a i bi + a i bi ) + ci 1( a i bi + a i bi )
S i = ci 1 ( a i bi ) + ci 1 ( a i bi )
S i = a i bi ci 1
Ci = a i bi + a i c i 1 + b i c i 1
a3
b2
a2
b1
a1
b0
a0
Cin
(entre de retenue)
bi
ai
Ci
ci-1
Si
bi
ai
Ci
ci-1
Si
bi
ai
Ci
ci-1
Si
bi
ai
Ci
ci-1
Si
Cout
(sortie de retenue)
S3
S2
S1
16
S0
L'additionneur 4 bits est disponible sous forme d'un circuit intgr de rfrence : 7483.
A0
A1
A2
A3
B0
B1
B2
B3
Cout
10
8
3
1
11
7
4
16
14
7483
Cin
13
S0
S1
S2
S3
9
6
2
15
Exercice
Raliser un additionneur 6 bits l'aide de deux circuits intgrs 7483.
III. Le comparateur
III.1. Dfinition
Le comparateur est un circuit combinatoire susceptible de comparer deux nombres binaires A et
B de n bits. En gnral, le rsultat de la comparaison est fourni sur 3 sorties S>, S= et S< :
S> = 1 si A>B
S= = 1 si A=B
S< = 1 si A>B
Reprsenation symbolique
A0
.....
S<
S=
S>
An-1
B0
.....
Bn-1
Comparateur
b
0
1
0
1
s>
0
0
1
0
s=
1
0
0
1
s<
0
1
0
0
s> = ab
s= = a b
s<
s=
s>
s<
s< = a b
s=
s> + s< = a b + a b = a b
s>
17
a1>b1
Oui
a1<b1
Non
Oui
a0>b0
Non
Oui
a0<b0
Non
Oui
A>B
A=B
A<B
On commence par comparer les bits de poids fort et on ne passe aux bits de poids infrieur quen
cas dgalit.
La cellule de base de comparaison doit donc disposer d'entres permettant la prise en compte du
rsultat de la comparaison des bits de poids infrieur.
Cellule de base
a
Comparateur
s<
s=
s>
I<
S<
Circuit combinatoire
I=
I>
S=
S>
I<, I= et I> : Entres recevant le rsultat de la comparaison des bits de poids infrieur.
D'aprs l'organigramme, les entres I<, I= et I> ne sont prises en compte qu'en cas d'galit de a et
b (s==1). Dans ce cas leur tat est directement transmis vers les sorties S>, S= et S<.
s>
1
0
s=
0
0
s<
0
1
I>
I=
I<
S>
X
X
X
1
X
X
X
0
1
0
0
1
0
0
1
0
0
0
0
1
0
X : quelconque (0 ou 1)
18
S=
0
0
0
1
0
S<
0
1
0
0
1
S = = s = I=
a
Comparateur
s<
s=
s>
I<
S<
I=
S=
I>
S>
S<
S=
S>
b3
I<
I=
I>
a3
S<
S=
S>
b2
I<
I=
I>
a2
S<
S=
S>
b1
I<
I=
I>
a1
b0
a0
I<
I=
I>
S<
S=
S>
A0
A1
A2
A3
B0
B1
B2
B3
I<
I=
I>
10
12
13
15
9
11
14
1
2
3
4
7485
S<
S=
S>
7
6
5
Exercice
Raliser un comparateur 8 bits avec deux circuits intgrs 7485.
19
S<
S=
S>
Reprsentation symbolique
E0
E1
Ei : entres d'information ;
.....
S : sortie
Aj : entres d'adressage
A0
An-1
EN
La relation entre le nombre des entres d'information et des entres d'adressage est : N=2n.
Ralisation d'un multiplexeur 4 bits
Ce multiplexeur dispose de 4 entres d'information (E0 E3). On aura donc besoin de 2 entres
d'adressage (A0 et A1) car 4=22. La sortie S prend l'tat de l'entre slectionne par les entres
d'adressage.
A1
A0
E0
0
1
E3
0
1
0
1
0
1
S
0
1
0
1
0
1
0
1
E0
E1
E2
E3
S
A0
E2
A1
E1
S = A1 A0 E0 + A1 A0 E1 + A1 A0 E 2 + A1 A0 E 3
A1
A0
E0
E1
S
E2
E3
20
IV.2. Le dmultiplexeur
Le dmultiplexeur est un circuit combinatoire qui ralise la fonction inverse du multiplexeur c'est
dire qu'il permet de choisir une sortie parmi N suivant le code appliqu aux entres
d'adressage. Cette sortie reoit l'tat de l'entre d'information.
Reprsentation symbolique
S0
S1
E : entre d'information
Si : sorties d'information
.....
Aj : entres d'adressage
A0
An-1
N=2n
SN
E
0
1
0
1
0
1
0
1
S0
0
1
S1
S2
S3
0
1
0
1
0
1
E
A0
A0
A1
A1
S 0 = A1 A0 E ; S 1 = A1 A0 E ; S 2 = A1 A0 E ; S 3 = A1 A0 E
A1
A0
S0
S1
S2
S3
21
S0
S1
S2
S3
ba
00
01
11
10
1
0
E0
E1
E2
E3
E4
E5
E6
E7
A2
A1
A0
V. Le dcodeur
C'est un circuit qui permet le passage du code binaire un autre code.
Exemple : Dcodeur BCD / 7 sgments
Ralisation d'un dcodeur 2 vers 4
Le dcodeur dispose de 2 entres et de 4 sorties. Pour chaque combinaison d'entre une seule
sortie est mise 1 selon la table de vrit ci-dessous.
b
0
0
1
1
a
0
1
0
1
Y0
1
0
0
0
Y1
0
1
0
0
Y2
0
0
1
0
Y3
0
0
0
1
Y 2 = a b ; Y0 = a b
Y1 = a b ; Y 3 = ab
Ralisation avec un
Y0
1
E
A0
A1
Y0
S0
S1
S2
S3
Y1
Y2
Y3
Y1
Y2
Y3
22
bn-1 ... b0
an-1 ... a0
Reprsentation symbolique
S = f(A,B) : rsultat (sur n bits)
C : code opration (sur m bits d'o
possibles)
Cout
Cm-1 ... C0
2m
oprations
Sn-1 ... S0
Exemple de circuit
Le circuit intgr 74181 est une unit arithmtique et logique 4 bits (n=4, m=4)
C1
0
0
C0
0
1
S
A. B
S0
a 0 b0
S0
a 1 b1
A. B
0
0
1
1
0
1
A+ B
a 0 b0
a 0 + b0
a 1 b1
a 1 + b1
a0
a1
1
1
1
0
1
1
1
0
1
B
A B
A plus B
b0
a 0 b0
a 0 b0
b1
a 1 b1
a 1 b1 a 0 b0
A B
a 0 b0
a 1 b1
Ralisation
a0
E0
b0
E1
E2
E3
E4
MUX
S0
E5
E6
A0
A1
A2
E7
a1
E0
b1
E1
E2
E3
E4
MUX
S1
E5
E6
A0
A1
A2
E7
23
C2 C1 C0
Chapitre 4
Circuits squentiels
F
Y
M
G
M : Bloc mmoire
: Excitations secondaires
: Variables internes
24
Etat stable
1
0
2
3
Etat
i i
Une squence est une suite d'tats stables spars par des tats transitoires.
-
On dit qu'un circuit est dans un tat stable lorsque sa sortie ne varie plus pour une
combinaison d'entre dfinie.
Un circuit est dans un tat transitoire (ou instable) si au moins un de ses lments est en
cours de changement d'tat. Les tats transitoires correspondent l'volution du circuit d'un
tat stable un autre tat stable.
x
S
y
t
S
25
S
0
1
0
1
Q
q
1
0
-
Symbole
Mmorisation
Mise 1 (Set)
Mise 0 (Reset)
Indtermin
0
0
Table de Karnaugh
Q
1
0
0
1
RS
00
01
11
10
0
0
II.3. Bascule JK
Pour viter l'tat indtermin (R=S=1), on dfinit une nouvelle bascule appele JK dont la
fonctionnement est le suivant :
26
Table de vrit
J
0
0
1
1
K
0
1
0
1
Q
q
1
0
q
Symbole
Mmorisation
Mise 1
Mise 0
Inversion
Synthse
Diagramme de fluence
Table de Karnaugh
Q
JK
Q
0
0
0
1
1
0
1
1
0
0
1
1
JK
00
01
11
10
Q = Jq + q K
Identification la bascule RS
A partir de l'quation de la sortie de la bascule JK : Q = Jq + q K , on pose S = Jq et R = qK do :
Q = S + qR
27
Front montant
Horloge
t
Front descendant
En gnral, l'horloge est une succession d'tats 1 et 0. Si cette succession est priodique (un
signal carr) elle est caractrise par sa priode T.
H
S
Equation
Q = HS + q HR
H=0 Q = q
H=1 Q = S + q R
Schma logique
S
Q
H
Q
R
H
S
28
Equation
Q = JHq + HKq
H=0 Q = q
H=1 Q = Jq + Kq
Schma
J
Q
H
Q
j
Jbascule
H
Kbascule
k
K
Etage 1
Chronogrammes
On suppose que J=1 et K=1 :
Etage 2
t
j
t
k
--------Jbascule
Retard d l'tage 1
-------Kbascule
t
Retard d l'tage 2
---------
29
Bascule active
au front montant
Bascule active
au front descendant
Table de vrit
H
D
Q
0
X
q
1
X
q
0
0
1
1
: Front montant
Q
C
Table de vrit
H
0
1
T
X
X
0
1
Q
q
q
q
q
Q
C
30
....
Horloge
K
0
1
0
1
Q
q
1
0
q
K
0
0
1
1
0
0
1
1
q
0
1
0
1
0
1
0
1
31
Q
0
1
0
0
1
1
1
0
Q
0
1
0
1
J
0
1
-
K
1
0
Q2
0
0
0
0
1
1
1
1
Q1
0
0
1
1
0
0
1
1
Q0
0
1
0
1
0
1
0
1
Squence de comptage
Q1 Q0
00
Q2
10
K0
Q1 Q0
00
Q2
01
11
10
Q1 Q0
00
01
11
10
01
11
10
Q1 Q0
00
0
1
Q2
Q2
11
J1
J2
01
K1
Q1 Q0
00
Q2
01
11
10
01
11
10
K2
Q2
Equations
J 0 = K0 = 1
J 1 = K1 = Q 0
J 2 = K 2 = Q1Q0
32
Q1 Q0
00
Ralisation
1
J
CLK
Q0
Q2
Q1
Remarque
En gnral, pour un compteur synchrone modulo m=2n ralis avec des bascules JKH, l'quation
des entres des bascules est :
J0=K0=1
Ji=Ki=Qi-1 Ji-1 pour 1 i n-1
Cette structure est appele Structure propagation de report (Ripple carry).
IV.2.2. Compteur synchrone modulo m 2n
Il existe deux mthodes de synthse : mthode directe et mthode par interruption de squence
IV.2.2.1. Mthode directe
Exemple : synthse d'un compteur par 7
Nombre de bascules : 7 23
on utilise 3 bascules
Squence de comptage
H
Q2
0
0
0
0
1
1
1
Q1
0
0
1
1
0
0
1
Q0
0
1
0
1
0
1
0
Q1 Q0
00
Q2
01
11
10
Q1 Q0
00
0
1
J1
Q2
K0
Q2
Q1 Q0
00
01
11
10
K1
Q2
33
01
11
10
01
11
10
Q1 Q0
00
J2
K2
Q1 Q0
00
01
11
10
Q2
Q2
Q1 Q0
00
01
11
10
Equations
J 0 = Q1 + Q 2 ; K0 = 1
J 1 = Q 0 ; K1 = Q 0 + Q 2
J 2 = Q1Q0 ; K 2 = Q1
0
0
0
1
1
0
0
1
0
1
0
0
1
1
1
0
1
0
0
1
0
1
0
1
1
0
1
1
0
1
0
1
1
1
1
1
0
0
0
1
1
0
0
1
1
1
0
1
0
0
Chronogrammes
CLK
Q0
Q1
Q2
Q3
F
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
0000
Apparition de la
combinaison 1010
34
Ralisation
1
J
K
C
H
K
C
H
K
C
CLK
Q0
Q1
Q2
Q3
Les sorties qui sont 1 pour la combinaison de remise zro (ici Q1 et Q3) sont relies l'entre
d'une porte NAND. La sortie de celle-ci commande toutes les entres C des bascules.
Remarque
L'inconvnient de cette mthode est que l'tat m (ici 1010) apparat d'une faon fugitive en sortie
pendant une dure gale au temps mis par les bascules pour prendre en compte l'tat des entres
de forage C.
CLK
1
Q
Q0
Q1
Q2
Chronogrammes
CLK
Q0
Q1
Q2
000
001
010
011
100
101
110
111
La frquence Fi du signal Qi est 2i+1 fois plus faible que la frquence d'horloge FCLK ( Fi =
35
000
FCLK
)
2 i +1
Q3
0
0
0
0
0
0
0
0
1
1
1
1
Q2
0
0
0
0
1
1
1
1
0
0
0
0
Q1
0
0
1
1
0
0
1
1
0
0
1
1
Q0
0
1
0
1
0
1
0
1
0
1
0
1
de Q1
de Q1
de Q1
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
0000
Exemple : Pour la bascule 3 : la sortie Q2 ne peut pas assurer la transition 1011 0000 car Q2
reste 0 entre ces deux combinaisons, par contre la sortie Q1 peut assurer toutes les transitions
de Q3. Par consquent, l'horloge de la bascule 3 doit tre relie Q1 et non pas Q2.
De la mme manire on trouve que :
Horloge de la bascule 2 : Q1
Horloge de la bascule 1 : Q0
36
Q
0
1
0
1
J
0
1
-
K
1
0
Q1 Q0
00
01
11
10
K2
Q3 Q2
Q1 Q0
00
01
11
10
00
00
01
01
11
11
10
10
J 2 = Q 3 ; K2 = 1
Les cases en gris (0011, 0111, 1011) sont les seules considrer pour J2, K2, J3 et K3 car Q1
(horloge des bascules 2 et 3) passe de 1 0 uniquement dans ces cases.
K3 Q 1 Q 0
J3 Q1Q0
00
01
11
10
00
01
11
10
Q3 Q2
00
01
11
10
00
01
11
10
Q3 Q2
J3 = Q2 ; K3 = 1
IV.3.2.2. Mthode par interruption de squence
On ralise un compteur asynchrone modulo 2n (tel que : m 2n) qu'on arrte l'tat m travers
les entres de forage C des bascules.
Exemple : compteur modulo 12
12 16 = 24 4 bascules
Le compteur sera remis zro ds l'apparition de la combinaison 1100.
Ralisation
1
1
J
CLK
1
J
K
C
Q1
37
K
C
Q0
K
C
Q2
Q3
Remarque
Les compteurs asynchrones sont simples et plus conomiques dans leur ralisation, mais leur
inconvnient est que chaque bascule doit attendre la commutation de toutes les bascules en
amont d'o une augmentation du temps de rponse. Ceci peut provoquer des erreurs de comptage
pour des frquences d'horloge leves.
V. Les registres
V.1. Dfinition
Le registre est un ensemble de n bascules dans lequel un groupe d'informations binaires est
conserv en attendant son traitement.
On distingue deux types de registres :
a. Les registres de mmorisation
b. Les registres dcalage
D1
D2
Dn-1
.....
H
CLK
Q0
Q1
Qn-
Q2
Au front descendant de l'horloge le nombre Dn-1Dn-2 D1D0 est charg dans le registre. Ce
nombre reste stock dans le registre jusqu' l'application d'un autre front descendant sur CLK.
Ce type de registre est souvent utilis dans les microprocesseurs pour le sauvegarde des donnes.
Ds
H
K
H
Q
H
Q
CLK
Q0
Q1
38
Q2
Q3
DR
INIT
CLK
Q0
Q2
Q1
Q3
D2
D1
D3
Ds
H
C
H
C
H
C
CLK
Q0
D0 D3 : entres parallles
Ds : entre srie
Q0 Q3 : sorties parallles
Q3 : sortie srie
Q1
39
Q2
Q3
L'tat des entres parallles Di est transmise aux sorties Qi lorsque L est l'tat haut.
Le dcalage des bits se fait chaque front descendant de H lorsque L est l'tat bas.
V.4.2. Le compteur en anneau
On initialise le registre par une impulsion positive sur INIT Q3Q2Q1Q0 = 0001.
Ce systme est appel compteur en anneau. Il comporte 4 tats :
H
Q3
1
0
0
0
Q2
0
1
0
0
Q1
0
0
1
0
Q0
0
0
0
1
INIT
H
C
H
C
H
C
CLK
1
Q0
Q1
40
Q2
Q3