RESUMEN

Joshua Delgado 4-763-1467

CONTADORES EN CASCADA
Los contadores se pueden conectar en cascada para conseguir trabajar con mdulos
mayores. En esencia, conexin en cascada significa que la salida de la ltima etapa de un
contador excita la entrada del siguiente contador.
Un ejemplo de dos contadores conectados en cascada se muestra en la Figura 1, para el
caso de dos contadores con propagacin de 2 y 3 bits. El diagrama de tiempos se puede ver
en la Figura 1. Observe que en el diagrama de tiempos, la salida final del contador de
mdulo 8, Q4, se produce una vez por cada 32 impulsos de reloj de entrada. El mdulo
global de los contadores en cascada es 32, es decir, actan como un contador de divisin
por 32.



FIG.1 Contadores en Cascada



FIG.2 Diagrama de tiempo para Contadores en Cascada

Cuando se conectan contadores sncronos en una configuracin en cascada, es necesario
utilizar las funciones de habilitacin de cuenta y de fin de cuenta para conseguir trabajar
con mdulos mayores. En algunos dispositivos, la habilitacin de cuenta se denomina
simplemente CTEN (Count Enable) o con cualquier otra designacin como G, y la seal de
fin de cuenta (TC, Terminal Count) es anloga a la salida de propagacin de reloj (RCO) de
algunos circuitos integrados contadores.

La Figura 3 muestra dos contadores de dcadas conectados en cascada. El contador 2 se
inhibe cuando su entrada CTEN est a nivel BAJO, hasta que el contador 1 alcanza su
estado final y la salida del valor de fin de cuenta pasa a nivel ALTO. Este nivel ALTO
activa ahora el contador 2, de modo que, cuando se produzca el primer impulso de reloj
despus de que el contador 1 alcance su valor de fin de cuenta
(CLK10), el contador 2 pasa de su estado inicial a su segundo estado. Esta secuencia se
repite indefinidamente.
Dado que se trata de contadores de dcadas, el contador 1 tiene que pasar por diez ciclos
completos antes de que el contador 2 complete su primer ciclo.
El mdulo global de estos dos contadores en cascada es 10 10 = 100.
Si lo consideramos como un divisor de frecuencia, el circuito de la Figura 8.40 divide la
frecuencia de entrada de reloj entre 100.










FIG.3 Contador de mdulo 100, que utiliza contadores de dcadas en cascada.



Contadores en cascada con secuencias truncadas

A menudo, una aplicacin requiere un mdulo global menor que el que se puede conseguir
con la conexin en cascada de mdulo completo. Es decir, se tiene que implementar una
secuencia truncada con contadores en cascada.
Ejemplo
Figura 4. Este circuito particular utiliza cuatro contadores binarios sncronos de 4 bits
74HC161. Si estos cuatro contadores (diecisis bits en total) se dispusieran en una conexin
en cascada de mdulo completo, el mdulo sera:







FIG.4 Contadores con Secuencia Truncada.


Vamos a suponer que una cierta aplicacin requiere un contador-divisor por 40.000. La
diferencia entre 65.536 y 40.000 es 25.536, que es el nmero de estados que tienen que ser
eliminados de la secuencia de mdulo completo. La tcnica utilizada en el circuito de la
Figura 4 sirve para inicializar los contadores en cascada en el estado 25.536 (63C0 en
hexadecimal) cada vez que se inicia un nuevo ciclo, de forma que cuenten desde 25.536
hasta 65.536 en cada ciclo completo. Por tanto, cada ciclo completo del contador tiene
40.000 estados.
Cada vez que el contador alcanza su valor de fin de cuenta de 65.535, RCO se pone a nivel
ALTO y origina que el nmero que hay en sus entradas paralelas de datos (63C016) se
cargue en el contador sncrono con el impulso de reloj.

DECODIFICACIN DE CONTADORES
La decodificacin de un contador implica la utilizacin de decodificadores o de puertas
lgicas para determinar cundo se encuentra el contador en un determinado estado binario
de su secuencia.
Supongamos que se desea decodificar el estado binario 6 (110) de un contador binario de 3
bits. Cuando
Q2 = 1, Q1 = 1 y Q0 = 0, aparece un nivel ALTO en la salida de la puerta de
decodificacin, indicando que el contador se encuentra en el estado 6.










FIG.5 Decodificacin

Glitches en la decodificacin
Estos estados transitorios producen picos de tensin de corta duracin (glitches) no
deseados, que aparecen en las salidas del decodificador conectado al contador.

La Figura 8.47 muestra un contador asncrono bsico de dcadas BCD conectado a un
decodificador BCD decimal.
Para ver qu es lo que ocurre, vamos a examinar el diagrama de tiempos de la Figura 6, en
el que se tienen en cuenta los retardos de propagacin. Observe que estos retardos originan
estados errneos de corta duracin.
















FIG.6 Contador bsico de dcadas y decodificador






















FIG.7 Salidas con glitches procedentes del decodificador de la Figura 6



Una manera de eliminar los glitches consiste en activar las salidas del decodificador
despus de que los impulsos de ruido hayan tenido tiempo de desaparecer. Este mtodo se
conoce como validacin (strobing) y en el caso de una seal de reloj activa a nivel ALTO
se puede implementar como se muestra en la Figura 8, utilizando el nivel BAJO del reloj
para activar el decodificador



FIG.8 Contador bsico de dcadas y decodificador con validacin


FIG.9 Salidas del decodificador con validacin