Buses

2. Buses locales normalizados.
1. Concepto de bus normalizado. 2. Bus T, IS , !IS . 3. Bus PCI, "P. #. Plu$ and Pla%. &. !'emplos de aplicaci(n.
2. Buses locales normalizados.
Perifricos e Interfaces , 3 ITIS
2.1. Concepto de bus normalizado

* Bus+ Con'unto de l,neas elctricas -tiras de metal sobre una placa de circuito impreso.. * )edio compartido+ Impresora
Teclado )onitor 1.2.
CP/
)emoria
)(dulo !0S
)(dulo !0S
)(dulo !0S
)(dulo !0S Bus del sistema
"estor del bus -Bus )aster.

2.1. Concepto de bus normalizado.
)ecanismos de contienda
2
* !structura+
Teclado )onitor
Impresora 1.2.
CP/
)emoria
)(dulo !0S
)(dulo !0S
)(dulo !0S
)(dulo !0S
direcciones datos control sincronizaci(n
4,neas t,picas del bus de control.

* * * * * * * * * * * !scritura en memoria -)emor% 3rite.. 4ectura de memoria -)emor% 5ead.. !scritura de !0S -I06 7rite.. 4ectura de !0S -I06 5ead.. Transferencia reconocida -Transfer C89 c:no3led$e.. Petici(n del bus -Bus 5e;uest.. Cesi(n del bus -Bus "rant.. Petici(n de interrupci(n -Interrupt 5e;uest.. Interrupci(n reconocida -Interrupt C8.. 5elo' -Cloc:.. Inicio -5eset..
Procesos de transferencia.
* !scritura de !0S.
* !l m(dulo de !0S ;ue ;uiere iniciar la transferencia solicita el uso del bus -Bus 5e;uest.. * !l arbitrador le concede el bus -Bus "rant.. * Sit<a en el bus de direcciones la direcci(n de memoria o puerto de !0S donde se ;uiere transferir el dato. * Sit<a el dato a transferir en el bus de datos. * cti=a la l,nea de I06 7rite del bus de control. * !l destinatario >a recibido el dato -Transfer C8.. * 2e'a libre el bus para ser usado por otro m(dulo.
&
* 4ectura de !0S.
* !l m(dulo de !0S ;ue ;uiere iniciar la transferencia solicita el uso del bus -Bus 5e;uest.. * !l arbitrador le concede el bus -Bus "rant.. * Sit<a en el bus de direcciones la direcci(n de memoria o puerto de !0S donde se ;uiere transferir el dato. * Sit<a el dato a transferir en el bus de datos. * cti=a la l,nea de I06 5ead del bus de control. * !l destinatario >a recibido el dato -Transfer C8.. * 4ectura del dato en el bus de datos. * 2e'a libre el bus para ser usado por otro m(dulo.
Aotaci(n.
* )(dulo ;ue inicia la transferencia+ Bus )aster. * )(dulo direccionado por el Bus )aster se denomina Bus Sla=e. * rbitrador+ circuito especial ;ue reco$e las peticiones para tomar el control del bus % decide ;uin debe tomarlo en cada momento.
!lementos de diseDo.
* Criterios+
* Tipo+
* dedicados o * multipleCados
* )todo de arbitra'e+ * Temporizaci(n+ * *

* * * Centralizado o * distribuido S,ncronos o as,ncronos
-en sentido temporal o f,sico.
* 2irecci(n o datos
nc>ura del Bus+ nc>o de banda.
nc>o de banda de al$unos buses t,picos.

B/S PC ori$inal IS !IS )C G4B PCI "P Pentium -s%stem. SCSI92 PC)CI
5elo' -)1z. #.@@ B B 1F 33 33 ?? 1F 1
Bits B 1? 32 32 32 320?# ?# 1?032 1?
.B. -)B0S. #.@@ 1? 32 #F 132-lectura. ??-escritura. 13202?# &2B 2F0#F 2

E
nc>o de banda re;uerido en al$unas aplicaciones.

plicaci(n Puerto serie E?FF bps )odem &? 8 Sonido telef(nico Sonido C2 !t>ernet 1F )ps !t>ernet 1FF )ps C2956) 32H Gideo 1F2#C@?B .B. -)B0S. 1.1@I1F93 @I1F93 BI1F93 F.1& 1.2& 12.& #.@ ?@.&
1F
5eseDa >ist(rica.
* Inicialmente el bus del PC se concibe para la comunicaci(n entre CP/ % )emoria. * Aecesidad de sacar el bus de sistema al eCterior del PC. * Con la aparici(n del PC9HT -IB), 1EBF. se pro=ee al PC de la posibilidad de eCpandir el bus del sistema mediante un z(calo en el cual conectar tar'etas para coneCi(n con los distintos buses de perifricos.
Bus de eCpansi(n+
Garias -?, B, J. ranuras -slots. en los ;ue conectar
tar'eta controladora de C2956), =ideo, faC9modem, J

11
* Inicialmente el bus de eCpansi(n HT presentaba las mismas caracter,sticas ;ue el bus de sistema -procesador Intel BFBB.+ * Con la aparici(n del PC9 T -IB), 1EB#. se rompe la relaci(n entre bus % microprocesador -Intel BF2B?..
* !n principio el relo' de procesador de un T funcionaba a la misma =elocidad de relo' de bus. Bus de datos de 1? bits 5elo'+ B.33 )1z * Sin embar$o, IB) posibilit( ;ue el microprocesador fuese mKs rKpido ;ue el bus, abriendo una puerta importante a la ar;uitectura del PC. Bus de datos de B bits 5elo'+ #.@@ )1z
IS -Industr% Standard r;uitecture., 1EBB

2.1. Concepto de bus normalizado. Perifricos e Interfaces , 3 ITIS
12
* 6b'eti=o+ * !strate$ias+
me'ora de la =elocidad de comunicaci(n de datos entre los buses de dispositi=os eCternos % el bus de sistema. diseDo de ar;uitecturas % soft3are de comunicaci(n -protocolos. !'emplos+ IS , !IS , !2SI, SCSI, I2!, ect.
* 4as limitaciones del bus de eCpansi(n IS impulsaron nue=as propuestas. * IB) sac( al mercado otro bus ;ue romp,a con la compatibilidad con el estKndar IS + )C )icroc>annel, montado en la $ama PS02. Bus de datos de 32 bits, relo'+ 1F )1z
13
* )C tu=o poca aceptaci(n entre los fabricantes de tar'etas de eCpansi(n puesto ;ue deb,an ser diseDadas eCclusi=amente para l. * Buscando compatibilidad con las tar'etas %a eCistentes los fabricantes establecieron las especificaciones del bus !IS -!Ctended IS .+ * 4a re=oluci(n en el mercado de los buses sur$i( con la aparici(n del procesador Intel BF#B? -relo'+ 33 )1z. % los sistemas $rKficos de =entanas -)icrosoft 7indo3s.. Cuello de botella en el bus
1#
Bus de datos de 32 bits 5elo'+ B.33 )1z -por compatibilidad con IS .
* Soluci(n+ !nlazar el adaptador $rKfico % otros perifricos directamente al microprocesador Creaci(n de buses locales * Comit G!S -Gideo !lectronics Standards ssociation, present( el primer tipo de bus local+ G4B.
or$anismo para la estandarizaci(n de dispositi=os de =ideo.
Bus de datos de 32 bits % en su =ersi(n 2.F de ?# bits. 5elo'+ partiendo de 33 )1z pod,a alcanzar >asta &F )1z.
1&
* !n 1EE2 Intel saca al mercado su bus local+ PCI -Perip>erical Component Interconnect.. Ao me'oraba a G4B en rendimiento, pero s, superaba carencias ;ue presentaba este <ltimo.
Inicialmente bus de datos de 32 bits % la actualidad de ?# bits. 5elo'+ partiendo de 2F )1z >a lle$ado en la actualidad a ?? )1z. Posibilidad de conectar tar'etas ;ue traba'en a distinto =olta'e.
1?
!=oluci(n de los procesadores Intel para PC.

PROCESADOR BFB? BFBB BF1B? BF1BB BF2B? BF3B? SH BF3B? 2H BF#B? 2H BF#B? SH P!ATI/) P!ATI/) P56 Bus de direcciones 2F 2F 2F 2F 2# 32 32 32 32 32 32 Bus de datos 1? B 1? B 1? 1? 32 32 32 ?# ?#
1@
r;uitectura de un PC actual.
1B
2.2. Bus T, IS , !IS .

* 2iferencias entre bus T % HT+
HT S,ncrono Bus de datos de Bbits 5elo'+ #.@@ )1z T s,ncrono Bus de datos de 1?bits 5elo'+ B.33 )1z
Bus de direcciones de 2F bits Bus de direcciones de 2# bits
* Para $arantizar compatibilidad entre ambas tar'etas se le asi$na a las tar'etas de ampliaci(n de un freno de se$uridad -seDal de estado de espera, 3ait state., para dar mKs tiempo a las tar'etas lentas para depositar los datos deseados en la CP/.
2.2. Bus T, IS , !IS . Perifricos e Interfaces , 3 ITIS
1E
* Bus )C +
4a aparici(n a mediados de los BF del procesador Intel BF3B?2H -bus de datos 32 bits. decidi( a IB) apostar por la creaci(n de un bus ;ue se adaptara a este tamaDo de bus de datos. !l bus )C incorpora, ademKs de este cambio, las si$uientes prestaciones+ * 5elo'+ 1F )1z. * Tasa de transferencia de >asta #F )b%tes por se$undo. * Inclu%e un circuito de control especial a car$o del bus -conocido como C P, punto de decisi(n central., permitindole operar independientemente de la =elocidad e incluso del tipo de procesador empleado.
-teniendo en cuenta ;ue eCiste una transferencia por ciclo de relo'..
2.2. Bus T, IS , !IS .
2F
* Bus )C +
* Se establece un mecanismo de arbitra'e mediante el cual la CP/ no es mKs ;ue uno de los posibles dispositi=os ;ue pueden $estionar transferencias. /n proceso denominado control del bus enlaza con el C P para determinar % responder a las prioridades de cada uno de los dispositi=os. Bus )asterin$. * Para permitir la coneCi(n de mKs dispositi=os se introduce un sistema de interrupciones sensibles al ni=el, mKs fiable ;ue el sistema de interrupciones del bus IS . Compartici(n de interrupciones. * Plu$ L Pla% -B aDos antes de ;ue )icrosoft lo introdu'era en el mercado.. * Se introduce una l,nea de tierra cada cuatro l,neas, con lo cual se reducen interferencias.
2.2. Bus T, IS , !IS . Perifricos e Interfaces , 3 ITIS
21
* Bus )C + !rrores cometidos+

* * * Consecuencia de las anteriores caracter,sticas >acen ;ue el bus )C no sea compatible con IS -solo traba'an con ranuras )icro Canal.. IB) no cedi( patentes a los fabricantes de tar'etas % perifricos lto coste de los e;uipos con )C .
2.2. Bus T, IS , !IS .
22
* Bus !IS +
5i=al de )C , diseDado por la ma%or,a de ordenadores compatibles PC, en un intento por e=itar el monopolio de IB) con su bus )C .
- ST, Compa;, !pson, 1e3lett Pac:ard, A!C, 6li=etti, Tand%, 7%se % Menit>..
Basado en la idea de controlar el bus desde la CP/ % ensanc>ar la ruta de datos. )antu=o compatibilidad con IS -B.33 )1z. % aport(
* * * Sistema abierto. 4a ar;uitectura permite multiproceso+ Garios buses dentro del sistema, cada uno con su procesador. Presencia de un c>ip -C>ip de Sistema Periprico Inte$rado, ISP. en el bus, encar$ado de controlar el trKfico de datos seDalando prioridades para cada posible punto de colisi(n o blo;ueo mediante las re$las de control de la especificaci(n !IS .
2.2. Bus T, IS , !IS .
23
Comparaci(n de tar'etas de ampliaci(n T % )C
2.2. Bus T, IS , !IS .
2#
Bus !IS .
2.2. Bus T, IS , !IS .
2&
2.3. Bus PCI, "P.

* Bus PCI+
* * * parici(n en 1EEF de la mano de IB). )Ks adelante se liberaliz( su patente. Bus de coneCi(n de perifricos de alta =elocidad. Independiente de la CP/+ !ntre el bus % la CP/ se instala un controlador de bus PCI. !sto permite independencia del microprocesador dentro de un mismo tipo de ar;uitectura -procesadores Pentium de Intel, procesadores lp>a de 2!C. % entre distintos tipos de ar;uitectura -procesadores Po3er)acintos> de pple.. Bus rKpido 330?? )1z con 32 o ?# bits de datos. Soporta un anc>o de banda mKCimo de 13202?# )B0s. Conector estilo )iro C>annel de 12# pines -1BB en su implementaci(n de ?# bits de datos.. Cada seDal acti=a del bus PCI estK 'unto o frente a una seDal de alimentaci(n o de tierra. Con ello se minimiza la radiaci(n.
2?
* * * *
2.3. Bus PCI, "P.
2.3. Bus PCI, "P.

* Bus PCI+
* * * * * 4,mite mKCimo de conectores PCI+ 3. 2iseDo basado en la simplicidad % fleCibilidad. Permite =arios procesadores funcionando simultKneamente. Confi$uraci(n automKtica de dispositi=os conectados a l. Posibilidad de adaptar tar'etas de eCpansi(n IS a PCI, mediante un puente -PCI9To9IS 9Brid$e..
2.3. Bus PCI, "P.
2@
!scenario de desarrollo del bus PCI.

* 2ispositi=os ;ue precisan transferencias de $randes blo;ues de datos -e'.+ tar'eta de =ideo, SCSI, tar'eta de red. estaban conectados a una de las ranuras del bus de eCpansi(n -IS , !IS o )C .. * Todos estos buses sufren de una inadecuada tasa de transferencia de datos. * !n muc>as ocasiones, subsistemas -tar'eta de =ideo., eran inte$radas en la misma placa base. !sto podr,a >acer pensar ;ue no estaban conectadas al bus de eCpansi(n. Sin embar$o s, lo >ac,a a tra=s de una =ersi(n del bus con buffer. este bus se le conoc,a como H9bus -eHtension del bus de eCpansi(n.
2.3. Bus PCI, "P.
2B
H9bus.
2.3. Bus PCI, "P.
2E
)todos de coneCi(n de un dispositi=o al bus local del microprocesador.

* ConeCi(n directa.
* 5estricciones+ * 2ependencia del procesador. * S(lo puede ser utilizado un dispositi=o local para e=itar problemas de impedancia por eCtra car$a. * Interfaz de coneCi(n del dispositi=o con el bus local costosa, dada la alta frecuencia a la ;ue se traba'a. * Ao permite transferencias de datos entre la CP/ % otros dispositi=os mientras el dispositi=o conectado directamente al bus local manten$a transferencias con otros perifricos. * !'emplo+ G4B tipo . )e'oras respecto a la coneCi(n directa+ * l estar el bus local con buffer elctricamente aislado del bus local del procesador, s(lo presenta una impedancia. /sualmente se pueden ubicar >asta tres dispositi=os.
* ConeCi(n mediante buffer.

*
2.3. Bus PCI, "P.
3F
* ConeCi(n con filosof,a de estaci(n de traba'o.

*
5estricciones+ * !n esencia, el bus local con buffer % el bus local del procesador son un <nico bus+ cual;uier transferencia iniciada por la CP/ alcanzarK el bus local con buffer, aun;ue no se diri'a a nin$uno de los dispositi=os alo'ados all,. !s decir, no es posible la utilizaci(n simultKnea. !'emplo+ G4B tipo B. )e'oras respecto a los anteriores+ * Introducci(n de un a cac> de ni=el 2 unida a un puente para adaptar las =elocidades de transferencia entre el bus local del procesador % el bus de entrada0salida de alta =elocidad. * Independencia del procesador ;ue implementa la CP/. !'emplo+ PCI.
2.3. Bus PCI, "P.
31
ConeCi(n directa al bus local.
2.3. Bus PCI, "P.
32
ConeCi(n al bus local mediante buffer.
2.3. Bus PCI, "P.
33
ConeCi(n al bus local mediante filosof,a de estaci(n de traba'o.
2.3. Bus PCI, "P.
3#
G4B. * Caracter,sticas+
* parici(n en $osto de 1EE2 -coetKneo al Intel BF#B?.. * G4B es una eCpansi(n >omo$eneizada del bus local, ;ue funciona a 32 bits. * Puede realizar operaciones a 1? bits. * Ao eCisten l,mites de frecuencia -ni superiores ni inferiores.. * Problemas de fiabilidad cuando >a% muc>as coneCiones ;ue incrementan la capacitancia % aumenta la frecuencia de relo'. * 5ecomendaciones del fabricante+
* * * Con frecuencias de relo' N 33 )1z, mKCimo 3 dispositi=os. Con frecuencias de relo' a #F )1z, mKCimo 2 dispositi=os. Con frecuencias de relo' a &F )1z, mKCimo 1 dispositi=o.
2.3. Bus PCI, "P.
3&
G4B.
2.3. Bus PCI, "P.
3?
G4B.
* 5estricciones+
* Ouerte dependencia del diseDo G4B de la ar;uitectura #B?. * 2ificultad para ser readaptado a las familias Pentium. * Poca =iabilidad elctrica del sistema al ser capaz de soportar un n<mero mu% reducido de tar'eta G4B -como muc>o 3.. * Ao compatibilidad del G4B con las normas PBus )asterin$Q % PPlu$ L Pla%Q.
2.3. Bus PCI, "P.
3@
Bus PCI.
2.3. Bus PCI, "P.
3B
Bus PCI.
2.3. Bus PCI, "P.
3E
SeDales funcionales de maestro % escla=o.
2.3. Bus PCI, "P.
#F
Caracter,sticas f,sicas de las tar'etas de ampliaci(n PCI.

* * 2os formatos se$<n anc>ura de bus+ 32 o ?# bits. 2os formatos se$<n =olta'e de alimentaci(n+ & % 3.3 G.
2.3. Bus PCI, "P.
#1
Tar'eta uni=ersal.
2.3. Bus PCI, "P.
#2
Pines de las tar'etas de ampliaci(n PCI.
2.3. Bus PCI, "P.
#3
Comandos PCI.
2.3. Bus PCI, "P.
##
)apeado de caminos de datos % ubicaci(n dentro del bus 2.
2.3. Bus PCI, "P.
#&
Interpretaci(n de los b%tes >abilitados durante una fase de datos.
...
2.3. Bus PCI, "P. Perifricos e Interfaces , 3 ITIS
#?
Protocolo de transacciones+ e'emplo de proceso de lectura -de un maestro a un escla=o..

1 C48 "ATR O5 )!R C0B!R 2
Selecci!n del dispositi"o escla"o
&
1F
El maestro tiene el control del bus, adjudicado por el arbitrador
El iniciador comien a la transacci!n, acti"ando #RA$E% y seleccionando el dispositi"o e indicando la orden
Bytes habilitados Bytes habilitados
El iniciador desacti"a #RA$E%, para indicar *ue es la +ltima transferencia de la transacci!n
C)2 2 T6 1 22 2 T6 3
Bytes habilitados Estado de espera
I52SR
Estado de espera
El iniciador desacti"a )RD&%, "ol"iendo el bus a un estado libre El escla"o desacti"a TRD&
T52SR
Transferencia de datos
2!GS!4R
El escla"o desacti"a DE'SE(
2.3. Bus PCI, "P.
#@
Protocolo de transacciones+ e'emplo de proceso de escritura -de un maestro a un escla=o..
2.3. Bus PCI, "P.
#B
rbitra'e en el bus PCI.

* Procedimiento por el ;ue se selecciona el maestro ;ue ad;uiere el control del bus para la pr(Cima transferencia. * rbitra'e centralizado s,ncrono.
* !4 arbitrador suele estar inte$rado en el c>ipset PCI -espec,ficamenete en

el c>ip >ost0PCI o en el c>ip puente de bus de eCpansi(n PCI..
2.3. Bus PCI, "P.
#E
l$oritmo de arbitra'e en bus PCI.

* * 4a especificaci(n no define un al$oritmo de arbitra'e. !l arbitrador utilizarK uno de los al$oritmos usuales+ * Prioridad fi'a.
*
* Prioridad rotacional. -Cesi(n c,clica.

*
Primero,en,lle-ar,primero,en,ser"irse+ el bus se cede por orden de lle$ad de las peticiones.
Round Robin+ el bus se cede por turnos a cada maestro. Si uno no tiene una petici(n en un momento dado, se pasa al si$uiente. * Combinaci(n de los anteriores -rotacional dentro de un $rupo de un $rupo de maestros % fi'o dentro de otro $rupo..
2.3. Bus PCI, "P.
&F
!'emplo de arbitra'e entre dos maestros.

* !scenario+ 2 maestros -Bus )aster , Bus )aster B. compitiendo por el control del bus PCI. * sunciones+
* * *
* 4as seDales PCI son muestreadas en el flanco de subida del relo' PCI. * Proceso+
!l maestro de bus solicita el bus para realizar dos transacciones. !n la primera desea escribir en un dispositi=o escla=o tres secuencias de datos % en la se$unda desea escribir una <nica secuencia de datos. !l es;uema de arbitra'e es Pde prioridad fi'aQ, siendo el maestro B el de mKs prioridad. !l maestro B s(lo solicita el bus para e'ecutar una <nica transacci(n consistente en una secuencia de datos.
1. !l )aestro acti=a su 5!TR para solicitar el control del bus PCI. !l arbitrador reco$e la petici(n en el flanco de subida del relo' del bus. !n este punto, el maestro B no >a re;uerido a<n el bus.
2.3. Bus PCI, "P.
&1
2urante un ciclo de relo', el arbitrador acti=a la seDal "ATR del bus , indicando ;ue es l el ;ue controla el bus PCI. 2urante este mismo ciclo, el maestro B solicita el control del bus, acti=ando su seDal 5!TR. 2. !l maestro muestrea su l,nea "ATR en el flanco de subida del se$undo ciclo de relo', capturando su acti=aci(n. Por ello, muestrea tambin las seDales I52SR % O5 )!R, encontrando ;ue se encuentran desacti=adas, lo ;ue si$nifica ;ue el bus se encuentra en un estado de desocupaci(n. !n respuesta a esto, el maestro inicia la primera de sus dos transacciones. cti=a la l,nea O5 )!R % sit<a en las l,neas del bus de direcciones0datos - 2U31+FV. el comienzo de la direcci(n del dispositi=o escla=o. SimultKneamente especifica la orden a realizar en las l,neas C0B!. Si el maestro no tu=iera otra transacci(n ;ue realizar despus de esta, desacti=ar,a su l,nea 5!TR durante el se$undo ciclo de relo'. !n el e'emplo ;ue tratamos, el maestro s, tiene ;ue realizar otra transacci(n, por lo ;ue mantiene su l,nea 5!TR acti=a. 3. !l arbitrador del bus PCI muestrea las solicitudes de control del bus de los maestros % B, en el flanco de subida del se$undo ciclo de relo'. !n este momento e'ecuta el al$oritmo de arbitra'e, para determinar el maestro ;ue $ana la contienda.
2.3. Bus PCI, "P.
&2
2urante el se$undo ciclo de relo', el arbitrador desacti=a la l,nea "ATR del maestro . !n el flanco de subida del tercer ciclo, el maestro determina ;ue >a sido deseleccionado, pero continua su transacci(n mientras no pase el periodo de latencia -per,odo desde ;ue un maestro solicita el bus, >asta ;ue completa la primera transferencia de datos de la transacci(n.. 2urante el tercer ciclo de relo', el arbitrador acti=a la l,nea "ATR del maestro B. !n el flanco de subida del cuarto ciclo, el maestro B muestrea su l,nea "ATR, reconociendo ;ue >a sido ele$ido como $anador de la contienda. 2eberK continuar muestreando su l,nea "ATR en cada ciclo de relo', >asta ;ue obten$a el control del bus. !sto es necesario, por;ue el arbitrador puede asi$nar el control del bus a otro maestro antes de ;ue el bus alcance un estado de desocupaci(n. !l maestro B no puede comenzar a usar el bus >asta ;ue el bus no alcance este estado de desocupaci(n. !l maestro ubica el primer dato en el bus 2 -se trata de una transacci(n de escritura., durante el tercer ciclo de relo'. !n este mismo ciclo los b%tes >abilitados en el bus 2 mediante en el bus C0B!. Tambin acti=a la l,nea I52SR para indicarle al escla=o ;ue el dato estK presente en el bus. !n el flanco de subida del cuarto ciclo de relo', I52SR % T52SR se encuentran acti=adas, por lo ;ue tiene lu$ar en este momento la primera transferencia de datos.
2.3. Bus PCI, "P.
&3
1. !n el flanco de subida del ;uinto ciclo de relo', I52SR % T52SR si$uen estando acti=adas, por lo ;ue se completa la se$unda transferencia de datos. 2. 2urante el ;uinte ciclo de relo', el maestro mantiene I52SR acti=a % desacti=a O5 )!R, indicando con ello el final del pro$reso de transferencia de datos. !n el flanco de sbida del seCto ciclo de relo', I52SR % T52SR si$uen en estado acti=o para completar la tercera transferencia de datos. 3. 2urante el seCto ciclo de relo', el maestro desacti=a I52SR, de=ol=iendo el bus a un estado desocupado. #. !n el flanco de subida del sptimo ciclo de relo', el maestro B muestrea O5 )!R % I52SR. mbos se encuentran desacti=os determinando el estado ocioso del bus. !l maestro B tambin muestrea su l,nea "ATR, la cual permanece toda=,a acti=a, indicando ;ue tiene el control del bus. !n respuesta, el maestro B comienza la transacci(n % desacti=a su l,nea 5!TR durante el sptimo ciclo de relo' -puesto ;ue s(lo re;uiere el bus para realizar una transacci(n.. &. 2urante el sptimo ciclo de relo', el maestro B acti=a O5 )!R % coloca la direcci(n del escla=o en el bus 2 % la orden en el bus C0B!. ?. !n el flanco de subida del octa=o ciclo de relo', el arbitrador muestrea la l,nea 5!TR de los maestros % B. -5!TR acti=a % 5!TR B desacti=a.. !n consecuencia, el arbitrador desacti=a la l,nea "ATR del maestro B % acti=a la del , durante el octa=o ciclo de relo'. 2.3. Bus PCI, "P. Perifricos e Interfaces , 3 ITIS
&#
2.
3. #. &.
!l maestro , a>ora muestrea la l,nea I52SR % O5 )!R en el flanco de subida de cada ciclo de relo' si$uiente >asta encontrar el bus ocioso. !n ese momento podrK comenzar su si$uiente transacci(n. 2urante el octa=o ciclo de relo', el maestro B desacti=a la l,nea O5 )!R, indicando ;ue su primera -% <nica. fase de transferencia de datos estK en pro$reso Comienza a escribir en el bus 2 % confi$ura el bus C0B! de forma apropiada. cti=a la l,nea I52SR para ;ue el escla=o sepa ;ue tiene los datos en el bus 2. !n el flanco de subida del no=eno ciclo de relo', I52SR % T52SR estKn acti=as % la transferencia del dato tiene lu$ar. !l iniciador, el maestro B, desacti=a I52SR para de=ol=er al bus a un estado de desocupaci(n. !l maestro muestrea el bus para reconocer el estado ocioso del bus % detecta acti=a su seDal "ATR en el flanco de subida del dcimo ciclo de relo'. 2esacti=a su 5!TR, despus de acti=ar la l,nea O5 )!R, indicando al arbitrador ;ue no re;uire el bus de nue=o tras completar de su transacci(n.
2.3. Bus PCI, "P.
&&
2.3. Bus PCI, "P.
&?
!spacio de confi$uraci(n del Interfaz PCI.

* Todos los dispositi=os deben implementar 2&? b%tes de espacio de confi$uraci(n para alber$ar informaci(n relati=a a la identificaci(n del dispositi=o, funcionalidades, espacio de direcciones, etc. * !structura del espacio de confi$uraci(n+ * Confi$uraci(n+
* * * ?# b%tes de cabecera. 1E2 b%tes dedicados al dispositi=o.
/n PC al arrancar realiza ciclos de confi$uraci(n en todos los dispositi=os conectados al bus PCI. Parte de la confi$uraci(n de cada dispositi=o PCI permite a la BI6S del sistema >abilitar el dispositi=o PCI % asi$narle un espacio de memoria de sistema -de esto se encar$a el soft3are de arran;ue..
2.3. Bus PCI, "P.
&@
31
1?
1&
2e=ice I2 Status Class Code BIST 1eader T%pe
Gendor I2 Command 5e= I2 4atenc% Timer -s(lo maestros. B 5F J Cac>e 4ine
)aCW4at -s(lo maestros.
)inW"t -s(lo maestros.
Interrupt Pin
Interrupt 4in
2.3. Bus PCI, "P.
&B
* 4os re$istros de direcci(n base -Base ddress 5e$ister., B 5s son los encar$ados de informar a la BI6S del n<mero % tamaDo de los espacios de memoria o de !0S necesarios -para el dispositi=o PCI. * Proceso de informaci(n a la BI6S+
* !'emplos+
BAR
1. !l contenido de cada B 5 es le,do para determinar si se relaciona con un espacio de memoria o de !0S, % ;u tamaDo precisa. Bit F de cada bar+ F X memoria, 1 X espacio !0S. 4os demKs bits indican el espacio necesario -primer bit no nulo.. 2. Posteriormente, el sistema decodifica esta informaci(n % escribe en cada B 5 la direcci(n de memoria ;ue le >a asi$nado el soft3are de arran;ue.
Tama.o y tipo 'alor asi-nado en tiempo de confi-uraci!n 'alor asi-nado por la B)OS
B 5F B 51 B 52
2.3. Bus PCI, "P.
B b%tes !0S 12B B%tes )emoria In>abilitado
OOOO OOOE OOOO OOBF FFFF FFFF
FFF OOO1 OOOB OOBF
&E
5e$istro de estado.
* 2escribe la funcionalidad del dispositi=os PCI -operaciones0comandos ;ue puede realizar, =elocidad de respuesta, capacidad de seDalizar un error de paridad, J. !l re$istro de estado puede ser pro$ramado mediante escritura en tiempo de confi$uraci(n o bien implementado por el propio dispositi=o ->ard3ired..
2.3. Bus PCI, "P.
?F
5e$istro de clase.
23 1? 1& B @ F
Class Code
Sub9Class Code
Pro$. I0O
2.3. Bus PCI, "P.
?1
2iseDo de interrupciones PCI.
2.3. Bus PCI, "P.
?2
2.3. Bus PCI, "P.
?3
2.3. Bus PCI, "P.
?#
2.3. Bus PCI, "P.
?&
Bus "P.
* Aecesidad de un nue=o bus $rKfico para $rKficos+
* * * * * 1er ob'eti=o+ celeraci(n $rKfica 22. 2 ob'eti=o+ celeraci(n $rKfica 32. Soluci(n aportada por los fabricantes, >aciendo uso del bus PCI+ * Tratamiento de $rKficos a una =elocidad de 33 )1z procesando simultKneamente 32 bits de informaci(n 9N 133 )B0s. Problema de compartici!n de otras aplicaciones de $ran demanda de anc>o de banda+ tar'eta de red -1FF )B0S., discos duros /ltra2) , etc. Problem/tica de -eneraci!n de -r/ficos 0D+ 1. 4ectura de mapas de teCtura de disco duro o C2956) e instalaci(n en la memoria principal. 2. Cuando debe aparecer en memoria, la teCtura se traslada a la CP/. Ysta realiza operaciones de transformaci(n para definir el tamaDo, posici(n, iluminaci(nJ de la teCtura en la escena renderizada. 2espus se de=uel=e a memoria principal. 3. !l procesador de la tar'eta $rKfica lee la teCtura transformada % la lle=a a la memoria $rKfica, mediante el bus PCI.
??
2.3. Bus PCI, "P.
1. !l procesador $rKfico realiza una serie de transformaciones dentro del buffer de cuadros -porci(n de memoria pe;ueDa., para establecer la aplicaci(n de color, con=ersi(n di$ital0anal($ico,J
Incon=enientes+ * 2 copias eCactas de la teCtura -en la memoria principal % en la memoria $rKfica.. * 4imitaci(n de calidad % resoluci(n debido al buffer de cuadros.
?@
2.3. Bus PCI, "P.
2.3. Bus PCI, "P.
?B
* Soluci(n+ celerated "rap>ics Port+

* *
* *
Contro=ersia bus9puerto. 5endimiento, especificaci(n AGP 1x, basada en la PCI 2.1+ Bus de datos de 32 bits 5elo'+ ?? )1z Tasa de transferencia de 2?? )B0s Gersiones posteriores "P 2C -&33 )B0s., #C -1F?? )B0s. % BC -2133 )B0s.. )odos de tratamiento de la informaci(n $rKfica+ 1. )emoria "P. 2. )odo SB % Pipeline. 3. Bus )asterin$.
2.3. Bus PCI, "P.
?E
1. )emoria "P+
*
* *
dopci(n del modo D)$E -!'ecuci(n directa en )emoria. 9N la memoria principal se trata como memoria $rKfica 9N posibilidad de tratar $rKficos mas $randes ;ue la capacidad de la memoria de la tar'eta de =ideo. !'emplo+ PC con 32 )B de 5 ) % # )B de "P, e'ecutando un pro$rama de 1? )B % representando imK$enes como si su tar'eta dispusiera de 2F )B de tamaDo -32 Z # [ 1?.. Gariaci(n+ D)$E(. /tiliza memoria principal % de =ideo -local. para procesar teCturas. 4as teCturas mKs usadas se sit<an en la memoria local -mKs rKpido. % las demKs en la memoria principal. 2ispositi=o 1ART -Tabla de remapeado de direcciones $rKficas., para solucionar conflictos de direcciones entre ambas memorias. Con ello se consi$ue ;ue el c>ip $rKfico =ea las direcciones de una forma <nica, consi$uindose la transparencia.
2.3. Bus PCI, "P.
@F
" 5T+
2.3. Bus PCI, "P.
@1
1. )odo SB +
* *
2ireccionamiento de l,neas de seDal adicionales. B bits adicionales para $enerar nue=os comandos, pudiendose realizar m<ltiples peticiones ->asta 3&. mientras se transfieren datos a tra=s del bus 2U31..FV. !sto es conocido como Pipeline.
2. Bus )asterin$+
*
Independencia de la CP/, siendo posible la simultaneidad de transferencias entre ambas entidades.
2.3. Bus PCI, "P.
@2
Procesamiento de $rKficos 32 resultado+

*
4as teCturas son accedidas directamente en memoria principal durante el renderizado, e=itando el paso pre=io de transferirla a la memoria local, % permitiendo el tratamiento de imK$enes de ma%or tamaDo, dando ma%or realialismo.
2.3. Bus PCI, "P.
@3
2.3. Bus PCI, "P.
@#
)odelo de pro$ramaci(n como estaci(n de traba'o.
2.3. Bus PCI, "P.
@&
Transferencias de datos 1C.
2.3. Bus PCI, "P.
@?
Transferencias de datos 2C.
2.3. Bus PCI, "P.
@@
Transferencias de datos #C.
2.3. Bus PCI, "P.
@B
SeDales PCI
2.3. Bus PCI, "P.
@E
SeDales "P
2.3. Bus PCI, "P.
BF
2.#. Plu$ and Pla%.

* PnP, definici(n+
* * * * Sistema de detecci(n automKtica de dispositi=os -discos, tar'etas de sonido, AIC, modems, etc.. Confi$uraci(n a ba'o ni=el. !stablecimiento de canales de comunicaci(n entre dispositi=o f,sico % su controlador. si$naci(n los recursos de bus+ * 2irecciones de I06. * 5e$iones de memoria. * I5Ts. * Canales 2) -s(lo para IS .. Para controlar un dispositi=o, la CP/ -ba'o el control del dri=er de este dispositi=o., en=,a (rdenes % datos a ste. Posteriormente lee el estado del perifrico. Para ello, la CP/ deberK conocer la direcci(n del dispositi=o ;ue pretende controlar. 2irecci(n de acceso al dispositi=o X canal de comunicaciones. !'emplo+ un puerto serie utiliza dos de los cuatro posibles recursos+ una I5T % una direcci(n de !0S. mbos datos deben ser conocidos tanto por el perifrico como por su controlador. Para el caso de PnP esta asi$naci(n debe ser realizada cada =ez ;ue el PC arranca. Perifricos e Interfaces , 3 ITIS
B1
* PnP, \;u deber,a >acer]
2.#. Plu$ and Pla%.
* !spacios de direcciones del PC dedicados a !0S+
* *
cceso a un dispositi=o+ direcci(n 9N ran$o de direcciones. cceso a la CP/ por parte de un dispositi=o+ interrupciones.
* Puertos de !0S -I6 ports o Base ddress.. * !0S mapeada en memoria principal -I6 memor%.. * Confi$uraci(n. Todas comparten el mismo bus, pero se discriminan mediante la ausencia o presencia de =olta'e en al$unas l,neas de control.
2.#. Plu$ and Pla%.
B2
2.#. Plu$ and Pla%.
B3
2.#. Plu$ and Pla%.
B#
* Puertos de !0S -I6 ports..
* Pasos para alo'ar una direcci(n de !0S -u otro tipo de recurso de bus, como I5Ts en bus IS .+
* !stas labores, a menudo, son desarrolladas por el dri=er -analo$,a con encontrar el n<mero de la casa de al$uien en una calle..
1. !stablecer la direcci(n de !0S en la tar'eta -en uno de sus re$istros.. 2. Permitir al controlador del dispositi=o -dri=er. conocer cuKl es la direcci(n de !0S.
* !0S mapeada en memoria principal -I6 memor%..

*
* I5T.
*
muc>os dispositi=os se les asi$na un espacio de direcciones de la memoria principal -memoria compartida o !0S mapeada en memoria.. !sta memoria estK f,sicamente alo'ada en el dispositi=o. !n el bus IS a cada dispositi=o le es asi$nado una I5T espec,fica. Para el bus PCI, estK permitida la compartici(n de I5T, eCistiendo un dispositi=o pro$ramable encaminador de interrupciones - PIC. encar$ado de asi$nar la I5T correspondiente. Perifricos e Interfaces , 3 ITIS
2.#. Plu$ and Pla%.
B&
* 2) .
*
* * *
Proceso de transferencia de datos desde un perifrico >acia memoria, mediante la CP/+ 1. 4ectura de la CP/ de unos datos de un dispositi=o accesible a tra=s de un espacio de memoria de !0S. 2. !scritura de la CP/ de esos datos en la memoria principal. Proceso de transferencia de datos desde un perifrico >acia memoria, mediante 2) + 1. !n=,o de datos directamente del perifrico >acia la memoria principal. Ao todos los dispositi=os tienen estK capacidad implementadas. 4os canales 2) son s(lo usados por el bus IS . !l bus PCI no implementa este mecanismo, en cambio utiliza un mecanismo me'or+ $esti(n del bus -bus masterin$.. !s parecido a 2) -discos duros denominados /ltra2) .. Permite a los dispositi=os con=ertirse en $estores del bus temporalmente. Ao utiliza canales 2) , puesto ;ue la or$anizaci(n del bus PCI, permite conocer ;u dispositi=o tiene el control del bus % cuKl lo tendrK. Por ello no >a% nin$una asi$naci(n de canales 2) para el bus PCI.
Cuando un dispositi=o en el bus IS ;uiere utilizar el mecanismo 2) , realiza una petici(n 2) usando una l,nea dedicada a tal efecto -similar a una interrupci(n.. l i$ual ;ue las interrupciones, las peticiones 2) son numeradas. Cada n<mero es un canal 2) .
2.#. Plu$ and Pla%.
B?
* !l problema.
* Soluci(n PnP.
* A<mero limitado de I5Ts, canales 2) , puertos de !0S % re$iones de memoria de !0S. 9N Aecesidad de fleCibilidad de coneCi(n de perifricos a buses. * l$unas I5Ts % direcciones estKn mu% estandarizadas -e'.+ teclado, relo'. 9N Ao >a% necesidad de fleCibilidad. * Ao automatizaci(n de las tareas de confi$uraci(n de dispositi=os perifricos. 1. !l pro$rama de confi$uraci(n PnP encuentra todos los dispositi=os ;ue soportan PnP % pre$unta a cada uno ;u recursos de bus necesita. 2. 2ecide ;u recursos puede ad'udicar ->ace un listado de los recursos ad'udicados a dispositi=os no9PnP.. 3. !stablece un criterio -no determinado en la especificaci(n PnP. mediante el cual ad'udicar los recursos de bus.
B@
2.#. Plu$ and Pla%.
1. Comunica a cada dispositi=o ;u recursos le >a sido asi$nado. 2. !l soft3are de control de cada dispositi=o busca, de al$una manera, los recursos asi$nados al dispositi=o ;ue controla. * !'emplo+
*
* 2iferentes particularidades para PCI e IS . * /n criterio com<n de ad'udicar recursos consiste en+
* *
/na tar'eta necesita los si$uientes recursos+ * /na interrupci(n I5T. * 1 )B de memoria compartida. * !l pro$rama de confi$uraci(n PnP lee la petici(n de la tar'eta. * si$na la I5T & % 1 )B del espacio de direcciones de memoria, comenzando por la FCeEFFFFFF. * Informa al controlador del dispositi=o la asi$naci(n de recursos realizada. 4as peticiones pueden tener restricciones -e'.+ se peticiona una I5T determinada..
Se comienza atendiendo la petici(n de un dispositi=o. Se continua con el si$uiente, >asta ;ue todos los dispositi=os estKn ser=idos. Perifricos e Interfaces , 3 ITIS
2.#. Plu$ and Pla%.
BB
ta'os de PnP+
Si en el proceso de ad'udicaci(n >a% un conflicto por escasez de recursos, se =uel=e >acia atrKs, reasi$nando recursos -Rebalanceo, rebalancin-.. 4inuC no realiza esta tcnica mientras ;ue )S 7indo3s s,, en al$unas casos. "uardar la forma en la ;ue se realiz( la <ltima asi$naci(n de recursos. 4as =ersiones 7indo3sEC -% posteriores. % las BI6S PnP realizan esta labor. 4inuC en cambio no. 7indo3sEC -% posteriores. $uarda esta informaci(n en su Pre$istroQ en el disco duro % una BI6S PnP almacena esta informaci(n en una memoria no9=olatil del PC -conocida como !SC2, !Ctended S%stem Confi$uration 2ata. Cuando el PC se arranca por primera =ez, el c>ip BI6S e'ecuta su pro$rama. 4o primero ;ue realiza es una comprobaci(n del >ard3are eCistente. Si eCiste S.6. en el disco la BI6S deberK reconocer el disco % su dri=er. Si el disco es PnP entonces la BI6S utilizarK un mtodo PnP para encontrarlo. Por otro lado, para permitir al usuario la confi$uraci(n manual de la BI6S C)6S % responder a los mensa'es de error cuando arranca el PC, deben estar >abilitadas la pantalla % el teclado. 2e esta forma, la BI6S debe siempre utilizar una confi$uraci(n PnP de dispositi=os para car$ar el S.6. desde el disco. Perifricos e Interfaces , 3 ITIS
BE
* Iniciando el PC+
* * * *
2.#. Plu$ and Pla%.
* *
/na =ez ;ue la BI6S >a identificado el disco, la tar'eta de =ideo % el teclado, estK preparado para arrancar -car$ar el S.6. dentro de la memoria desde disco duro.. duro. Si se le especifica a la BI6S ;ue el S.6. es PnP -PnP S6., la BI6S arrancarK el PC % permitirK al S.6. finalizar la confi$uraci(n PnP. !n caso contrario, la BI6S9PnP intentarK realizar la confi$uraci(n PnP de todos los dispositi=os.
Aplicaciones
/tilit% de confi$uraci(n IS
)C2
Base de datos de confi$uraci(n del fabricante
dministrador de cofi$uraci(n
C$
B)OS PnP
2.#. Plu$ and Pla%.
-2atos de confi$uraci(n
del sistema ampliado.
ESCD
EF
* /PnP+
* * *
Aet3or: PnP, desarrollado por )icrosoft, disponible para 4inuC. 2estinado a instalaci(n de routers, pasarelas, impresoras en red, etc. /PnP utiliza+ * Protocolo SS2P -Simple Ser=ice 2isco=er% Protocol. para encontrar los dispositi=os. * r;uitectura "!A -"eneral e=ent Aotification rc>itecture.. * Protocolo S6 P -Simple 6b'ect ccess Protocol. para controlar los dispositi=os. >ttp+00333.cs.umbc.edu0^dc>a:r10papers0mcommerce.>tml
2.#. Plu$ and Pla%.
E1
2.&. !'emplos de aplicaci(n.

* PCI+
* SIC_s PCI+ Circuitos inte$rados ;ue admiten cierta pro$ramaci(n. Se pueden utilizar librer,as de macroceldas.
!'emplo+ sistema de desarrollo S&E2F281 )CC.
* 2ispositi=os pro$ramables OP" + sistemas de desarrollo de interfaces PCI en los ;ue ciertos detalles de implementaci(n estKn %a pre=iamente definidos. !Cisten >erramientas para la s,ntesis % =erificaci(n del diseDo. * )odelados de alto Ai=el, 4o$iCores+ se trata de descripciones de alto ni=el -G124 o C. confi$urables de componentes sintetizables para implementar el interfaz en un SIC o en un dispositi=o l($ico pro$ramable.
!'emplos+ ltera, Ciprs, Tuic:4o$ic, HilinC.
E2
!'emplo de implementaci(n PCI mediante c>ipset G4B2C&EC con tecnolo$,a G4SI.
E3
* !l c>ipset G4B2C&EC pro=ee el diseDo l($ico necesario para la implementaci(n de buses PCI e IS basados en microprocesadores Pentium. * Caracter,sticas de diseDo+
* * * * * * * * * * *
* )iembros del C>ipset+
Puentes de >ost a buses PCI. Puentes de PCI a IS . Cac> 42 inte$rada. Controlador del sistema de memoria 25 ) inte$rado. rbitrador del bus PCI inte$rado. Pro=isi(n de buffers de memoria en ambos puentes. Soporte de pipelinin$ para Pentium. Soporte de relo'es de procesador % de bus PCI s,ncronos o as,ncronos. G4B2C&E1+ Controlador del sistema Pentium. G4B2C&E2+ Buffer de datos del procesador Pentium. G4B2C&E3+ Puente PCI0IS .
E#
5e$istros de confi$uraci(n del _&E1.
E&
5e$istros de confi$uraci(n del _&E3.
E?
* !'emplo de uso del bus PCI en un PC
-comando scanpci en S6 4inuC.+
pci bus FCFFFF cardnum FCFF function FCFF+ =endor FC11F? de=ice FCF3F& GI Tec>nolo$ies, Inc. GTB3?30B3?& U8T13308)133V pci bus FCFFFF cardnum FCF1 function FCFF+ =endor FC11F? de=ice FCB3F& GI Tec>nolo$ies, Inc. GTB3?30B3?& U8T13308)133 "PV pci bus FCFFFF cardnum FCF@ function FCFF+ =endor FC11F? de=ice FCF?B? GI Tec>nolo$ies, Inc. GTB2C?B? U pollo Super Sout>V pci bus FCFFFF cardnum FCF@ function FCF1+ =endor FC11F? de=ice FCF&@1 GI Tec>nolo$ies, Inc. GTB2C&B?0B0?B? 0B PIPC Bus )aster I2! pci bus FCFFFF cardnum FCF@ function FCF2+ =endor FC11F? de=ice FC3F3B GI Tec>nolo$ies, Inc. /SB pci bus FCFFFF cardnum FCF@ function FCF3+ =endor FC11F? de=ice FC3F3B GI Tec>nolo$ies, Inc. /SB pci bus FCFFFF cardnum FCF@ function FCF#+ =endor FC11F? de=ice FC3F&@ GI Tec>nolo$ies, Inc. GTB2C?B? U pollo Super CPIV pci bus FCFFFF cardnum FCF@ function FCF&+ =endor FC11F? de=ice FC3F&B GI Tec>nolo$ies, Inc. GTB2C?B? CE@ udio Controller pci bus FCFFFF cardnum FCFa function FCFF+ =endor FC1Fec de=ice FCB13E 5ealte: Semiconductor Co., 4td. 5T49B13E0B13EC0B13ECZ pci bus FCFFF1 cardnum FCFF function FCFF+ =endor FC1Fde de=ice FCFF2d nGidia Corporation AG&)?# U5IG TAT2 )odel ?#0)odel ?# ProV
E@

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2. Buses locales normalizados.

2. Buses locales normalizados.

Perifricos e Interfaces , 3 ITIS

2.1. Concepto de bus normalizado

)(dulo !0S Bus del sistema

"estor del bus -Bus )aster.

2.1. Concepto de bus normalizado.

Perifricos e Interfaces , 3 ITIS

4,neas t,picas del bus de control.

2.1. Concepto de bus normalizado.

Perifricos e Interfaces , 3 ITIS

2.1. Concepto de bus normalizado.

Perifricos e Interfaces , 3 ITIS

2.1. Concepto de bus normalizado.

Perifricos e Interfaces , 3 ITIS

2.1. Concepto de bus normalizado.

Perifricos e Interfaces , 3 ITIS

* )todo de arbitra'e+ * Temporizaci(n+ * *

-en sentido temporal o f,sico.

nc>ura del Bus+ nc>o de banda.

2.1. Concepto de bus normalizado.

Perifricos e Interfaces , 3 ITIS

nc>o de banda de al$unos buses t,picos.

5elo' -)1z. #.@@ B B 1F 33 33 ?? 1F 1

Bits B 1? 32 32 32 320?# ?# 1?032 1?

.B. -)B0S. #.@@ 1? 32 #F 132-lectura. ??-escritura. 13202?# &2B 2F0#F 2

Perifricos e Interfaces , 3 ITIS

nc>o de banda re;uerido en al$unas aplicaciones.

2.1. Concepto de bus normalizado.

Perifricos e Interfaces , 3 ITIS

Garias -?, B, J. ranuras -slots. en los ;ue conectar

tar'eta controladora de C2956), =ideo, faC9modem, J

2.1. Concepto de bus normalizado.

IS -Industr% Standard r;uitecture., 1EBB

Bus de datos de 32 bits 5elo'+ B.33 )1z -por compatibilidad con IS .

2.1. Concepto de bus normalizado.

Perifricos e Interfaces , 3 ITIS

!=oluci(n de los procesadores Intel para PC.

2.1. Concepto de bus normalizado.

Perifricos e Interfaces , 3 ITIS

2.1. Concepto de bus normalizado.

Perifricos e Interfaces , 3 ITIS

2.2. Bus T, IS , !IS .

Bus de direcciones de 2F bits Bus de direcciones de 2# bits

2.2. Bus T, IS , !IS .

Perifricos e Interfaces , 3 ITIS

* Bus )C + !rrores cometidos+

2.2. Bus T, IS , !IS .

Perifricos e Interfaces , 3 ITIS

2.2. Bus T, IS , !IS .

Perifricos e Interfaces , 3 ITIS

Comparaci(n de tar'etas de ampliaci(n T % )C

2.2. Bus T, IS , !IS .

Perifricos e Interfaces , 3 ITIS

2.2. Bus T, IS , !IS .

Perifricos e Interfaces , 3 ITIS

2.3. Bus PCI, "P.

2.3. Bus PCI, "P.

2.3. Bus PCI, "P.

2.3. Bus PCI, "P.

Perifricos e Interfaces , 3 ITIS

!scenario de desarrollo del bus PCI.

2.3. Bus PCI, "P.

Perifricos e Interfaces , 3 ITIS