Contador sncrono

Un contador sncrono es un componente de la tecnologa digital , que genera una secuencia de nmeros naturales. La representacin de los nmeros se realiza en el sistema dual . El conjunto de nmeros representables y su orden es componente dependiente. El nmero de posibles nmeros a potencias de dos fijos. Es, por tanto, tambin llamado n-bit contadores

sncronos .Contadores sncronos cuentan, ya que utilizan para todos los niveles de una seal de reloj de circuitos sncronos .

Contenido
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1 edificio 2 propiedades 3 variantes o o o o 3,1 contador descendente 3.2 Con D flip-flop 3.3 Las secuencias de nmeros 3.4 Cualquier nmero de secuencias con repeticiones

Estructura [ Editar ]

4-bit contador sncrono integrado por JK flip-flop

Un contador sncrono de n bits es de n -JK flip-flop que se crear. La entrada de reloj de cada flipflop con un reloj conectado a la CLK. Con esta estructura, todos los flip-flops se ejecutan de forma sncrona con el reloj externo . De ah el nombre del componente (ver ondulacin ). La capacidad de generar una secuencia de nmeros, el resultado de la conexin de las entradas de cada flip-flop. Un flip-flop JK se comporta como un flip-flop T cuando ambas entradas tienen el mismo nivel tienen. Cuando J = K = 1 , los cambios de nivel en la salida y en J = K = 0, que se mantiene sin cambios. Esta propiedad se utiliza para el contador sncrono. A continuacin se muestra uncontador ascendente-4 bits conectadas a las salidas Q 0 a Q 3 descrito anteriormente, los nmeros de hasta recuentos en orden natural.

Q 3 Q 2 Q 1 Q 0 Binario Decimal

Q 3 Q 2 Q 1 Q 0 Binario Decimal

0000

1000

0001

1001

0010

1010

10

0011

1011

11

0100

1100

12

0101

1101

13

0110

1110

14

0111

1111

15

Esto se traduce en la siguiente interconexin: El por lo menos significativa bits ( Q 0 ) es en cada aumento de borde de reloj interruptor y por lo tanto est conectado directamente al reloj CLK. El siguiente bit ms alto ( Q 1 ) es cambiar slo cuando la salida Q 0 a 1 nivel (es decir, ha emitido durante el da anterior a 1).Esto se realiza por Q 0 se conecta a las entradas de la segunda flip-flop El siguiente bit ms alto ( Q 2 ) slo se debe cambiar cuando todos los bits inferiores ( Q 0 y Q 1 ) el nivel de 1 (por lo que durante el ciclo anterior, el nmero binario muestran 11). Se trata de una puerta Y se dio cuenta. El siguiente bit ms alto ( Q 3 ) slo se debe cambiar cuando todos los bits inferiores ( Q 0 , Q 1 y Q 2 ) el nivel de 1 (es decir, han demostrado que el nmero binario 111 en el ciclo anterior). Esto puede ser realizado por una puerta AND adicional, que utiliza-co, el resultado en el paso anterior. El ejemplo puede continuar de esta manera a cualquier gran mostrador para producir. Si, como, los resultados anteriores se utilizan para en la explicacin de la ltima etapa, mientras que la velocidad

de recuento, sin embargo, es muy limitada. Con el fin de lograr un cambio de estado correcta de los bits ms significativos, debe ser la hora del reloj correspondiente borde de la informacin sobre el cambio de estado de los bits menos significativos de la ltima flanco de reloj a travs de toda la cadena de las puertas Y migrado. Por ejemplo, los retardos de puerta de serie 74HCxx de bloques lgicos de tpicamente 15 ns aseguran que un marcador con un 10 MHz contador sncrono del tipo descrito no puede ni siquiera ser de 8 bits de largo!

Propiedades [ Editar ]
En el tipo descrito en la seccin anterior para agregar retardos de puerta (conmutacin retrasos de tiempo). Esto se puede evitar mediante AND los resultados de puerta de bits menos significativos no se utilizan de forma concomitante. En su lugar, cada nivel determina su entrada con su propia puerta que recibe todos los bits menos significativos como la seal de entrada. Por ejemplo, el flip-flop JK se requiere en el bit 7 de un contador de 8 bits, y una puerta de aguas arriba, las entradas de siete bits Q 0 a Q 6interconectado. En una construccin del contador sncrono de este tipo tiene la ventaja sobre la ondulacin que los retrasos de puerta no suman y as mayores velocidades de reloj, o en la misma velocidad de reloj metros ms grandes son posibles. El precio es mucho mayor complejidad, que se implementa fcilmente en FPGA o dedicado ICs integrados, sin embargo. Una ventaja adicional es que un contador de tales sncrono utilizando ms complejas redes de conmutacin en lugar de la puerta Y , cualquier nmero de secuencias (tales como 1, 3, 7, 5, ...), puede representar (ver ms abajo).

Variantes [ Editar ]
Abajo contador [ Editar ]
Un contador descendente sncrono se obtiene por el circuito en lugar de las salidas Q de los anteriormente descrita salidas utilizadas. Con cada reloj que cuenta el contador inverso un paso

atrs. Si el lmite inferior se llega a 0, el contador descendente salta al siguiente paso en el valor mximo.

Con Flip-flop D [ Editar ]

El siguiente circuito muestra un contador progresivo con flip-flops D . Una vez que todos los flip-flops anteriores se ponen a uno (deteccin por puerta), la entrada del siguiente flip-flop se invierte (por los comentarios de su propio estado y un XOR con el resultado de la operacin de la puerta). Adems, este esquema se puede continuar indefinidamente con el fin de obtener una mayor mostrador. Para que el siguiente circuito lgico incluye un contador descendente, las salidas de los flip-flop inversas (deben ) ser utilizados para emitir el conteo. La lgica combinatoria restante para el

control de la siguiente respectiva del flip-flop se mantiene sin cambios.Tambin en este contador es entonces el bit ms bajo (LSB).

4 bits sncrono adelante contador compuesto por D flip-flop (Q 0 es el bit menos significativo)

Cualquier secuencias de nmeros [ Editar ]

Para los nmeros que no se corresponden con el orden natural, lo anterior y puertas deben ser reemplazados por los circuitos ms complejos. Con la ayuda de Karnaugh-Veitch diagramas se puede calcular la rbita de su propia secuencia de conteo. Para este se lleva las salidas del contador sncrono como entradas del diagrama KV y establece un nico grfico para cada dgito binario a. Por este mtodo, todos Zhlfolgen puede ser creado. Para reducir al mnimo el circuito, puede ser que un contador inverso es un mejor punto de partida.

Cualquier nmero de secuencias con repeticiones [ Editar ]

Si dentro de un periodo de cuenta uno o ms nmeros se presentan con mayor frecuencia (alrededor 1,2,2,3) que necesita untranscodificador . Primero uno, cada nmero en la secuencia a un nuevo nmero, de manera que la secuencia resultante no hay nmeros duplicados recibe. En el ejemplo dado sera el 1 0, 2 1, 2 2, 3 3 . De la nueva serie de nmeros (0,1,2,3) es un contador sncrono puede generar, como de costumbre. Las salidas se transforman mediante un transcodificador en los valores numricos deseados.