1.

Les diffrents types de supports physiques

Il y a plusieurs manires d'intgrer physiquement des puces RAM la carte mre ou la carte d'extension. Les systmes anciens utilisent des puces mmoire spares, appeles des puces DIP dou!les ranges de !roches", qui taient raccordes par des connecteurs ou soudes directement une carte. La plupart des systmes modernes utilisent des barrettes mmoires appeles SIMM #ingle In$line Memory Module % module mmoire simple range de !roches de connexion". &e type de module com!ine plusieurs puces sur une petite plaquette enclenche dans un socle de maintien. Le module SIPP est sem!la!le un SIMM, mais utilise des !roches la place du connecteur plat pour se connecter la carte mre. Il est possi!le de trans'ormer une !arrette #I(( en #IMM en supprimant les !roches, ou de trans'ormer une #IMM en #I(( en soudant les !roches. &ertaines socits 'a!riquent des con)ertisseurs de #I(( en #IMM qui permettent au #I(( de se !rancher sur des connecteurs #IMM *+ !roches con)entionnels. Il existe donc actuellement , types de support de mmoire. Les puce -I(, les !arrettes #I((, #IMM et -IMM.

.ne nou)elle gnration de mmoires, la R-RAM, de)raient se gnraliser en /000.

Fig. 11 -es !arrettes #I(, a)ec leurs 'ines pattes soudes sont presque aussi dlicates installer que les puces traditionnelles

1.1 Format d'une barrette SIMM

bit.

Fig. !1 Les !arrettes #IMM *+ !roches sont plus pratiques. L'chancrure gauche )ite qu'elles soient montes l'en)ers. &e sont des !arrettes 2 !its.

1.! Format d'uns barrette SIMM "! bit

#arrette SIMM $! bro%hes "! bits 'ig A L'chancrure au milieu et gauche )ite qu'elle soit monte l'en)ers. Montage d'une barrette SIMM $! bro%hes 3ig 4

3ig A

3ig 4

1." Format d'uns barrette DIMM &' bit

#arrette DIMM 1& bro%hes en &' bits. Montage d'une barrette DIMM 1& bro%hes 3ig A Les deux chancrures au milieu )itent de monter la !arrette 3ig 4 l'en)ers. &es !arrettes existent en *,* ) et en 5 ). La position des chancrures )arie en 'onction de la tension de la !arrette. 3ig A

3ig 4

1.' Format de la barrette (D()M

&e sont des !arrettes mmoires sries constitues de composants /6 !its ou /2 !its " a)ec un connecteur de /2, !roches. 7n a donc une largeur de !us de /6 !its 7ui 8'ai !ien dit /6 !its ". &e type de mmoire de)rait 'aire son apparition d!ut /000.

!. #an%s de mmoire
Les !arrettes mmoire #I((, #IMM et -IMM " sont organises en !ancs sur les cartes mres et les cartes mmoires. 9ous de)e: conna;tre l'agencement du !anc de mmoire et sa position sur les cartes mres et les cartes mmoires quand )ous a8oute: de la mmoire au systme. <n outre, les diagnostics mmoire indiquent les emplacements des erreurs par octet et par adresse et )ous de)e: utiliser ces chi''res pour sa)oir o= se trou)e le !anc d'ectueux. Les !ancs de mmoire correspondent, en gnral, la capacit du !us de donnes du microprocesseur. Le *ableau sui+ant montre la taille de %haque ban% selon le type de P, Pro%esseur 2+22 2+26 >26 *26#?, #L, #L& *26-? ,26#L&,#L&> ,26#?, -?, -?>, -?, (entium #us de donnes 2 !its /6 !its /6 !its /6 !its *> !its /6 !its *> !its 6, !its *aille du ban% .Parit/ 0 !its /2 !its /2 !its /2 !its *6 !its /2 !its *6 !its @> !its SIMM "0 bro%hes par ban% / > > > , > , 2 SIMM $! bro%hes par ban% / ,!ancs" / >!ancs" / >!ancs" / >!ancs" / / >!ancs" / >

Le nom!re de !its de chaque !anc peut Atre 'ait de simples puces ou de #IMM. (ar exemple, dans un systme >26 utilisant un !anc /2 !its, )ous pourrie: 'aire un !loc de /2 puces d'une capacit de / !it, ou utiliser quatre puces d'une capacit de , !its, pour les !its de donnes, et deux puces d'une capacit de / !it comme !its de parit. La plupart des systmes modernes nButilisent pas de puces mais des #IMM. #i le systme dispose d'un !anc /2 !its, il utilisera plutCt des #IMM *+ !roches, deux par !anc. Doutes les !arrettes #IMM d'un mAme !anc doi)ent Atre de la mAme taille et du mAme type. &omme )ous pou)e: le constater, les #IMM *+ !roches sont moins intressants pour les systmes *> !its parce que )ous de)e: en utiliser quatre par !anc E &es #IMM nBtant disponi!les quBen / Mo ou , Mo, cela signi'ie qu'un ban% doit faire ' Mo ou 1& Mo de mmoire. II n'y a pas de capacit intermdiaire. L'utilisation de SIMM "0 bro%hes dans un systme *> !its limite arti'iciellement la con'iguration de la mmoire et n'est pas conseill. #ur les systmes *> !its qui utilisent des SIMM $! bro%hes, chaque #IMM reprsente un !anc spar et peut Atre a8out ou enle) indi)iduellement, et non 'orcment par groupe de quatre. La con'iguration de la mmoire est ainsi plus 'acile et plus souple. (ar contre sur des systmes 6, !its comme les (entium II, les !arrettes #IMM doi)ent Atre utilises par paires. #eules les !arrettes -IMM de 6, !its peu)ent Atre montes par unit. La disposition physique sur les cartes mres ou les cartes mmoire est ar!itraire, elle est dtermine par les constructeurs. 9ous pou)e: choisir la disposition de )otre carte mre ou de )os cartes d'extension en 'aisant des tests, mais cela prend du temps et ce n'est pas tou8ours 'acile, surtout si )ous a)e: des pro!lmes a)ec )otre systme. La documentation de )otre systme ou de )otre carte )ous y aidera.

!.1 Mmoire a+e% Parit et sans Parit.

Les mmoires a)ec parit sont des mmoires qui utilisent / !it supplmentaire pour stocFer la parit d'un octet 2 !its ". &'est dire que lorsque le systme crit un octet, par exemple ++++ ++/+, il compte le nom!re de !it qui sont /. #i ce nom!re est pair alors le !it de parit est mis + sinon il est mis /. -e mAme, chaque lecture, le systme recalcule le nom!re de !it / et )ri'ie que le rsultat correspond !ien la )aleur stocFe. (our que le contrCle de parit soit e''ectu, il 'aut au prala!le qu'il soit acti) dans le !ios. Lorsqu'une erreur de parit est dtecte, le systme est tou8ours arrAt !rutalement a)ec un message du type 1 'P)(I*1 2((3( )* 0)#4-00#2. S1S*2M 5)L*2D.' <t cela pour les systmes d'exploitation -7#, GindoHs )*.// et GindoHs 05, car c'est une erreur matrielle classi'ie de '3ADAL<' et que l'on ne peut pas ignorer. (ar contre certains systmes comme Linux ou #&7$ .nix, grent eux mAme cette erreur soit en dtournant l'interruption +>h soit en mettant :ro le !it @ du port @+h. &ertain type de mmoire stocFe le nom!re de !it impair au lieu du nom!re de !it pair. Le ta!leau sui)ant 'ournit la )aleur du !it de parit en 'onction du type de mmoire

*ype Parit pair Parit impaire

#its de donnes 0000 0000 1000 1001 1000 1000 0111 0000

6ombre de 1 pair impair pair impair

#it de parit 0 1 1 0

". Stru%ture physique de la mmoire.

La mmoire est organise sous la 'orme d'une grille dont chaque nIud correspond un transistor. 7n utilise la capacit rsiduelle du transistor pour stocFer l'in'ormation.

Le processeur en)oie l'adresse complte au multiplexeur J d multiplexeur de la mmoire, le M.?, et spci'ie s'il s'agit d'une lecture ou d'une criture. Le circuit de multiplexage di)ise l'adresse en deux parties. Les !its de poids 'ort contiennent l'adresse de la ligne et les !its de poids 'ai!les l'adresse de la colonne. Le signal (oH )dress Stro! ()S " est gnr pour indiquer la -RAM qu'il s'agit d'une adresse ligne. (uis le signal &olumn Adress #tro! ,)S " est gnr pour indiquer la -RAM qu'il s'agit d'une adresse colonne. #i une lecture est e''ectue alors le !it, situ l'intersection de la ligne et de la colonne, est en)oy sur la ligne de donne. -ans le cas contraire la donne est crite la mAme intersection.

La mmoire est compose de transistors que l'on utilise comme des condensateurs. A'in de compenser les pertes de charge de ces condensateurs la mmoire doit Atre rgulirement ra'ra;chie. (endant le ra'ra;chissement, il n'y a pas d'accs possi!le la mmoire, ni en lecture ni en criture. Le processeur doit attendre quelques cycles pour que le ra'ra;chissement soit termin. &es temps d'attente, appel en anglais 7aitstates ou *emps de Laten%e, 'ont chuter les per'ormances du systme. 7n s'e''orce donc de les rduire autant que 'aire se peut. Ils ne sont pas les mAmes pour tous les composants, de sorte qu'il existe des composants de mmoire plus ou moins rapides. Les temps d'accs s')aluent en nano secondes et sont compris entre ,+ ns et />+ ns. .ne nano seconde )aut un milliardime de seconde % /+$0 s E ". (lus ce temps est long, plus le composant de mmoire est lent.

La )itesse de ra'ra;chissement ne peut pas s'adapter la )itesse d'accs des composants de mmoire. <lle est tenue de respecter des limites !ien prcises imposes par la construction de la carte mre. (our les cartes mres modernes, on exige en gnral un temps d'accs de 6+ ns , @+ ns ou 2+ ns. L'utilisation de composants de mmoire plus lents pro)oque en gnral de gra)es erreurs de lecture alors que des composants plus rapides n'apportent aucun gain de )itesse supplmentaire. Au contraire, les mmoires trs rapides, par exemple a)ec ,+ ns de temps d'accs ncessitent )entuellement aussi un ra'ra;chissement plus rapide et si la carte mre ne le 'ournit pas en temps )oulu, il y a de 'ortes chances pour que la mmoire ait d8 tout ou!li. La perte de per'ormance due aux temps d'attente est trs sensi!le sur les cartes mres modernes cadences /++ Mh: et da)antage. (our remdier ce pro!lme, on utilise deux procds 'ondamentalement di''rents, seuls ou com!in1 .n cache externe de mmoire statique, gnralement de >56 Ko. -e nou)elles technologies des mmoires, les ()M 2D3, #2D3, SD()MR-RAM

".1 ,hronogramme des %y%les d'a%%8s.

Les !o;tiers de mmoire dynamique n'ont pas de commande de )alidation. &e rCle est remplit par la con8onction des signaux RA# et &A#. Il y a trois cycles de !ase pour une mmoire dynamique, le cycle de lecture, le cycle d'criture et le cycle de ra'ra;chissement

".! ,y%le de le%ture

DaccsRA# 1 &'est le temps d'accs partir de l'acti)ation du signal RA#. Il s'agit du temps d'accs e''ecti' en lecture. Daccs&A# 1&'est le temps d'accs partir de l'acti)ation du signal &A#. Dprcharge&A# 1&'est le temps de pr chargement du signal RA#. Aprs chaque accs il 'aut garantir une certaine dure d'inacti)it RA# dsacti) " a)ant de pou)oir commencer un nou)eau cycle par exemple de 6+ ns ". Le temps de cycle est l'inter)alle de temps minimum sparant deux demandes d'accs successi)es en lecture ou en criture

"." ,y%le d'%riture

Le mode le plus 'rquent est le mode LcontrCl par &A#L. Le signal d'criture RG est positionn a)ant le &A# ce qui pro)oque l'criture. -ans le mode 'late Hrite cycleL on gnre le signal RG aprs le &A#. -ans ce cas c'est le signal RG qui pro)oque l'criture. &ela permet de lire et d'crire un mot en un seul cycle.

DHrite est la dure du signal RA# en criture, il est sou)ent gale DaccsRA#.

".' ,y%le de rafra9%hissement

A l'intrieur du !o;tier, le ra'ra;chissement se 'ait par ligne entire. &haque accs pro)oque le ra'ra;chissement de toute la ligne adresse.

.n mcanisme de ra'ra;chissement doit garantir l'accs priodique chaque ligne, en 'ournissant son adresse accompagn du signal RA#. &eci dit, ces caractristiques temporelles s'a8outent de nom!reuses contraintes secondaires comme le temps de pr positionnement des adresses a)ant le RA# et le &A#, la dure minimale du signal &A#, le temps de pr positionnement de la donne en criture a)ant le RA# etcM &haque modle a ses contraintes particulires. Il peut y a)oir plus de ,+ paramtres temporelsM

'.1 Mmoire FPM D()M.

(our de la mmoire -RAM tout court, l'accs une donne se 'ait en modi'iant le signal RA# et &A# pour chaque lectureJcriture et ceci mAme si la donne sui)ante se trou)e sur la mAme ligne ou colonne. ,y%le de le%ture de la mmoire FPM

(our la mmoire 3(M -RAM, lorsque la donne se trou)e sur la mAme ligne, la descente du signal RA# mmorise l'adresse de la ligne durant tout l'accs. -onc pour accder plusieurs colonnes de cette ligne dans un ordre quelconque ", il est 8uste ncessaire de prsenter l'adresse de la colonne dsire dans la ligne slectionne par le RA#. &ela permet d'acclrer l'accs aux donnes se trou)ant sur la mAme ligne. 7n conomise ainsi le Diming du RA#. (our accder la donne, le signal &A# doit rester l'tat !as. La notion de 3ast (age )ient du 'ait que la slection de la ligne correspond la slection d'une page dans une li)re et la lecture dans cette page correspond la lecture des di''rentes colonnes. ,as de plusieurs a%%8s %ons%utif -

La mmoire 3(M 3ast (age Mode " existe en @+ et 6+ ns. L'accs le plus rapide de la 3(M est 4:":":" 66MN: " contrairement la RAM classique qui est de 4:4:4:4. <n 'ait cela correspond au cycle &(. ncessaire la lecture ou l'criture. &ela signi'ie qu'il 'aut 5 cycles d'horloge pour lireJcrire la premire donne, puis * cycles pour les * autres. La !ande passante maximale est de /@, MoJs.

'.! Mmoire 2D3.

&ette a!r)iation, signi'ie 2;tended Data 3ut. Les composants de cette mmoire permettent de conser)er plus longtemps l'in'ormation, on peut donc ainsi espacer les cycles de ra'ra;chissement. -'autre part, par rapport la 3(M, le signal &A# n'a pas !esoin d'Atre maintenu pour lire la donn, on peut donc anticiper sur le prochain Pre%harge *ime de la mmoire, c'est dire le prochain cycle mmoire. La RAM <-7, qui n'existe qu'en modules #IMM, ncessite une logique de ra'ra;chissement particulire. <lle ne peut donc pas Atre utilise sur les anciennes cartes mres de ,26 ou de (entium car les contrCleurs de mmoire de ces cartes ne sont pas conOus cet e''et. #i le &A&N< secondaire constitue le remde le plus courant pour pallier la lenteur de la RAM par rapport la )itesse des processeurs, la mmoire 2D3 2xtended Data 3ut ou N(M pour Nyper (age Mode" entend par)enir au mAme rsultat pour certaines cartes mres non quipes de cache L> ". L'a8out d'un )errou de type - -$Latch" permet de charger une nou)elle adresse en entre sans attendre la )alidation d'une donne en sortie. Les cycles de latence entre deux lectures sont minimiss, d'o= un 'onctionnement de l'ordre de 5+ MN: , contre >5 MN: pour de la -RAM @+ ns en 3(M. Pon contente de s'adapter la 'rquence externe d'un processeur comme le (entiumJ/++, )oire le (entiumJ/** en mode !urst, la mmoire <-7 n'engendre qu'un surcoQt limit 5 R. &ompati!le a)ec la -RAM classique, elle exige toute'ois une carte mre spci'ique pour tourner pleine )itesse. ,y%le de le%ture de la mmoire 2D3

La RAM <-7 permet la rduction de la dure des cycles de mmoire en condensant la temporisation des &A# pour o!tenir plus de donnes en sortie d'une squence d'accs. <n cycle d'horloge cela se reprsente par 4:!:!:!. -es augmentations de per'ormances des ordinateurs de l'ordre de /5R sont possi!les par rapport la mmoire 3(M -RAM. Le d!it maximum de la mmoire <-7 -RAM se situe aux alentours de >6, MoJs. Doute'ois, 'ace la popularit grandissante de la mmoire #-RAM ce type de mmoire de)rait d!uter son cycle de dsutude )ers la 'in /002.

'." Mmoire #2D3.

La RAM 4<-7 #urst 2;tended Data 3ut" est une )olution de la RAM <-7 il s'agit d'une )ariante de l'<-7 ou les lectures et les critures sont e''ectues en mode ra'ale. Le secret rside dans le mode #urst que l'on arri)e 'aire supporter ces composants. 7n n'adresse plus chaque unit de mmoire indi)iduellement lorsqu'il 'aut y lire ou y crire des donnes. 7n se contente de transmettre l'adresse de dpart du processus de lectureJcriture et la longueur du !loc de donnes 4urst ". &e procd permet de gagner !eaucoup de temps, notamment a)ec les grands paquets de donnes tels qu'on en manipule a)ec les applications modernes. La RAM 4<-7 permet d'acclrer les accs en mmoire de 5+ R /++ R pour atteindre 66 MN:. &ela su''it pour o!tenir un accs sans Gait #tates sur tous les systmes (entium existant l'heure actuelle et ceci pour des 'rais de 'a!rication peine plus le)s que pour la classique -RAM. &omme pour la LsimpleL RAM <-7, il 'aut aussi, pour la RAM 4<-7, que la carte mre soit adapte la technologie en question, c'est$$dire qu'elle comporte un 8eu de puces et un 4I7# qui soient capa!les de supporter ce type de mmoire. La RAM 4<-7 ne 'onctionne pas sur les anciennes cartes mres, pas mAme sur celles qui comportent un support pour la RAM <-7 E

Malheureusement cette mmoire n'tait supporte que par peu de chipsets, et posait des pro!lmes a)ec les !us cadencs plus de 66 MN:, d'ou une disparition trs rapide du march. L'accs le plus rapide de la 4<-7 est 4: 1:1:1 66MN:.

'.' Mmoire SD()M.

La Syn%hronuous Dynami% (andom )%%ess Memory est galement une )olution de la classique -RAM. &ontrairement la RAM 4<-7, on a choisi ici un procd trs complexe pour accder plus rapidement aux contenus de la mmoire. La #-RAM se compose en interne de deux !ancs de mmoire et des donnes peu)ent Atre lues alternati)ement sur l'un puis sur l'autre de ces !ancs grSce un procd d'entrelacement spcial. Le protocole d'attente de)ient donc tout 'ait inutile. La #-RAM peut Atre cadence la mAme )itesse que le processeur, la deuxime gnration de ces composants pou)ant atteindre des 'rquences 8usqu' /6+ MN:. 7n peut ainsi synchroniser les entresJsorties a)ec l'horloge systme, ce qui acclre considra!lement les changes. La #-RAM ma;trise en outre le mode Pipelined #urst qui apporte un gain de )itesse supplmentaire, comme pour la RAM 4<-7. La #-RAM n'est disponi!le qu'en modules DIMM. Il 'aut donc des emplacements spciaux sur la carte mre et, comme pour la RAM <-7 et 4<-7, un 8eu de puces et un 4I7# adapts. &'est la seule RAM actuelle a supporter un !us de /++ MN: E <n'in du moins thoriquement, c'est ce qui tait pr)u. <n 'ait les #-RAM /+ ns taient pr)ues pour passer cette 'rquence, mais dans la pratique cela ne sera )rai que pour les #-RAM /+ ns de trs !onne qualit. Logiquement les #-RAM supportant cette 'rquence a coup sur ont des temps d'accs de 2ns ... La )itesse de la #-RAM se mesure normalement en MN:, alors que l'<-7 se mesure en ns nano seconde ". #i les #-RAM sont spci'ies /+ ou /> ns, ces )itesses ne sont pas compara!les aux 6+ns de l'<-7. Les /+ ns de la #-RAM correspondent seulement une partie du cycle entresJsorties mmoire, alors que les 6+ ns de l'<-7 correspondent un cycle di''rent. #ache: en'in que le changement de mmoire de l'<-7 la #-RAM n'apporte qu'un gain minime sur les per'ormances gnrales de la machine / >R". L'accs le plus rapide de la #-RAM est 4:1:1:1 66MN:. <lle est donc synchrone a)ec l'horloge systme pour la lectureJcriture des * dernires donnes. La bande passante maximale est de 5>, MoJs 66 Mh: et de 2++ MoJs /++ Mh:.

'.4 Mmoire DD( SD()M et SLD()M.

La --R RAM /++ Mh: est une autre )ariante de la mmoire #-RAM. La di''rence principale entre la #-RAM et la --R #-RAM est que la --R #-RAM a la capacit d'utiliser la monte aussi !ien que la descente de l'horloge pour trans'rer les donnes ce qui a pour consquence de dou!ler ses per'ormances de trans'ert de donnes. Le taux de trans'ert maximum de la --R #-RAM est de /,6 ToJs . La SLD()M est elle cadence >++ Mh:.

'.& Mmoire (ambus D()M .(D()M/.

La R-RAM est un concept entirement nou)eau qui utilise une nou)elle architecture de module de mmoire possdant !eaucoup moins de !roches. #es principales caractristiques sont 1 une )itesse trs le)e de ,++ Mh: une architecture synchrone l'utilisation de la monte et de la descente des cycles d'horloge 2++ Mh: pour mes donnes ". (uisque chacun des aspects de sa structure interne comme la longueur des conducteurs, les capacit de inter$ !roche, l'oscillation de la tension ont t rigoureusement red'inis, ce type de mmoire peut o''rir des rendements trs le)s. .ne simple !arrette de mmoire RAM4.# 'ourni des per'ormances en)iron de * 'ois suprieure aux modules de mmoire de #-RAM de 6,$!its /++mh:. <n 'ait il s'agit de !loc mmoire de /6 ou /2 !its monts en sries a)ec une 'rquence de 2++ Mh: ce qui donne un taux de trans'ert de /,6 ToJs. (ar exemple un systme un seul canal de cette mmoire peut atteindre 8usqu' /,6 ToJs de taux de trans'ert. L'a)antage principal a)ec la Ram!us est que des contrCleurs peu)ent Atre conOus pour utiliser > ou mAme , canaux en parallle. .n systme > canaux atteindra *,> ToJs tandis qu'un systme , canaux pourra aller aussi haut que 6,, ToJs E

#us mmoire %on+entionnel

#us srie (am#us ,ontr<leur a+e% un %anal = 1>& ?o@s 3ig >

Il s'agit d'une !arette de 6, !its constitue de , composants mmoires de /6 !its montes en srie. 7n a donc un !us de /6 !its cadenc 2++ Mh:. 2++ +++ +++ U /6 " J 2 !its " J /+>, 3ig / U /+>, " % /,6 ToJs ,ontr<leur a+e% deu; %anau; = ">! ?o@s Il s'agit d'une !arette de 6, !its constitue de /6 composants mmoires 3ig * de , !its montes en parrallles. ,ontr<leur a+e% quatre %anau; = &>' ?o@s 3ig ,

3ig /

3 3ig >

3ig *

3ig ,

Les barrettes (D()M peu+ent Atre %ha9ns sur une bus.

'.$ Mmoire )uto:%orre%tri%e 2,, et )2,,.

La mmoire <&& 2rror ,orrecting ,ode " est une mmoire qui peut dtecter , erreurs et corriger une erreur sans arrAter le systme. Alors que la mmoire A<&& Ad)anced <rror &orrecting &ode " est une mmoire qui peut dtecter , erreurs et corriger , erreurs sans arrAter le systme. 7n donc une augmentation du ni)eau de scurit, la contre partie de ce gain de scurit est une consommation plus importante des ressources systme pour enregistrer les donnes. &e qui dgrade lgrement les per'ormances du systme.