SASE2013 Introduccion Practica A Los FPGA

Introducci on pr actica a los FPGA
Ing. Roberto Simone
August 16, 2012
Ing. Roberto Simone ()
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Itinerario de la presentaci on
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Implementaci on de un sistema dedicado. Chau compuertas, hola FPGA. El FPGA no muerde. Ejemplos en VHDL.
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Implementaci on de un sistema dedicado
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Opci on con microprocesador
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Opci on con l ogica discreta
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Puntos a favor de los microprocesadores
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Un chip tiene resueltos buena parte del hardware:
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CPU.
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CPU. Memorias de programa y de datos.
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CPU. Memorias de programa y de datos. Puertos de E/S.
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CPU. Memorias de programa y de datos. Puertos de E/S. M odulos indispensables:
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Conversor A/D.
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Conversor A/D. Timers.
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Conversor A/D. Timers. USART.
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Es REPROGRAMABLE.
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Es REPROGRAMABLE. Solo debemos preocuparnos del rmware y la periferia anal ogica.
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Situaciones problem aticas: Caso 1 - DMA
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La CPU puede ser un cuello de botella.
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La CPU puede ser un cuello de botella. DMA
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La CPU puede ser un cuello de botella. DMA Para fsamp > 1MSPS el A/D suele ser externo.
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La CPU puede ser un cuello de botella. DMA Para fsamp > 1MSPS el A/D suele ser externo. Para capacidad > 1MB la RAM suele ser externa.
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La CPU puede ser un cuello de botella. DMA Para fsamp > 1MSPS el A/D suele ser externo. Para capacidad > 1MB la RAM suele ser externa. El MCU debe ejecutar varias instrucciones en 1s y direccionar mas de 1MB externo.
Ing. Roberto Simone () Introducci on pr actica a los FPGA August 16, 2012 11 / 84

La CPU puede ser un cuello de botella. DMA Para fsamp > 1MSPS el A/D suele ser externo. Para capacidad > 1MB la RAM suele ser externa. El MCU debe ejecutar varias instrucciones en 1s y direccionar mas de 1MB externo.RARO

Situaciones problem aticas: Caso 2 - PCI
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El reloj es de 33MHz, tCLK = 30, 3ns .
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El reloj es de 33MHz, tCLK = 30, 3ns . Dif cil de atender para un microcontrolador.
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El reloj es de 33MHz, tCLK = 30, 3ns . Dif cil de atender para un microcontrolador. En el mejor de los casos no podr a realizar otra funci on.

Situaciones problem aticas: Caso 3 - Generaci on de video
En los monitores los p xeles se encienden en secuencia.
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Las se nales anal ogicas de ROJO, VERDE y AZUL deben ingresar en secuencia.
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Para una resoluci on de 640 x 480 p xeles deben ser ingresados cada 40ns.
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El reloj adecuado es de 25,176MHz.
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Los colores R, G, B de cada p xel se guardan en una memoria llamada frame buer.
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La memoria es le da a medida que se muestra la imagen.
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Para dibujar una imagen guardamos datos en el frame buer.
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Situaciones problem aticas: Caso 4 - Analizadores de protocolo
Decodican protocolos de mediana complejidad, como IIC.
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Decodican protocolos de mediana complejidad, como IIC. O protocolos altamente sosticados como USB.
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Decodican protocolos de mediana complejidad, como IIC. O protocolos altamente sosticados como USB. Un microcontrolador no puede registrar todas las transiciones de las se nales.
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Decodican protocolos de mediana complejidad, como IIC. O protocolos altamente sosticados como USB. Un microcontrolador no puede registrar todas las transiciones de las se nales. Tampoco tiene la memoria para almacenar todos los eventos.
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Chau compuertas, hola FPGA
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L ogica discreta: Mapas de Karnaugh
Partimos de la especicaci on de un circuito combinacional.
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S = D .B + D .B .A
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Los mapas de Karnaugh son pr acticos hasta 4 variables.
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Los mapas de Karnaugh son pr acticos hasta 4 variables. Con 5 variables, el m etodo no es tan directo.
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Los mapas de Karnaugh son pr acticos hasta 4 variables. Con 5 variables, el m etodo no es tan directo. Para mas de 5 variables es inviable.
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Los mapas de Karnaugh son pr acticos hasta 4 variables. Con 5 variables, el m etodo no es tan directo. Para mas de 5 variables es inviable. No considera que m ultiples salidas pueden compartir parte de sus circuitos.
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Los mapas de Karnaugh son pr acticos hasta 4 variables. Con 5 variables, el m etodo no es tan directo. Para mas de 5 variables es inviable. No considera que m ultiples salidas pueden compartir parte de sus circuitos.
Orientado a la implementaci on de circuitos con compuertas.
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Mapeo tecnol ogico: AND-OR
Surge directamente del mapa de Karnaugh.
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Mapeo tecnol ogico: OR-AND
Lo obtenemos agrupando 0s en el mapa. S = (D + B ).(B + A).(D + B )


Mapeo tecnol ogico: NAND-NAND
Aplicamos De Morgan a la suma de productos S = D .B + D .B .A = D .B .D .B .A


Mapeo tecnol ogico: NOR-NOR
Aplicamos De Morgan al producto de sumas S = (D + B ).(B + A).(D + B ) = (D + B ) + (B + A) + (D + B )


L ogica discreta: Otros problemas
Un error en el PCB: PCB a la basura.
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Un error en el PCB: PCB a la basura. Problemas para distribuir en el PCB se nales sensibles como el reloj.
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Un error en el PCB: PCB a la basura. Problemas para distribuir en el PCB se nales sensibles como el reloj. PCB tama no ba no: kilos y kilos de electr onica.
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Un error en el PCB: PCB a la basura. Problemas para distribuir en el PCB se nales sensibles como el reloj. PCB tama no ba no: kilos y kilos de electr onica. Dise nos ultrar gidos: Dif ciles de actualizar.
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Mapeo tecnol ogico: FPGA
Los FPGA est an repletos de tablas llamadas Look-Up Tables.
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Los FPGA est an repletos de tablas llamadas Look-Up Tables. Las LUTs son SRAM de alta velocidad.

Los FPGA est an repletos de tablas llamadas Look-Up Tables. Las LUTs son SRAM de alta velocidad. Las LUTs son reprogramables.

Podemos usar o no un ip-op junto con la LUT.
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Podemos usar o no un ip-op junto con la LUT. Nos permite construir circuitos secuenciales.

Podemos usar o no un ip-op junto con la LUT. Nos permite construir circuitos secuenciales. Surge el elemento l ogico ( LE ).

Disponemos de autopistas ( ruteo ) para conectar las se nales de los LE entre s y con los terminales del chip.

Conguraci on del FPGA
Armar un circuito con un FPGA consiste de
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Llenar las tablas de verdad.


Determinar si usamos o no cada ip-op.


Determinar si usamos o no cada ip-op.


Conectas las entradas y salidas de los LE.


T ecnica de dise no
No tienen sentido minimizar funciones con los mapas de Karnaugh
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T ecnica de dise no
No tienen sentido minimizar funciones con los mapas de Karnaugh S = D .B + D .B .A
Debemos llenar los 16 casilleros de cada LUT.
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T ecnica de dise no
Si llenamos las LUT a mano volvemos a la antigua t ecnica de dise no.
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T ecnica de dise no
Si llenamos las LUT a mano volvemos a la antigua t ecnica de dise no. Actualmente se trabaja a nivel RTL.
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El FPGA no muerde
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El FPGA no muerde
Dise no de ejemplo
Paso 1: Especicaci on del dise no Al tocar 2 botones simult aneamente se enceder a el LED.
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El FPGA no muerde
Dise no de ejemplo
Paso 1: Especicaci on del dise no Al tocar 2 botones simult aneamente se enceder a el LED.
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El FPGA no muerde
Dise no de ejemplo
Paso 2: Elegir un FPGA
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El FPGA no muerde
Dise no de ejemplo
Paso 2: Elegir un FPGA Fabricantes de FPGA:
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El FPGA no muerde
Dise no de ejemplo
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El FPGA no muerde
Dise no de ejemplo
Paso 2: Elegir un FPGA ALTERA: Familias de FPGA
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El FPGA no muerde
Dise no de ejemplo
Paso 2: Elegir un FPGA ALTERA: Familias de FPGA CPLD
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El FPGA no muerde
Dise no de ejemplo

MAX 7000 MAX II
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El FPGA no muerde
Dise no de ejemplo

MAX 7000 MAX II
FPGA
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El FPGA no muerde
Dise no de ejemplo

MAX 7000 MAX II
FPGA
Cyclone - bajo costo
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El FPGA no muerde
Dise no de ejemplo

MAX 7000 MAX II
FPGA
Cyclone Cyclone Cyclone Cyclone Cyclone I II III IV V
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El FPGA no muerde
Dise no de ejemplo

MAX 7000 MAX II
FPGA
Arria - gama media
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El FPGA no muerde
Dise no de ejemplo

MAX 7000 MAX II
FPGA
Arria - gama media Stratix - tecnolog a de punta
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El FPGA no muerde
Dise no de ejemplo
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El FPGA no muerde
Dise no de ejemplo
Paso 2: Elegir un FPGA FPGA Cyclone I
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El FPGA no muerde
Dise no de ejemplo
Paso 2: Elegir un FPGA FPGA Cyclone I Elementos l ogicos
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El FPGA no muerde
Dise no de ejemplo

EP1C3: 2910 LE. EP1C4: 4000 LE. EP1C6: 5980 LE. EP1C12: 12060 LE. EP1C20: 20060 LE.
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El FPGA no muerde
Dise no de ejemplo

Encapsulados
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El FPGA no muerde
Dise no de ejemplo

Encapsulados
EP1CxT100: 100 pines TQFP. EP1CxT144: 144 pines TQFP. EP1CxQ240: 240 pines PQFP. EP1CxF256: 256 pines FBGA. EP1CxF324: 324 pines FBGA. EP1CxF400: 400 pines FBGA.
El FPGA no muerde
Dise no de ejemplo
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El FPGA no muerde
Dise no de ejemplo
Paso 2: Elegir un FPGA Kit de entrenamiento EDUDEVICES
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El FPGA no muerde
Dise no de ejemplo
Paso 3: Dibujar el circuito
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El FPGA no muerde
Dise no de ejemplo
Paso 3: Dibujar el circuito
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El FPGA no muerde
Dise no de ejemplo
Paso 4: Asignar pines
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El FPGA no muerde
Dise no de ejemplo
Paso 4: Asignar pines
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El FPGA no muerde
Dise no de ejemplo
Paso 5: S ntesis
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El FPGA no muerde
Dise no de ejemplo
Paso 5: S ntesis
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El FPGA no muerde
Dise no de ejemplo
Paso 6: Programar el chip
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El FPGA no muerde
Dise no de ejemplo
Paso 6: Programar el chip PLD POD Programador de Edudevices ( USB Blaster compatible )
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Ejemplos en VHDL
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Ejemplos en VHDL
Lenguajes descriptores de hardware
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Ejemplos en VHDL
se nalC es se nal A AND se nal B
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Ejemplos en VHDL
se nalC es se nal A AND se nal B conectar se nal A a pin 1
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Ejemplos en VHDL
se nalC es se nal A AND se nal B conectar se nal A a pin 1 conectar se nal B a pin 2
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Ejemplos en VHDL
se nalC es se nal A AND se nal B conectar se nal A a pin 1 conectar se nal B a pin 2 conectar se nal C a pin 3
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Ejemplos en VHDL
VHDL
VHSIC Hardware Description Language.
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Ejemplos en VHDL
VHDL
VHSIC Hardware Description Language. Sint axis semejante a PASCAL.
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Ejemplos en VHDL
VHDL
VHSIC Hardware Description Language. Sint axis semejante a PASCAL. Descripto en el est andar IEEE 1164.
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Ejemplos en VHDL
Primer dise no
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Ejemplos en VHDL
Uso de WITH SELECT
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Ejemplos en VHDL
Uso de PROCESS
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Ejemplos en VHDL
Uso de PROCESS
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Ejemplos en VHDL
Destello de un LED
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Ejemplos en VHDL
Vista RTL
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Ejemplos en VHDL
Vista RTL - MUX
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Ejemplos en VHDL
Vista RTL - Comparador
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Ejemplos en VHDL
Vista RTL - Incrementador
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Ejemplos en VHDL
Vista RTL - Reinicio del conteo
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Ejemplos en VHDL
Vista RTL - L ogica de salida
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Ejemplos en VHDL
Contador BCD - Contador con ENABLE
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Ejemplos en VHDL
Contador BCD - Uso de componentes
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Ejemplos en VHDL
Contador BCD - Ticks
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Ejemplos en VHDL
Generador VGA
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Ejemplos en VHDL
Generador VGA - Sincronismo horizontal
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Ejemplos en VHDL
Generador VGA - Sincronismo vertical
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Ejemplos en VHDL
Generador VGA - VGA sync
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Ejemplos en VHDL
Generador VGA - Sincronismos
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Ejemplos en VHDL
Displays 7 segmentos multiplexados
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Ejemplos en VHDL
Displays 7 segmentos multiplexados - Diagrama de estados
August 16, 2012
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Ejemplos en VHDL
Displays 7 segmentos multiplexados - M aquina de estados
August 16, 2012
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Ejemplos en VHDL
Displays 7 segmentos multiplexados - Transiciones de estados
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Ejemplos en VHDL
Conversor A/D por contador
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Ejemplos en VHDL
Conversor A/D por contador
August 16, 2012
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Introducci on pr actica a los FPGA

Ing. Roberto Simone

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Implementaci on de un sistema dedicado

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Implementaci on de un sistema dedicado

Un chip tiene resueltos buena parte del hardware:

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