INFORME. Diseo de circuitos detectores de secuencia.

23 de Abril de 2012 1

DISEO DE CIRCUITOS DETECTORES DE SECUENCIA

Sebastian Bedoya, Carlos Andrs Osorio, Maria Camila Bravo Laboratorio de Sistemas Digitales II. Grupo 01 Universidad Del Valle

Abstract In this practice, students become familiar with the design of FSM, like Gray counters and sequence detectors. Additionally understand the different between FSM Moore and Mealy and the importance of choose the correct Flip-Flop for these applications.

Comprender la diferencia entre las mquinas de estado tipo Moore y Mealy. Disear y estudiar circuitos detectores de secuencia. Estudiar y entender la importancia de la seleccin del flip-flop utilizado para la mquina de estado finito.

I.

INTRODUCCIN II. RESULTADOS Y ANLISIS Para disear un sistema secuencial que permita contar de manera ascendente y descendente en cdigo gray 3 bits, es necesario comprender que la maquina de estados ser de tipo Moore ya que el diseo corresponde a un contador, la Tabla 1 corresponde a los nmeros del 0 al 7 en cdigo Gray.

as mquinas de estado finito FSM por sus siglas en ingles, son circuitos secuenciales en los cuales su comportamiento esta descrito en trminos de transiciones de estado y cambios en la salida, estos como respuesta a todas las posibles combinaciones de las entradas y los estados. Las mquinas de estado se clasifican en dos tipos bsicos: mquinas de estados Moore y mquinas de estados Mealy. En la mquina de estados tipo Moore la salida depende slo del estado presente, sin embargo en las maquinas de estado tipo Mealy la salida depende no nicamente de el estado presente sino tambin de la entrada correspondiente a este.

Decimal 0 1 2 3 4 5 6 7

Gray 000 001 011 010 110 111 101 100

Objetivos Introducir al estudiante en el diseo de Sistemas Secuenciales. Estudiar y entender el concepto de mquina de estado finito (FSM). Estudiar el funcionamiento de un contador cdigo Gray.

Tabla 1. Cdigo Gray de 3 bits.

Este documento se entreg para revisin el da 23 de Abril de 2012. Carlos Osorio es estudiante de ingeniera electrnica en la Universidad del Valle (caosorio11@hotmail.com). Cd. 0937826 Sebastin Bedoya es estudiante de ingeniera electrnica en la Universidad del Valle (apu313@hotmail.com). Cd. 0934864 Maria C. Bravo es estudiante de ingeniera electrnica en la Universidad del Valle (mariak-81@hotmail.com). Cd. 0937464

De acuerdo con la Tabla 1, son necesarios 8 estados en la FSM, un estado para cada numero en Gray, adems un bit de entrada para decidir si voy ascendiendo o descendiendo. De acuerdo a lo anterior la Fig. 1 presenta una FSM adecuada para resolver el problema.

INFORME. Diseo de circuitos detectores de secuencia. 23 de Abril de 2012 2 El uso total de elementos lgicos es menor al 1%, combinacionales 3 de 33216, registros lgicos 3 de 33216. Se usaron 3 registros de memoria. Se uso el 1% de los pines disponibles en la FPGA.

Fig. 1 FSM Contador Gray.

En la Fig. 1 podemos observar por ejemplo, que si el sistema se encuentra en el estado A, y la entrada del sistema es 1 el siguiente estado ser el estado B, as la salida pasara de 000 a 001 contando de manera ascendente, de manera similar sucede que si el sistema esta en el estado E y la entrada es 0, la salida pasara de 110 a 010 contando de manera descendente. En la Fig. A1 (Apndice) se encuentra el circuito representativo de la FSM de la Fig.1 codificando los estados en Gray y usando Flip-Flops tipo D, en esta se puede observar que todos los Flip-Flops utilizan el mismo reloj, lo cual significa que es una maquina sncrona, adems el reset de los Flip-Flops trabaja con lgica negada. La Fig. 2 muestra la forma de onda ingresada en Quartus II para la simulacin del contador Gray.
Fig 4. Resultado de la sntesis del circuito planteado.

Existe un cierto tiempo de retado entre los estmulos y el resultado pero este es casi despreciable ya que el periodo del reloj, se escogi teniendo en cuanta el tiempo de retardo para el peor de los casos y la restriccin que se muestra en la Fig. 5.

Fig. 5. Valores de propagacin. Fig. 2 Forma de onda ingresada para simular.

Segn la forma de onda planteada el contador debe contar de manera ascendente durante 3 ciclos de reloj, regresar a cero y contar de manera descendente el resto del tiempo. En la Fig. 3 se muestra el resultado de la simulacin.

De acuerdo a la Fig. 5 el mayor retardo es de 8.54ns el cual es mucho menor al tiempo del periodo 100ns por lo cual es de esperarse tal como ocurri que este no sea significativo al momento de verificar el funcionamiento del circuito.

Fig. 3 Resultado de la simulacin segn la entrada.

La Fig. 4 muestra los resultados arrojados por el reporte de compilacin, a partir del cuadro de reporte se pueden realizar las siguientes observaciones:

Se debe disear un circuito secuencial basado en una maquina tipo Mealy con dos entradas E1 y E0, y una salida S0. La mquina debe detectar la secuencia E1E0 = 10, 01, 00. La salida S0 debe iniciar en 0 y pasar a pasar a '1' cuando sea detectada la secuencia; sin embargo, esta debe permanecer en '1' hasta detectar la secuencia E1E0 = 00, 01, 10, es decir, la segunda secuencia hace que S0 pase a '0'. De acuerdo con el proceso de diseo expuesto en la clase se realiza la maquina de estados tipo Mealy Fig. A2 y para realizar la comparacin tambin se disea la FSM tipo Moore Fig. A3.

No existen errores en el diseo que no permitan la simulacin.

INFORME. Diseo de circuitos detectores de secuencia. 23 de Abril de 2012 3 Se puede observar por comparacin que la FMS Mealy tiene los mismos estados que la Moore, si tuviera menos podra ser ventajoso a la hora de determinar el numero de Flip-Flops que requiere cada circuito, sin embargo el uso de maquinas Mealy conlleva a un retraso en la salida ya que esta depende de un circuito combinacional que relaciona las entradas con las variables de estado, estos retrasos se pueden traducir en un glish el cual a su ves puede alterar la salida, como puede verse en la Fig. 6. Existe un cierto tiempo de retado entre los estmulos y el resultado pero este es casi despreciable ya que el periodo del reloj, se escogi teniendo en cuanta el tiempo de retardo para el peor de los casos y la restriccin que se muestra en la Fig. 8.

Fig. 8. Valores de propagacin.

Fig. 6 Salida del detector de secuencias.

Los saltos encerrados en rojo representan los glish ya mencionados, y si esta salida representara por ejemplo el reloj del contador gray a los 280ns el contador abra visto 3 flancos de reloj en lugar de 1 que es lo correcto. El circuito lgico utilizado para la FSM Mealy FF. D es mostrado en la Fig. A4 usando Flip-Flops tipo D, en esta se puede observar que todos los Flip-Flops utilizan el mismo reloj, lo cual significa que es una maquina sncrona, adems el reset de los Flip-Flops trabaja con lgica negada. La Fig. 7 muestra los resultados arrojados por el reporte de compilacin, a partir del cuadro de reporte se pueden realizar las siguientes observaciones: No existen errores en el diseo que no permitan la simulacin. El uso total de elementos lgicos es menor al 1%, combinacionales 8 de 33216, registros lgicos 3 de 33216. Se usaron 3 registros de memoria. Se uso menos del 1% de los pines disponibles en la FPGA.

De acuerdo a la Fig. 8 el mayor retardo es de 8.54ns el cual es mucho menor al tiempo del periodo 100ns por lo cual es de esperarse tal como ocurri que este no sea significativo al momento de verificar el funcionamiento del circuito.

La Tabla. 2 muestra la codificacin de estados directa de la FSM tipo Mealy y la Tabla 3. La tipo Moore codificacin directa de la FSM Moore.

Q0 Q1 Q2 Q3 Q4 Q5 X X

Qi 000 001 010 011 100 101 110 111

Tabla 3. Tabla de codificacin de estados, FSM Mealy.

Q0 Q1 Q2 Q3 Q4 Q5 X X

Qi Salida 000 0 001 0 010 0 011 1 100 1 101 1 110 X 111 X

Tabla 3. Tabla de codificacin de estados, FSM Moore.

De manera similar la Tabla. A1 muestra la tabla de estados codificada completamente en el caso del detector de secuencia tipo Mealy utilizando flip-flop T, flip-flop JK, flip-flop D, se puede ver que el uso de flip-flops D es mas conveniente ya que en estos el prximo estado es tambin la entrada al F.F.
Fig 7. Resultado de la sntesis del circuito planteado.

INFORME. Diseo de circuitos detectores de secuencia. 23 de Abril de 2012 4 IV. CONCLUSIONES Y OBSERVACIONES III. INVESTIGACIN APLICACIONES SECUENCIA DE LOS DETECTORES DE Para realizar circuitos secuenciales es necesaria la utilizacin de elementos de almacenamiento y compuertas lgicas. Para el diseo de sistemas secuenciales es mas conveniente que la maquina de estado sea de tipo Moore para evitar glish, y erres por conmutacin. Los datos almacenados por los registros son necesarios para realizar mltiples procedimientos con una seal especfica. De ser posible se deben usar las tcnicas de codificacin, ya que se simplifican los mapas KK. Para el diseo de sistemas secuenciales es recomendable el uso de Flip-Flops D ya que su entrada es igual a su salida facilitando realizar la tabla.

El control de radio para abrir una puerta solo con una nica secuencia se abre. La distribuidor de empaquetados o de gaseosa electrnicos cada botn que se presione tiene una secuencia y al formarla este manda el paquete o gaseosa elegido. [1] El termmetro digital con 9-bits (0,5 C ) a 12-bits (1/16 C), la resolucin y funcin de alarma no voltil(NV), programable por el usuario donde tiene dos botones que tienen cada una nica secuencia de 64 bits donde el numero de registro es programado por cada fabrica en cada uno de los chips donde los datos se transfieren por una nica serie como por ejemplo la DS28EA00 tiene una funcin que hace que este fiable porque tiene una clavija adicional para colocar una secuencia de deteccin. [2] Un detector de secuencia eje para detectar una secuencia nica de accionamiento de cuatro conmutadores de va de ferrocarril o actuadores. De todas las combinaciones posibles de secuencias, que responde a slo una, accionando una seal de identificacin de secuencias en respuesta a que una secuencia. Se hace caso omiso de todas las secuencias posibles otras. Una aplicacin se da cuando los detectores de ejes estn dispuestos a lo largo de la lnea de movimiento de un tren, el detector de identificacin de secuencia de una nica activacin de los detectores de eje en el orden de "tercera + cuarta + primera + segunda". Inicialmente, las lneas de salida de todos los interruptores o activadores, excepto el tercero estn bloqueados por medio de compuerta de control. El accionamiento del interruptor de pista tercera desbloquea un circuito que contiene el interruptor de pista cuarto. La actuacin de los ltimos desbloquea el interruptor de la pista primero y hace que el interruptor de tercera pista conductora del circuito. El accionamiento del interruptor de pista primero desbloquea el interruptor de circuitos de va segunda y hace que el interruptor no conductor cuarta pista del circuito. El accionamiento del interruptor de pista segundo desencadena una secuencia seal de salida y hace que la pista no conductor primera interruptor. Cualquier otra secuencia circuito de comandos de reset y empezar de nuevo. [3]

V. OBSERVACIONES Y COMENTARIOS

El hecho de incluir diseo en el proceso de aprendizaje del laboratorio lo hace mas ameno contribuyendo a un aprendizaje a un nivel superior.

VI. REFERENCIAS

[1]

Rubn Daro Crdenas Espinosa (2009). DISEO DIGITAL PARA INGENIERIA [Online]. Available: http://www.monografias.com/trabajos-pdf2/disenodigital-ingenieria/diseno-digital-ingenieria.pdf [2] Availabe Online: http://www.es.hukol.net/themenreihe.p?c=Ingenier%C3%AD a_electr%C3%B3nica Universidad de Murcia. ESTRUCTURA Y TECNOLOGA DE COMPUTADORES (VERSIN 2.0). Available: http://ditec.um.es/etc/apuntes/tema7.pdf

[3]

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I.

APENDICE

Fig. A1. Circuito esquemtico contador Gray.

Fig. A2. FSM detector de secuencias tipo Mealy.

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Fig. A3. FSM detector de secuencias tipo Moore.

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Fig. A1. Circuito esquemtico detector de secuencias FSM Mealy.

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Entrada
E1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 E0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1

E. Pre.
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 x x 0 0 0 1 1 1 x x 0 0 0 1 0 1 x x 0 0 0 1 1 1 x x

P. Est.
0 0 1 1 1 1 x x 0 1 0 0 0 0 x x 0 0 0 0 0 0 x x 0 0 0 0 0 0 x x 0 0 1 1 1 1 x x 0 0 0 0 1 1 x x 1 1 1 1 1 1 x x 0 0 0 1 1 1 x x 0 0 0 0 1 1 x x 0 0 0 1 0 0 x x 0 0 0 1 1 0 x x 0 0 0 1 0 0 x x

FF T
0 0 0 0 1 1 x x 0 1 1 1 0 0 x x 0 0 1 1 0 0 x x 0 0 1 1 0 0 x x 0 1 1 0 1 0 x x 0 1 0 1 1 0 x x 1 0 1 0 1 0 x x 0 1 0 0 1 0 x x 0 0 0 0 x x x x 0 0 0 1 x x x x 0 0 0 1 x x x x 0 0 0 1 x x x x x x x x 1 1 x x x x x x 0 0 x x x x x x 1 0 x x x x x x 0 0 x x

FF JK
0 0 x x 1 1 x x 0 1 x x 0 0 x x 0 0 x x 0 0 x x 0 0 x x 0 0 x x x x 0 0 x x x x x x 1 1 x x x x x x 1 1 x x x x x x 1 1 x x x x 0 x 1 x 1 x x x 0 x 0 x 1 x x x 1 x 1 x 1 x x x 0 x 0 x 1 x x x x 1 x 0 x 0 x x x 1 x 1 x 0 x x x 0 x 0 x 0 x x x 1 x 0 x 0 x x 0 0 0 0 0 0 x x 0 0 0 1 1 1 x x 0 0 0 1 0 1 x x 0 0 0 1 1 1 x x

FF D
0 0 1 1 1 1 x x 0 1 0 0 0 0 x x 0 0 0 0 0 0 x x 0 0 0 0 0 0 x x 0 0 1 1 1 1 x x 0 0 0 0 1 1 x x 1 1 1 1 1 1 x x 0 0 0 1 1 1 x x

Salida
S0 0 0 1 1 1 1 x x 0 0 0 1 1 1 x x 0 0 0 1 0 1 x x 0 0 0 1 1 1 x x

q2 q1 q0 Q2 Q1 Q0 T2 T1 T0 J2 K2 J1 K1 J0 K0 D2 D1 D0

Tabla. A1 Tabla de codificacin completa FF T, D y JK para la FSM Melay.