Circuits squentiels lmentaires

Chapitre 8

Circuits squentiels lmentaires

Dans un circuit combinatoire, les valeurs des sorties un instant donn sont directement imposes par celles des entres. Ce type de circuits ne permet en fait de traiter quune classe restreinte de problmes ne ncessitant pas de besoin de mmorisation. Les circuits squentiels ont quant eux la capacit de mmoriser des informations et par consquent de traiter des squences de donnes. Ltude des circuits squentiels lmentaires (bascules, registres, mmoires, compteurs) fera lobjet de ce chapitre. 8.1. Bascules 8.1.1. Notions de cicuit squentiel et de point mmoire A linverse des circuits combinatoires, lapparition dun mme vecteurs dentre sur un circuit squentiel nentrane pas ncessairement des valeurs identiques sur les sorties. A titre dexemple, considrons le circuit prsent sur la figure 8.1. Les combinaisons (01, 00) et (11, 00) appliques sur les entres conduisent une valeur de sortie diffrente sur la sortie et ceci, malgr le fait que le dernier vecteur soit identique (00).
e1 e2 y S e1 0 0 1 1 e2 0 1 0 1 S S 0 S 1

Figure 8.1. Circuit squentiel

De manire gnrale, les circuits squentiels font apparatre des boucles de rtroaction qui permettent de mmoriser des informations relatives aux stimuli antrieurs appliqus sur le circuit. La sortie dun circuit squentiel est ainsi fonction de variables internes (y) galement appeles variables dtat. Un systme squentiel peut tre synchrone ou asynchrone selon quil est commande ou pas par un signal dhorloge. En dautre terme, un systme squentiel est asynchrone si partir de linstant ou on applique un vecteur dentre, son volution est incontrlable de lextrieur. Il est synchrone si son volution est contrlable de lextrieur par un signal dhorloge. Les bascules sont les circuits squentiels lmentaires permettant de mmoriser une information binaire (bit) sur leur sortie. Elles constituent le point mmoire lmentaire. Elles peuvent tre synchrones ou asynchrones mais toutes ont au minimum trois modes de fonctionnement (et par consquent au moins 2 commandes):

Circuits squentiels lmentaires

positionnement de la sortie 0, positionnement de la sortie 1 et mmorisation de linformation porte par la sortie. 8.1.2. Bascule RS La bascule RS est le dispositif de mmorisation lmentaire. Cette bascule est asynchrone. Toutes les bascules, y compris les bascules synchrones, ne sont en fait que des volutions de cette bascule. La bascule RS est un dispositif deux entres R (pour Reset) et S (pour Set) et une sortie Q prsentant la proprit suivante : - lorsque S et R sont 0, Q conserve sa valeur (Etat mmoire) - une apparition (mme fugitive) de S entrane durablement Q=1 - une apparition (mme fugitive) de R entrane durablement Q=0 Appelons Qn, la sortie linstant n et Qn+1 la sortie linstant n+1. Nous pouvons dresser la table de vrit et la table de Karnaugh dfinissant Qn+1.
Q

Qn S 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1

R 0 1 0 1 0 1 0 1

Qn+1 0 0 1 X 1 0 1 X

SR Q 0 1 00 0 1 01 0 0 11 x x Qn+1 10 1 1

R S

Figure 8.2. Dfinition de Qn+1

On saperoit que lnonc du problme est incomplet : les combinaisons telles que SR=11 (3 et 7) ne sont pas dfinies. Elles correspondent des ordres denclenchement (SET) et de dclenchement (RESET) simultans. En laissant le problme incompltement spcifi, on peut obtenir plusieurs quations de la bascule. Qn+1 = S.R' + Qn.R' = (S + Qn) R'= ((S + Qn)' + R)' (1) (2) Qn+1 = S + Qn.R' = (S' . (Qn.R)')' Les schmas correspondant ces quations sont donns sur la Figure 8.3.

S (Q')

S' Q

R (1)

R' (2)

(Q')

Figure 8.3. Bascules RS

Dans le cas (1) les valeurs indtermines sont affectes 0. La bascule est dite dclenchement prioritaire. Dans le cas (2) les valeurs indtermines sont affectes 1. La bascule est dite enclenchement prioritaire. Sur ce type de bascule, la combinaison (R,S)=(1,1) doit tre interdite car elle peut introduire une indtermination. En effet, le passage de la combinaison (R,S)=(1,1) (R,S)=(0,0) entrane deux valeurs possibles sur Q selon que R ou S commute en premier. Si lon interdit la combinaison (R,S)=(1,1) on remarque

Circuits squentiels lmentaires

que sur les deux structures, la connexion symtrique de la sortie Q porte la valeur Q'. La table de vrit de la bascule RS est reprsente sur la Figure 8.4.
S 0 0 1 1 R 0 1 0 1 Qn+1 Qn 0 1 Interdit

Figure 8.4. Table de vrit de la bascule RS

Lavantage de cette bascule est sa simplicit. Ces inconvnients sont le fait quelle soit purement asynchrone, quelle soit sensible aux parasites (tout vnement sur une des entres affecte la sortie), et quil existe un tat interdit. Cette bascule RS est toutefois utilise dans un certain nombre de procds tels que les systmes anti-rebond. La Figure 8.5 montre que la fermeture dun bouton poussoir peut tre soumise des rebonds et qui engendrer des commutations parasites indsirables.
+5V R s s Bp
Figure 8.5. Bouton poussoir sans systme anti-rebond

Bp t

La Figure 8.5 montre comment laide dune bascule RS, ces commutations parasites peuvent tre limines. Ltat mmoire permet en effet de filtrer ces transitions.
+5V R R Q S' s R R' Bp Q Reset ou Etat mmoire s Set ou Etat mmoire t t t S t t Bp

Figure 8.6. Dispositif anti-rebond

Circuits squentiels lmentaires

8.1.3. Bascule RSH

La bascule RSH est une bascule RS synchronise par un signal dhorloge H. Lorsque H=0, la bascule est dans ltat mmoire. Lorsque H=1, la bascule fonctionne comme une bascule RS. Le schma de cette bascule est donn sur la figure 8.7.

S
R S H Q

H (Q') R
Figure 8.7. Bascule RSH

Cette bascule a toujours un tat interdit et fonctionne sur les niveaux dhorloge. Tout en restant sensible aux parasites elle lest moins que la bascule RS puisquelle est uniquement sensible sur le niveau haut de lhorloge (plus le niveau haut de lhorloge est rduit, moins cette bascule est sensible aux parasites).
8.1.4. Bascule D-latch

La bascule D-Latch est une bascule ayant une entre D et une sortie Q synchronise par un signal dhorloge H. Sa table de vrit est la suivante (Figure 8.8). Q D Q(n+1) D Si H=1 : Qn+1 = Dn 0 0 H Si H=0 : Qn+1 = Qn 1 1
Figure 8.8. Table de vrit de la D-latch

La bascule D-Latch est une bascule qui peut tre conue sur le mme principe que la RSH. Dans ce cas, elle est obtenue partir dune bascule RSH en ne considrant que les deux combinaisons (R,S) = (0,1) et (1,0). Cette bascule na donc pas dtat interdit. Elle est transparente sur le niveau haut de lhorloge (Q=D) et mmorise la valeur de sortie sur le niveau bas. Ce dispositif est en fait llment mmoire de base. La structure dun tel dispositif peut tre obtenue partir de la structure de la bascule RSH mais galement directement en repartant du cahier des charges. Deux schmas portes de cette bascule sont donns sur la Figure 8.9.

Circuits squentiels lmentaires

D H

S'

(Q')
R = S'

D H

H
Figure 8.9. Bascule D-Latch

Remarque : Bien quil ne soit pas question ici dimplantation technologique, nous pouvons souligner que lintrt dun tel dispositif, outre le fait quil constitue llment mmoire de base, rside dans la compacit de son implantation en logique 3 tats et notamment en technologie CMOS. La figure 8.10 prsente la structure symbolique dune telle bascule dans ces technologies.

D H

Figure 8.10. Bascule D-Latch en logique 3 tats

8.1.5. Bascule D

La bascule D est la cellule mmoire fondamentale utilise dans la grande majorit des applications. Ce dispositif fonctionne sur un front dhorloge (front montant ou front descendant). La table de vrit dune bascule D est la suivante (Figure 8.11).
D H Q

D 0 1

Q(n+1) 0 1

Si front(montant)sur H : Qn+1 = Dn Sinon : Qn+1 = Qn

Figure 8.11. Table de vrit de la bascule D

Cette bascule peut tre ralise en cascadant 2 bascules D-Latch (dispositif matre esclave) comme indiqu sur la Figure 8.12.

Circuits squentiels lmentaires

Matre D H
Q0 Q0

Esclave D_Latch Q

D_Latch

Figure 8.12. Bascule D

Un des gros avantages de ce dispositif est sont immunit aux transitoires ou parasites. En effet, la mise en cascade de 2 D-latch fonctionnant sur des niveaux opposs de lhorloge permet dviter la propagation de signaux transitoires travers la bascule.
8.1.6. Bascule T

La bascule T (T pour Toggle) est un lment qui interprte son entre de commande T, non comme une entre mmoriser, mais comme un ordre de changement dtat. Cette bascule est particulirement intressante utiliser pour certaines applications et notamment pour la ralisation de compteurs. Sa table de vrit est la suivante (Figure 8.13).
T H Q

T 0 1

Q(n+1) Qn Qn

Si front (montant) sur H et si T=1: Qn+1 = Qn Sinon : Qn+1 = Qn

Figure 8.13. Table de vrit de la bascule T

Une telle bascule peut tre ralise partir dune bascule D avec : Dn = T.Qn + T.Qn

H
Figure 8.14. Bascule T ralise avec une bascule D

8.1.7. Bascule JK

La bascule JK est une bascule fonctionnement sur front dhorloge (matre-esclave) comportant 2 entres (J et K). La table de vrit de cette bascule est donne sur la Figure 8.15.
J K H Q

JK 00 01 10 11

Q(n+1) Qn 0 1 Qn' Si front(montant)sur H : Qn+1 = J.Qn' + K'.Qn Sinon : Qn+1 = Qn

Figure 8.15. Table de vrit de la bascule JK

Circuits squentiels lmentaires

Comme la bascule T, cette bascule peut tre ralise partir dune bascule D de la manire suivante (Figure 8.16) :

J K

Avec D = JKQ + JK + JKQ

H
Figure 8.16. Bascule JK ralise avec une bascule D

8.1.8. Initialisation des bascules

Une bascule, quel que soit son type, peut tre initialise par lintermdiaire dune combinaison de ses entres et dun coup dhorloge. Sur la plupart des bascules, il existe galement des signaux spcifiques dinitialisation asynchrone, cest dire ne ncessitant pas de coup dhorloge. Ces entres dinitialisation sont gnralement appeles Clear pour la remise 0 de la sortie et Preset pour la remise 1. Elle agissent sur ltage esclave des bascules. Un exemple de bascule avec entres dinitialisation asynchrone Clear et Preset est donn sur la Figure 8.17.
Preset Esclave
Q H

Matre

H (Q')

Preset et Clear actif sur niveau bas

Clear

Figure 8.17. Bascule avec Clear et Preset

Linitialisation dune bascule peut galement tre envisage de manire synchrone. Pour cela il faut prvoir un dispositif intervenant directement sur les entres synchrones des bascules comme prsent sur la figure 8.18 dans le cas dune bascule D.
Clear D Preset
D0 = Preset + Clear.D D0

Bascule D
H

Figure 8.18. Initialisation synchrone dune bascule D

8.1.9. Inhibition du fonctionnement des bascules

Pour certaines applications utilisant des bascules, le fonctionnement des bascules doit pouvoir tre inhib (conservation de ltat quoi quil arrive notamment sur lhorloge) par un signal dinhibition (Inib). Pour cela plusieurs solution peuvent tre envisages mais certaines sont proscrire absolument sus peine de srieux ennuis.

Circuits squentiels lmentaires

Par exemple, le blocage, par une porte, du signal dhorloge pour maintenir ltat dune bascule, est une erreur fondamentale que lon rencontre parfois. Cette approche provoque dune part, des dcalages temporels entre les signaux dhorloge (clock skew) qui peuvent conduire comportements imprvisibles des bascules concerns et dautre part, des possibilits dimpulsions parasites sur les signaux dhorloge qui peuvent galement conduire des fonctionnement imprvisibles. Ainsi, la seule solution viable pour inhiber le fonctionnement dune bascule est dagir sur les entres synchrones des bascules comme prsent sur la figure 8.19 dans le cas dune bascule D.

Inib D
D0 = Inib.D + Inib.Q

D0

Bascule D
H

Figure 8.19. Inhibition du fonctionnement dune bascule D

8.1.10. Paramtres temporels des bascules

Pour quune bascule fonctionne correctement, il est ncessaire que le signal prsent sur les entres de la bascule (D ou JK) soit stabilis depuis un certain temps lorsque le front dhorloge actif intervient (temps de setup ) et reste stable pendant un certain temps aprs ce front dhorloge (temps de hold ou de maintien). Dautre part, la commutation des sorties dune bascule se fait avec un certain temps de retard par rapport au signal qui a produit cette commutation (Horloge, Reset ou Preset). Ces retards peuvent tre diffrents selon le signal qui a produit la commutation, mais galement selon que la commutation du signal de sortie est montante on descendante. Ces retards seront nots TpLH et TpHL pour Temps de Propagation Low High et Temps de Propagation High Low .

H Q

D ou JK
Temps de Setup Temps de Hold

TpHL

Figure 8.20. Paramtres temporels des bascules

8.2. Registres

Les registres sont des associations de bascules permettant de mmoriser et de raliser certaines oprations sur des mots logiques.
8.2.1. Registre de mmorisation

Le registre de mmorisation est le registre lmentaire. Il est constitu dune juxtaposition de bascules permettant de mmoriser un mot binaire (Figure 8.21). Ce registre est galement appel registre entres parallles.

Circuits squentiels lmentaires

e1 D1 Q1

e2 D2 Q2

ei Di Qi

en Dn Qn

H q1 q2 qi qn

Figure 8.21. Registre de mmorisation

8.2.2. Registre de mmorisation avec signal d inhibition

Le registre de mmorisation prsent prcdemment nest rellement utilisable dans la pratique que sil est muni dune entre de contrle permettant dinhiber son chargement lorsque celui ci nest pas souhait (cf .8.4.). Le registre prsent sur la Figure 8.22 est un registre de mmorisation command par un signal dinhibition C.
e1 C D1 Q1 H q1 q2 Di = C.ei + C.Qi
Figure 8.22. Registre de mmorisation avec signal dinhibition

e2 D2 Q2

ei Di Qi

en

Dn Qn

qi

qn

8.2.3. Registre dcalage

Le registre dcalage est une association de bascules permettant de dcaler un mot binaire. Lentre dun mot dans le registre peut se faire, en fonction dune commande C, soit par chargement parallle comme prcdemment soit par dcalage partir dune entre srie. Le registre prsent sur la Figure 8.23 est un registre dcalage droite. Lentre e1 joue la fois le rle dentre parallle et dentre srie.
e1 C D1 Q1 H q1 q2 Di = C.ei + C.Qi-1 qi qn D2 Q2 Di Qi Dn Qn e2 ei en

Figure 8.23. Registre dcalage droite

Remarque : Un registre dcalage droite peut tre utilis comme un diviseur par 2 alors quun registre dcalage gauche peut tre utilis comme un multiplieur par 2.

Circuits squentiels lmentaires

8.2.4. Registre universel

Le registre universel est une association de bascules permettant quatre modes de fonctionnement commands par deux variables C1 et C2. C1C2 = 00 Chargement parallle C1C2 = 01 Dcalage droite C1C2 = 10 Dcalage gauche C1C2 = 11 Inhibition de lhorloge. Pour permettre ces quatre modes de fonctionnement, chacune des bascules est prcde dun multiplexeur. Lentre D de chaque bascule est ainsi fonction du mode de fonctionnement dsir (Figure 8.24).
e1 e2 Qi-1 Qi Qi+1 ei en

Di Qi

C1 C2 H q1 q2

qi

qn

Di = C1'.C2' .ei + C1'.C2.Qi-1 + C1.C2'.Qi+1 + C1.C2.Qi

Figure 8.24. Registre universel

Remarque : Lentre e1 peut jouer simultanment le rle dentre parallle et dentre srie gauche. Lentre en peut jouer simultanment le rle dentre parallle et dentre srie droite.
8.3. Mmoires

Dans un ordinateur, les informations (programmes, donnes provenant de l'extrieur, rsultats intermdiaires, donnes transfrer l'extrieur, ...) doivent en gnral tre conserves pendant un certain temps pour permettre leur exploitation. La conservation de ces informations est dvolu soit des registres, soit des structures plus adaptes aux grandes capacits de stockage : les mmoires vives (RAM).
8.3.1. Mmoires vives

Les mmoires vives ou RAM sont des mmoires lecture et criture qui permettent d'enregistrer des informations, de les conserver et de les restituer. RAM signifie Random Access Memory. Littralement cela se traduit par mmoire accs alatoire. En fait, laccs une RAM na rien dalatoire. Ce quil faut comprendre, cest quon peut accder nimporte quelle partie de la mmoire directement, sans obligation technique particulire. Dans une mmoire vive, l'information lmentaire, ou bit, est mmorise dans une cellule ou point mmoire. Ces cellules sont groupes en mots de n bits, c'est--dire que les n bits sont traits (crits ou lus) simultanment. Les cellules sont arranges en bloc mmoire. L'organisation matricielle des blocs mmoires permet doptimiser la structure tant dun point de vue surface (adressage des mots) que temps daccs. (viter des pistes trop longues pour la distribution des diffrents signaux aux cellules). Extrieurement, et en ne tenant compte que des signaux logiques, un bloc mmoire peut tre reprsent comme sur la figure 8.25. Pour pouvoir identifier individuellement chaque mot on utilise k lignes d'adresse

10

Circuits squentiels lmentaires

(signal adr). La taille d'un bloc mmoire est donc 2k, le premier mot se situant l'adresse 0 et le dernier l'adresse 2k - 1. Une commande (R/W) indique si la mmoire est accde en criture (l'information doit tre mmorise) ou en lecture (l'information doit tre restitue). Une commande (CS) permet dactiver le fonctionnement de la mmoire (en lecture ou en criture) ou de linhiber. Sur ce schma on distingue deux canaux de n lignes en entre et en sortie, mais dans d'autres cas les accs en entre et en sortie peuvent tre confondus en un seul canal bidirectionnel.
Data In Adr R/W CS H

Data Out

Figure 8.25. Architecture gnrale dune mmoire

Parmi les caractristiques d'une mmoire nous trouvons la capacit et le format. La capacit reprsente le nombre total de bits et le format correspond la longueur des mots. Le nombre de bits d'adresse k dfinit le nombre total de mots de la mmoire, si n est le nombre de bits par mot, la capacit de la mmoire est donne par : Capacit = 2k mots = 2k x n bits Cette capacit est exprime en multiple de 1024 ou kilo. La table suivante rsume la valeur des autres prfixes utiliss pour exprimer les capacits des mmoires :

Symbole 1k 1M 1G 1T

Prfixe (kilo) (mga) (giga) (tera)

Capacit 210 = 1024 220 = 1048576 230 = 1073741824 240 = 1099511627776

La figure 8.26, prsente une organisation logique possible pour une mmoire de 16 mots de n bits. Ici chaque mot est stock dans une case de n bits, tel un registre. Cette case reoit en entre n lignes de donnes et une ligne de chargement. Elle dispose de n lignes de sortie fournissant le contenu du registre. Chacune de ces lignes est commande par une porte "3 tats". Ces cases sont organises en une matrice de 4 lignes et 4 colonnes. Les 4 bits d'adresse (Adr) sont spars en deux groupes, 2 bits pour identifier la ligne (AL) et 2 bits pour la colonne (AC). Les dcodeurs de ligne et de colonne permettent de slectionner les connexions activer pour adresser la cellule souhaite.

11

Circuits squentiels lmentaires

d e c o d e u r d e l i g n e AL Adr AC

R/W CS Data In H

Data Out

Dcodeur de colonne

Figure 8.26. Architecture interne dune mmoire

En lecture, les quatre cases de la ligne slectionne fournissent leur contenu sur les quatre bus verticaux. Une seule des quatre portes "3 tats", au bas du schma, est connecte la sortie S du botier. Cette porte "3 tats" fournit une amplification des signaux (registre de sortie). En criture, le mot charger doit tre prsent sur l'entre Data In du circuit. Ces donnes sont distribues simultanment sur toutes les cellules de n bits. La ligne dsigne par l'adresse AL est 1. Le signal de chargement est transmis la seule colonne identifie par l'adresse AC. Seul le registre l'intersection de cette ligne et de cette colonne est donc charg.
8.3.2. Mmoires RAM Statiques / Dynamiques

Il existe deux grandes familles de mmoires RAM : les RAM statiques (SRAM) ou les RAM dynamiques (DRAM). Dans le cas des RAM statique, le point mmoire lmentaire est une bascule (Figure 7.27). Les bascules garantissent la mmorisation de l'information aussi longtemps que l'alimentation lectrique est maintenue sur la mmoire.

WORD BIT BIT

WORD

BIT

BIT

Figure 8.27. Cellule mmoire SRAM

Dans le cas des mmoires dynamiques (DRAM), l'lment de mmorisation est un condensateur (capacit) commande par un transistor (Figure 8.28). L'information est mmorise sous la forme d'une charge lectrique stocke dans le condensateur. Cette technique permet une plus grande densit d'intgration, car un point mmoire ncessite environ deux quatre fois moins de place que dans une mmoire statique. Par contre, du fait des courants de fuite le condensateur a tendance se dcharger. C'est pourquoi ces mmoires doivent tre rafrachies rgulirement pour entretenir la mmorisation : il s'agit de lire l'information avant qu'elle n'ait

12

Circuits squentiels lmentaires

totalement disparu et de la recharger. Ces mmoires sont dites RAM dynamique (DRAM) du fait de cette opration de rafrachissement.
WORD

BIT

Figure 8.28. Cellule mmoire DRAM

Ce rafrachissement indispensable a plusieurs consquences. Tout d'abord il complique la gestion des mmoires dynamiques car il faut tenir compte des actions de rafrachissement qui sont prioritaires. D'autre part, la dure de ces actions augmente le temps d'accs aux informations. Le temps d'attente des donnes est variable selon que la lecture est interrompue ou non par des oprations de rafrachissement et la quantit de cellules restaurer. Il faut donc se placer dans le cas le plus dfavorable pour dterminer le temps d'accs utiliser en pratique. En gnral les mmoires dynamiques, qui offrent une plus grande densit d'information et un cot par bit plus faible, sont utilises pour la mmoire centrale, alors que les mmoires statiques, plus rapides, sont utilises pour les caches.
8.4. Compteurs / dcompteurs 8.4.1. Dfinitions

Un compteur est une association de n bascules permettant de dcrire, au rythme dune horloge, une squence dtermine qui peut avoir au maximum 2n combinaisons diffrentes. Les combinaisons apparaissent toujours dans le mme ordre. Dfinition : Une combinaison de sortie dun compteur est appele tat. Le nombre dtats diffrents pour un compteur est appel le modulo ~ de ce compteur. Un compteur modulo N dmarrant 0 et comptant dans lordre binaire naturel compte de 0 N-1. Le graphe prsent sur la figure 29 est le graphe dun compteur binaire modulo 8.

001 000

010 011

111 110 101

100

Figure 8.29. Graphe dun compteur modulo 8

13

Circuits squentiels lmentaires

8.4.2. Compteurs asynchrones

Ce type de structure est prsent ici pour des raisons pdagogiques, mais comme nous le verrons au cours de cet expos il nest absolument pas recommander car pouvant tre la source de nombreux ennuis. Pour construire un compteur, nous pouvons remarquer quune bascule T dont lentre est 1 fonctionne en diviseur de frquence. Il en est de mme que lorsque la sortie complmente dune bascule D est reboucle sur lentre D ou que les entres dune bascule JK sont gales 1, ces bascules (Figure 8.30).
Q H Q Q Q

1 H

1 H

J K

H Q
Figure 8.30. Bascules montes en diviseur de frquence

8.4.2.a. Compteurs asynchrones modulo 2n

En cascadant les bascules selon le schma de la Figure 8.31, on ralise un dispositif rpondant au cahier des charges fonctionnel dun compteur modulo 2n (n tant le nombre de bascules) . Ce compteur est appel compteur asynchrone du fait que toutes les bascules ne sont pas commandes par le mme signal dhorloge. Le chronogramme correspondant est prsent sur la Figure 8.32.
Q0 Q1 Q2

1 T
H

1 T

1 T

Figure 8.31. Compteur modulo 8 asynchrone

H Q0 Q1 Q2

Q2 Q1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1

Q0 0 1 0 1 0 1 0 1

Figure 8.32. Chronogramme du compteur par 8

Pour raliser un dcompteur il suffit de considrer sur les sorties Q' des bascules (Figure 8.33) ou de raliser le mme montage avec des bascules fonctionnant sur front montant (Figure 8.34).

14

Circuits squentiels lmentaires

H Q0' Q1' Q2'

Q2 Q1 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0

Q0 1 0 1 0 1 0 1 0

Figure 8.33. Chronogramme du dcompteur par 8

Q2 Q1

Q0 1 0 1 0 1 0 1 0

H Q0 Q1 Q2

1 1 1 1 0 0 0 0

1 1 0 0 1 1 0 0

Figure 8.34. Dcompteur par 8 avec bascules fonctionnant sur fronts montants

8.4.2.b. Compteurs asynchrones modulo diffrent de 2n

Pour raliser un compteur ou un dcompteur dont le modulo nest pas une puissance de 2, une solution qui pourrait tre envisage est dagir sur lentre Clear lorsque la combinaison correspondant au modulo du compteur ce produit sur les sorties de celui ci. Exemple : La Figure 8.35 prsente la structure dun compteur asynchrone par 6 ainsi que le chronogramme associ. Pour raliser un compteur par 6, il suffit de dtecter la combinaison Q2Q1Q0 = 110 et de la renvoyer sur le signal Clear
Clear Q0 Q1 Q2

1 T
H

1 T

1 T

H Q0 Q1 Q2

Q2 Q1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1

Q0 0 1 0 1 0 1 0 1

Figure 8.35. Compteur asynchrone par 6

15

Circuits squentiels lmentaires

Si la dmarche suivie pour construire ces compteurs (dcompteurs) peut paratre attrayante, les structures obtenues prsentent des inconvnients majeurs qui vont jusqu remettre en cause le fonctionnement des structures prcdemment prsentes. Les bascules ne commutant pas sur le mme signal dhorloge, les retards de commutation se cumulent sur chacune des bascules du compteur. En effet, cest la commutation de la premire bascule qui entrane lactivation de la seconde qui elle mme entrane lactivation de la troisime, etc. Ainsi, la frquence maximum de fonctionnement FH dun compteur modulo n, constitu de n bascules de dlai de propagation Dp dpend du nombre de bascules du compteur et donc du modulo du compteur. Cette frquence peut tre tablie comme suit : Tmax = Dp * n TH Tmax FH 1/(Tmax) = 1/( n * Dp) Dlai de propagation du compteur Priode de lhorloge Frquence de lhorloge

Dautre part, ces retards de commutation introduisent des tats transitoires relativement consquents (Figure 8.36).
Dp Dp Dp

H Q0 Q1 Q2 7 76 4 0
Figure 8.36. Etats transitoires

Mais linconvnient majeur est li au fait que cette structure ncessite de la logique sur des signaux asynchrones (Horloge gnre par une bascule et Clear gnr par une structure combinatoire). Cette logique peut engendrer (ou propager) des transitoires ou des courses critiques entre signaux dHorloge et de Clear qui peuvent entraner des dysfonctionnements du compteur. Ce type de structures, qui a t prsent pour raisons pdagogiques, est donc proscrire imprativement.
8.4.3. Compteurs synchrones

Un compteur synchrone est une structure ou toutes les bascules reoivent le mme signal dhorloge (Figure 8.37). La fonction comptage ou dcomptage est ralise par lintermdiaire des fonctions appliques sur les entres synchrones des bascules.
Clear

?
H

Q0

Q1

Q2

Figure 8.37. Structure gnrale dun compteur par 8 synchrone ralis avec des bascules JK

16

Circuits squentiels lmentaires

8.4.3.a. Compteurs synchrones modulo 2n

Pour que le compteur dcrive une squence dtermine, il faut commander les entres des bascules (T, D ou JK) de faon adquate. Pour cela, on peut remarquer sur la table de vrit du compteur (Figure 8.38) que le bit de poids faible change tous les coups dhorloge et que quun bit quelconque change lorsque tous les bits de droite sont gaux 1.
Q2 Q1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 Q0 0 1 0 1 0 1 0 1

Figure 8.38. Table de vrit dun compteur par 8

Sachant que sur une bascule T (JK), il y a inversion de la sortie pour T = 1 (JK = 11), on peut en dduire les entres de chacune des bascules et par consquent la structure des compteurs synchrones (Figure 8.39). T0 = 1 T1 = Q0 T2 = Q0.Q1 Tn = Q0.Q1....Qn-1
Clear

Q0 T0 T1

Q1 T2

Q2

Figure 8.39. Compteur par 8 synchrone

Le rsonnement fait prcdemment avec des bascules T (JK) peut tre men lidentique avec des bascules D sachant que les deux structures prsentes sur la figure 8.40 sont fonctionnellement parfaitement quivalentes.
Q Q D T H

J K

Figure 8.40. Bascules T, JK, D

La frquence maximum de fonctionnement FH dun compteur modulo n, constitu de n bascules de dlai de propagation Dp peut tre tablie comme suit : Tmax = Dp Dlai de propagation du compteur TH Tmax Priode de lhorloge

17

Circuits squentiels lmentaires

FH 1/(Tmax) = 1/Dp

Frquence de lhorloge

Le compteur synchrone est donc plus rapide que le compteur asynchrone puisque les dlais de propagation des bascules ne sont pas cumuls. Dautre part, si lon suppose que toute les bascules on le mme dlai de propagation il ny a pas dtat transitoire sur la sortie. Dans la pratique, ce nest bien videmment pas le cas car les dlais de propagation de bascules peuvent tre diffrents (temps de monte et de descente diffrents, charges diffrentes etc.). Toutefois, la dure de ces transitoires et rduite la diffrence de fonctionnement des bascules et en aucun cas nest aussi importante quen asynchrone. De la mme manire que dans le cas asynchrone, un dcompteur peut tre obtenu en sortant sur les sorties Q du compteur. On peut galement raliser un dcompteur en remarquant sur la table de vrit (Figure 8.41) que le bit de poids faible change tous les coups dhorloge et que quun bit quelconque change lorsque tous les bits de droite sont gaux 0.
Q2 Q1 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 Q0 1 0 1 0 1 0 1 0

Figure 8.41. Table de vrit dun dcompteur par 8

Sachant que sur une bascule T, il y a inversion de la sortie pour T=1, on peut en dduire les entres de chacune des bascules et par consquent la structure des dcompteurs synchrones (Figure 8.42). T0 = 1 T1 = Q0' T2 = Q0'.Q1' Tn = Q0'.Q1'....Qn-1'
Clear

Q0 T0 Q0 T1

Q1 T2 Q1

Q2 Q2

Figure 8.42. Dcompteur par 8 synchrone

Par le mme raisonnement, on peut dterminer la structure dun compteur / dcompteur synchrone (Figure 8.43) dont le mode comptage ou dcomptage est command par une commande C (C=0 => Comptage, C=1 => Dcomptage). T0 = 1 T1 = C'.Q0 + C.Q0' = C Q0 T2 = C'.Q0.Q1 + C.Q0'.Q1' Tn = C'.Q0.Q1...Qn-1 + C.Q0'.Q1'....Qn-1'

18

Circuits squentiels lmentaires

T2

Q2

T1

Q1

T0=1

Q0

Figure 8.43. Schma logique du compteur / dcompteur par 8

Remarque : Le systme prcdent permet de basculer du mode comptage au mode dcomptage et inversement sans modification de ltat courant. Ce ne peut tre le cas dun systme bas sur fonctionnement asynchrone ou dun systme bas sur un compteur synchrone avec sortie Q et Q' multiplexes.
8.4.3.b. Compteurs synchrones modulo diffrent de 2n

Pour raliser un compteur, un dcompteur ou un compteur / dcompteur dont le cycle nest pas une puissance de 2, on pourrait envisager, comme en asynchrone, dagir sur lentre Clear lorsque la combinaison correspondant au modulo du compteur ce produit sur les sorties de celui ci. Mais, comme il a t prcis prcdemment, cette solution est proscrire absolument car les transitoires produits ou transmis par la logique sur le signal asynchrone de Clear risquent dentraner un dysfonctionnement de la structure. Une autre solution permettant de raliser un compteur, un dcompteur ou un compteur / dcompteur dont le cycle nest pas une puissance de 2, est de redfinir les fonctions dentre des bascules pour raliser la fonction souhaite. Exemple 1 : Compteur par 6. Le fonctionnement du compteur par 6 doit rester identique celui du compteur par 8 tant que la combinaison 5 nest pas prsente sur les sorties du compteur. Lorsque la combinaison 5 est prsente, les fonctions dentre des bascules doivent tre modifies. Au lieu de passer de 101 110, il faut passer de 101 000. Soit C5 un flag prvenant quon est sur la combinaison 5. C5 = Q2.Q1'.Q0 En reconsidrant le fonctionnement des bascules lorsque C5 vaut 1 on obtient : (Mme fonctionnement que C5 vaille 0 ou 1) T0 = 1 T1 = C5'.Q0 + C5.0 = C5'.Q0 (Conservation de Q1 lorsque C5=1) T2 = C5'.Q0.Q1 + C5.1 = C5'.Q0.Q1 + C5 (Inversion de Q2 lorsque C5=1) Exemple 2 : Compteur / dcompteur par 6. Pour le mode comptage (C=0), le fonctionnement doit rester identique au compteur par 8 tant que la combinaison 5 nest pas prsente sur les sorties du compteur. Lorsque la combinaison 5 est prsente, les fonctions dentre des bascules doivent tre modifies. Au lieu de passer de 101 110, il faut passer de 101 000. Pour le mode dcomptage (C=1), le fonctionnement doit rester identique au dcompteur par 8 tant que la combinaison 0 nest pas prsente sur les sorties du compteur. Lorsque la combinaison 0 est prsente, les fonctions dentre des bascules doivent tre modifies. Au lieu de passer de 000 111, il faut passer de 000 101.

19

Circuits squentiels lmentaires

Soit C0 un flag prvenant quon est sur la combinaison 0. C0 = Q2.Q1'.Q0 Soit C5 un flag prvenant quon est sur la combinaison 5. C5 = Q2.Q1'.Q0 Les quations des entres de bascules peuvent sexprimer de la manire suivante : T0 = C[1 ] + C[1] = 1 T1 = C[C5'.Q0] + C[C0'.Q0] T2 = C[C5'.Q0.Q1 + C5] + C[C0'.Q0.Q1 + C0]
8.4.3.c. Compteurs synchrones avec signal dinhibition

La prise en compte dun signal dinhibition (Inib) du compteur peut se faire de la mme manire, cest dire en intervenant sur les entres synchrones (Ti) des bascules. Exemple : Compteur / dcompteur par 6 avec signal dinhibition (Inib) Les quations des entres des bascules T peuvent sexprimer de la manire suivante : T0 = Inib T1 = Inib{C[C5'.Q0] + C[C0'.Q0]} T2 = Inib{C[C5'.Q0.Q1 + C5] + C[C0'.Q0.Q1 + C0]}
8.4.3.d. Comparaison bascules T / bascules D

Les bascules T sont particulirement intressantes pour la ralisation de compteurs car contrairement aux bascules D, elle ne ncessitent pas dexprimer les condition de maintien de des sorties de bascules. En effet, seules sont exprimes les conditions de commutation, ce qui simplifie de manire notoire les fonctions dentre de bascule. A titre de comparaison, le compteur/dcompteur par 6 avec signal dinhibition (Inib) prcdent conduirait, avec des bascules D, aux quations suivantes : D0 = Inib{C[C5.Q0 + C5.Q0] + C[C0.Q0 + C0.Q0] } + Inib.Q0 = InibQ0' + Inib.Q0 = Inib Q0 D1 = Inib{C[C5.(Q0.Q1+Q0.Q1)+C5.0] + C[C0.(Q0.Q1+Q0.Q1)+C0.0]}+ Inib.Q0 = Inib{C[C5.(Q0 Q1)] + C[C0.(Q0 Q1) ]} + Inib.Q1 D2 = Inib{C[C5.(Q0.Q1 Q2)] + C[C0.(Q0+Q1 Q2) ]} + Inib.Q2 Bien quil soit probable que, dans ce cas particulier, les quations puissent encore se simplifier elles restent de toute manire plus complexes que celles obtenues avec des bascules T. Remarque : Ces quations sont obtenues par un raisonnement gnralisable des compteurs de modulo diffrent.
8.5. Rgles de conception

Une plaie de trop de ralisations rencontres est le mlange, dans une mme unit fonctionnelle, des commandes asynchrones et synchrones. En effet, la prsence de commandes asynchrones dans une conception synchrone induit une sensibilit aux phnomnes transitoires et/ou parasites qui peut tre source de nombreux ennuis. Dautre part, la conception dune application complexe nest gnralement envisageable quau travers dun processus initial de partitionnement du cahier des charges.

20

Circuits squentiels lmentaires

8.5.1. Signaux de forage asynchrones

Les signaux de forage action directe (Clear ou Preset), cest dire indpendants de lhorloge (asynchrone) peuvent servir initialiser une application par une commande spcifique mais toute autre utilisation notamment pour raliser une fonction particulire (commande par de la logique) peut tre la source de nombreux ennuis. En effet, toute logique sur ces signaux peut engendrer des impulsions transitoires de dures inconnues, souvent trs faibles, mais suffisante pour conduire un rsultat qui, sil peut tre instructif dans un contexte denseignement, est catastrophique dans une ralisation. Dans ce cas, une carte qui semble donner toute satisfaction quand on lobserve avec un oscilloscope, peut par exemple cesser de fonctionner ds que lon retire lappareil de mesure. Ce phnomne provient gnralement de la modification de la dure ou de lamplitude dimpulsions transitoires sur les signaux asynchrones induite par la charge capacitive supplmentaire apporte par la sonde de mesure. Le dpannage dun tel systme relve alors plus de la divination que dune mthodologie raisonne. Ce type de pratique est donc condamner sans appel.
8.5.2. Les signaux dhorloges

Le blocage, par exemple par une porte, des signaux dhorloge pour maintenir ltat dun registre, est une autre erreur que lon rencontre parfois. Cette faute, qui provoque des dcalages temporels entre les signaux dhorloge (clock skew) appliqus aux diffrentes parties dune carte, ou dun circuit, risque de conduire des violations de temps de maintien ou de pr-positionnement, do des comportements imprvisibles des registres concerns. Un autre effet pervers des circuits combinatoires de calcul des signaux dhorloge, est la gnration, difficile contrler, dimpulsions parasites sur ces signaux. La recherche de ces impulsions, suffisamment larges pour faire commuter les circuits actifs sur des fronts, mais suffisamment troites pour ne pas tre vues lors dun examen rapide avec un oscilloscope, est un passe temps dont on se lasse trs vite. Quand il est ncessaire dappliquer diffrentes parties dun ensemble des signaux dhorloges diffrents, il est indispensable de traiter part, et de faon mticuleuse, la ralisation du distributeur dhorloge correspondant. Notons, en passant, que pour ces fonctions il convient de surveiller de trs prs les modifications apportes par les optimiseurs ; ces derniers ont la fcheuse tendance dliminer les portes inutiles dun point de vue algbrique, mme si elles sont utiles dun point de vue circuit.
8.5.3. Conception synchrone

Sil y a une rgle de conception retenir des deux paragraphes prcdent pour viter tout dsagrment du aux phnomnes temporels et transitoires cest dviter tout prix dintervenir sur les signaux asynchrones que sont lhorloge (H) et les signaux de forage (Clear, Preset). Ainsi, les seuls signaux sur lesquels ont doit intervenir pour raliser la fonction souhaite sont les entres synchrones (D) des bascules. Cette rgle de conception est illustre sur la figure 8.44.
Pas de logique sur les signaux - d horloge (H) - de forage (Clear, Preset)

Clear Contrle Contrle Clear ei Qi H H= Q0 Q1 Q2 e0 e1 e2

? D 0

? D 1

? D 2

Figure 8.44. Conception synchrone

21

Circuits squentiels lmentaires

Tout manquement cette rgle peut conduire de srieux dsagrments ou en tout cas faire lobjet dune attention toute particulire.
8.5.4. Diviser pour rgner

Lerreur de mthode la plus frquente, et la plus pnalisante, que commettent beaucoup de dbutants dans la conception des systmes lectroniques, quils soient analogiques ou numriques, est sans doute de dessiner des schmas, voire de les cbler, avant mme davoir une vision claire de lensemble de la tche accomplir. Le travail de rflexion sur la structure gnrale dune application est primordial. Ce que lon appelle traditionnellement la mthode descendante (top down design), nest rien dautre que lapplication de cette rgle simple : quand on conoit un ensemble, on va du gnral au particulier, on ne soccupe des dtails que quand le cahier des charges a t mrement rflchi, et que le plan gnral de la solution a t tabli. Si, au cours de la descente vers les dtails, on dcouvre quune difficult imprvue apparat, il faut revenir au niveau gnral pour voir comment la rponse cette difficult sinsre dans le plan densemble. Le premier rflexe avoir, face un problme, un tant soit peu complexe rsoudre, est de le couper en deux. La dmarche prcdente est rpte, pour chaque demi-problme, jusqu obtenir des sous-ensembles dont la ralisation tient en quelques circuits lmentaires, en quelques lignes de code source dans un langage ou dans un diagramme de transitions qui ne dpasse pas une dizaine dtats diffrents.

22