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FLIP-FLOP" J-K
El "flip-flop" J-K, es el ms verstil de los flip-flops bsicos. Tiene el carcter de seguimiento de entrada del flip-flop D sincronizado, pero tiene dos entradas, denominadas tradicionalmente J y K. Si J y K son diferentes, la salida Q toma el valor de J durante la subida del siguiente pulso de sincronismo. Si J y K son ambos low (bajo), entonces no se produce cambio alguno. Si J y K son ambos high (alto), entonces en la siguiente subida de clock la salida cambiar de estado. Puede realizar las funciones del flip-flop set/reset y tiene la ventaja de que no hay estados ambiguos. Puede actuar tambien como un flip-flop T para conseguir la accin de permutacin en la salida, si se conectan entre s las entradas J y K. Esta aplicacin de permutar el estado, encuentra un uso extensivo en los contadores binarios.

Estructura del Flip-Flop J-K

A la derecha se tiene una versin simplificada del verstil flip-flop J-K. Ntese que las salidas se retroalimentan para habilitar las puertas NAND. Esto es lo que le proporciona la accin de permutacin cuando J=K=1.

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Ejemplo de Permutacin: Flip-Flop J-K

La subida hacia positivo (PGT) del clock (pulso de sincronismo), habilita la permutacin de la salida Q. La condicin de "habilitacin", no persiste durante toda la fase positiva del clock. Las entradas J y K por s solas no pueden originar una transicin, sino que sus valores en el momento del PGT determina la salida de acuerdo con la tabla de verdad. Esto es una aplicacin del verstil flip-flop JK.

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Transferencia de Datos, Flip-Flop J-K

En la transferencia de datos sncrona entre dos flip-flops J-K, una seal de transferencia en la entrada del clock causa que el estado de la celda A se transfiera a la celda. La seal de transferencia se puede aplicar a varias de tales celdas en serie para crear un "registro de desplazamiento" (shift register). En la transferencia de datos asncrona, el pulso de transferencia se puede aplicar en cualquier momento, para forzar los datos en las entradas asncronas, almacenando los datos independientemente de lo que suceda en las otras entradas.

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Flip-Flop T
El Flip-flop T cambia de estado en cada pulso de T. El pulso es un ciclo completo de cero a 1. Las siguientes dos figuras muestran el diagrama de bloque y una implementacin del FF T mediante un FF S-R y compuertas adicionales.

Ntese que en la implementacin del FF T, las dos entradas del FF S-R estn conectadas a compuertas AND, ambas conectadas a su vez a la entrada T. Adems, la entrada Q esta conectada a R y Q a S. Esta conexin es as para permitir que el FF S-R cambi de estado cada que se le mande un dato a T. Por ejemplo, si Q = 1 en el tiempo actual, eso significa que Q = 0, por lo tanto, al recibir T el valor de 1, se pasaran los valores de R = 1 y S = 0 al FF S-R, realizando un reset de Q. La siguiente tabla muestra el comportamiento del FF T y del FF S-R en cada pulso de T

T 0 1 0 1 0 1

S 0 1 0 0 0 1

R 0 0 0 1 0 0

Q 0 1 1 0 0 1

Q 1 0 0 1 1 0

La tabla de estado para el FF T se presenta a continuacin. Es muy sencilla: cuando T = 0 el estado de Q no cambia, es decir Q = Q+ (estado de memoria), cuando T = 1, Q es complementada y, por lo tanto, Q+ = Q.

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Tabla de estado para el FF T

T 0 0 1 1 Q 0 1 0 1 Q+ 0 1 1 0

De la tabla de estado anterior, se obtiene la siguiente ecuacin caracterstica para el FF T Q+ = T Q + TQ = T Q Ahora bien, analicemos un poco ms el comportamiento del FF T y tratemos de responder la siguiente pregunta: Qu pasa si T=1 por mucho tiempo? Los valores de S y R cambiaran constantemente de la siguiente manera: S = 0-> 1 -> 0 -> 1 R= 1-> 0 ->1 -> 0 Es decir, el FF empezara a oscilar y por tanto no mantendra el estado (inestable.) Por lo tanto, la mayora de los FF utilizan un reloj para determinar en que momento se tomar en cuenta el valor que se encuentre en la entrada del FF. La siguiente figura muestra un FF T con reloj (CK)

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Ntese que la entrada marcada como CK tiene un crculo. Este crculo indica que el FF tomar en cuenta la entrada del FF cuando el pulso del reloj sea cero (0). Si es uno (1), la entrada no ser tomada en cuenta.