INSTITUTO POLITCNICO NACIONAL ESCUELA SUPERIOR DE INGENIERA MECNICA Y ELCTRICA UNIDAD ZACATENCO

INGENIERA EN CONTROL Y AUTOMATIZACIN CIRCUITOS LGICOS

CONTADORES
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PROFESOR.- APARICIO SILVA JAVIER. EQUIPO.- 1 INTEGRANTES.- ARRUTI SEBASTIN BEATRIZ ANGLICA. HERNNDEZ PREZ GUSTAVO. MEDRANO GALINDO CSAR. GRUPO.- 4AM4. FECHA DE ENTREGA.- 28 DE ABRIL DEL 2011.

NDICE
Captulo 1. Dispositivos de memoria (flip-flops) 1.1 Flip-flops maestro esclavo 1.2 Flip-Flop disparado por flanco o transicin 1.3 Parmetros de los Flip-Flops 1.4 Tipos de flip-flops 1.4.1 Flip-Flop tipo SR 1.4.2 Flip-Flop tipo D 1.4.3 Flip-Flop tipo JK 1.4.4 Flip-Flop tipo T Captulo 2. Contadores 2.1 Contador asncrono 2.1.1 Contador binario asncrono 2.1.1.1 SN74293 2.1.1.1 SN74177 2.1.2 Contadores BCD asncronos. 2.2 Contador sncrono

CAPTULO 1. DIPOSITIVOS DE MEMORIA (FLIP-FLOPS) Los dos tipos de memoria inminente utilizados en los circuitos de conmutacin son los latches y los flipflops. Un latch es un elemento de memoria cuyas seales de entrada de excitacin controlan el estado del dispositivo. Si un latch tiene una seal de entrada de excitacin que obliga a la salida del dispositivo a tomar el valor de 1, esta es un latch de set; si tiene una seal de entrada que obliga a tomar el valor 0 es un latch reset. Los latch presentan un problema de oscilaciones y un comportamiento transitorio inestable, debido a que un latch acta como un circuito combinatorio; este problema se resuelve con una seal de control de tiempo especial llamada reloj, la cual restringe los instantes en que podemos cambiar los estados de los elementos de la memoria. La seal de reloj emite una instruccin al flip-flop permitindole cambiar de estado de acuerdo con las seales de entrada de excitacin. En los latches y los flip-flops el siguiente estado est determinado por las entradas de excitacin; sin embargo un latch cambia de estado de inmediato mientras que en un flip-flop espera la seal de su reloj antes de cambiar de estado; el estado final de un flip-flop est determinado por sus valores de excitacin en el instante en que se presenta la seal de reloj. De esta manera se pueden sincronizar varios flip-flops de un circuito secuencial con una seal de reloj comn para que cambien de estado todos juntos. 1.1 Flip-flops maestro esclavo. Un flip-flop maestro-esclavo se construye con dos flip-flops, uno sirve de maestro y otro de esclavo. Durante la subida del pulso de reloj se habilita el maestro y se deshabilita el esclavo. La informacin de entrada es transmitida hacia el flip-flop maestro. Cuando el pulso baja nuevamente a cero se deshabilita el maestro lo cual evita que lo afecten las entradas externas y se habilita el esclavo. Entonces el esclavo pasa al el mismo estado del maestro. El comportamiento del flip-flop maestro-esclavo que acaba de describirse hace que los cambios de estado coincidan con la transicin del flanco negativo del pulso. 1.2 Flip-Flop disparado por flanco o transicin. Otro tipo de flip-flop que sincroniza el cambio de estado durante la transicin del pulso de reloj es el flipflop disparado por flanco. Cuando la entrada de reloj excede un nivel de umbral especifico (threshold level), las entradas son aseguradas y el flip-flop no se ve afectado por cambios adicionales en las entradas hasta que el pulso de reloj no llegue a cero y se presente otro pulso. Algunos flip-flops cambian de estado en la subida del pulso de reloj, y otros en el flanco de bajada. Los primeros se denominaran flip-flops disparados por flanco positivo y los segundos flip-flops disparados por flanco negativo. La distincin entre unos y otros se indicar con la presencia o ausencia de una negacin en la entrada de reloj. 1.3 Parmetros de los Flip-Flops Tiempo de establecimiento (SET UP TIME): Es el tiempo anterior al flanco activo de toma de datos durante el cual las entradas no deben cambiar. Tiempo de mantenimiento (HOLD TIME): Es el tiempo posterior al flanco activo de toma de datos durante el cual las entradas no deben cambiar.

Frecuencia mxima de reloj: Es la frecuencia mxima admisible de la seal de reloj que garantiza el fabricante. Duracin del tiempo alto de reloj: Es el tiempo mnimo que debe durar la parte alta del impulso de reloj. Duracin del tiempo bajo de reloj: Es el tiempo mnimo que debe durar la parte baja del impulso de reloj. Tiempo bajo de PRESET Y CLEAR: Es el tiempo mnimo que debe activarse las entradas asncronas para garantizar su funcionamiento. Tiempo de retardo o propagacin: Es el tiempo que transcurre desde el flanco activo del reloj que produce la conmutacin y el momento en que sta tiene lugar. 1.4 Tipos de flip-flops.

1.4.1 Flip-Flop tipo SR Un flip-flop SR llamado algunas veces un flip-flop "set-reset", es un circuito con dos entradas y dos salidas. Las salidas son complementos entre s, o sea que, cuando la una est en alto, la otra estar en bajo. Deriva su nombre del hecho de poder quitar (reset) y poner (set) el estado alto (1) en la salida Q. cuando se aplique un pulso en cada una de las dos entradas: un pulso alto en la entrada S (set) quita, "borra", el pulso alto puesto en anterioridad en Q. En la prctica la polaridad del pulso de manejo depender del tipo de compuertas con las cuales se haya implementado el flip-flop SR. De las tablas de excitacin podemos deducir su funcionamiento teniendo en cuenta que, cuando Q tiene lgica 1, el flip-flop se considera "set" (puesto), y cuando Q tiene lgica 0 es porque el flop-flop est "reset" (cleared, borrado). Las dos salidas Q y Q negada son simtricas en lo que a caractersticas elctricas se refiere, por lo que, de acuerdo con las circunstancias, se podr tomar una u otra como tal. 1.4.2 Flip-Flop tipo D. El principio bsico del flip-flop tipo D (data) se muestra en la figura. Podemos apreciar que, es agregado un inversor a una de las dos entradas del flip-flop, de tal forma que la entrada restante y la entrada del inversor queden unidas. Lo anterior garantiza que las entradas a la seccin SR sean siempre complementarias una de otra, y asegura que el estado lgico en la salida Q ser siempre el mismo estado lgico, alto o bajo, del ltimo pulso que lleg a la entrada D.

1.4.3 Flip-Flop tipo JK Probablemente es el flip-flop ms usado en los circuitos secuenciales lgicos, por su capacidad para CONTAR y DIVIDIR. Entrega un pulso completo de salida por cada dos pulsos de entrada, caracterstica

tenida en cuenta por muchos para denominarlo, tambin, "toggle"(basculante, ondulante, Si - No - Si - No, etc.) flip-flop, o sencillamente un T flip-flop. Bsicamente, el JK flip-flop es un flip-flop biestable SR con compuertas (clocked) dispuestas de tal forma que la accin set-reset sea llevada a cabo por una sola lnea de entrada. Bsicamente, se puede considerar el flip-flop JK como un circuito biestable con una sola entrada y dos salidas, completamente entre s. En la prctica, el circuito integrado dispone de dos entradas auxiliares, marcadas J y K, dispuestas para "condicionar" el estado que debe tomar la salida a partir del momento que llegue la prxima transicin activa del reloj. La figura muestra el circuito lgico y tabla de verdad para este flip-flop. Se puede observar que, de acuerdo a como se encuentren las entradas J y K, la salida Q puede operar como toggle o quedarse indefinidamente en un determinado estado, sin importar los pulsos en la entrada reloj. Cuando se utiliza al flip-flop como contador o divisor, se pueden dejar libres las entradas J y K; en este caso, los pulsos cuya frecuencia se desea modificar, se deben poner en la entrada correspondiente al reloj.

1.4.4 Flip-Flop tipo T

CAPTULO 2. CONTADORES Los contadores son una clase de circuitos lgicos secuenciales que llevan la cuenta de una serie de pulsos de entrada; dichos pulsos pueden ser regulares o irregulares; los contadores tienen muchas aplicaciones se usa en unidades de control de tiempos, circuitos de control, generadores de seal, etc. Los contadores se pueden clasificar como binarios y no binarios y como asncronos y sncronos. 2.1 Contadores asncronos El contador asncrono es un contador bsico comnmente implementado con circuitos integrados. De todos los contadores ste es el ms sencillo en lgica y, por lo tanto, el de diseo ms fcil, sin embargo este contador est limitado por su velocidad de operacin. Puesto que los flip-flops en el contador asncrono no estn bajo el mando de un solo pulso de reloj.

2.1.1 Contador binario asncrono Un contador binario asncrono es aquel cuyos cambios de estado no estn controlados por un pulso de reloj sincronizado. Al eliminar la necesidad de la sincronizaci6n del reloj, se puede utilizar una cantidad menor de circuitos para implantar un contador binario. Consideremos el diseo sncrono de la figura 7.11a Podemos eliminar las compuertas AND del diseo sncrono observando las transiciones de estado del contador desde otro punto de vista; la etapa del contador Xi se complementa cada vez que el estado Xi-1 hace una transicin 10; la etapa X1 siempre se complementa. La figura7.13b muestra un contador basado en estas observaciones. Podemos utilizar una orden Clear comn asncrona para inicializar el contador en el estado 0, y mantenemos la orden de control Count en 1 lgico para el conteo; el 0 lgico en Count inhibe todos los conteos y deja al contador en un estado constante; este es el modo de retencin de datos. El funcionamiento de este circuito se basa en cuatro puntos importantes: 1. A los pulsos de reloj slo son aplicados a la entrada CK (Clock, reloj) del primer flip-flop. Teniendo en cuenta que es un flip-flop tipo JK, y que estas dos entradas se encuentran en un nivel alto, el flipflop realizar la funcin de "Toggle", conmutando sus salidas con cada pulso de la seal de reloj. El cambio puede ser controlado por transiciones positivas o negativas de la seal de reloj, esto depende nicamente del tipo de entrada del flip-flop. 2. La salida del primer flip-flop (Primer BIT) acta como pulso de reloj para el siguiente flip-flop (Segundo BIT), y as sucesivamente hasta llegar al cuarto flip-flop. De esta manera se logra que un flip-flop slo pueda cambiar de estado cuando el anterior le proporcione la transicin correcta a su entrada. 3. Las salidas de los flip-flop representan el nmero binario de 4 BITS, al comenzar la cuenta, tericamente las salidas de los flip-flop deben estar en cero, esto nos da el nmero 0000, esto puede lograrse con las entradas de reset. 4. Una vez que ha llegado el quinceavo pulso de entrada, el contador se encontrar en la cuenta mxima para 4 bits, es decir 1111, al llegar el siguiente pulso, el contador volver a la posicin original de 0000, Esto supone un ciclo completo del contador y se conoce como el "reciclado" de la cuenta. Este diseo de contador los cambios de estado en los flip-flop son asncronos con respecto a la seal de reloj, es decir, no ocurren al mismo tiempo que cambia la seal de reloj. El nico que obedece directamente a los cambios de la seal de reloj es el primer flip-flop.

Cambio del primer flip-flop = Seal de reloj Cambio del segundo flip-flop = Primer FF + Seal de reloj Cambio del tercer flip-flop = Segundo FF + Primer FF + Seal de reloj Cambio del cuarto flip-flop = Tercer FF + Segundo FF + Primer FF + Seal de reloj.

El comportamiento de un contador asncrono cuando sucede un desbordamiento es el siguiente: justo antes del desbordamiento, todas las etapas del contador asumen el valor lgico, como se muestra en la figura7.13c. Despus de un pulso de reloj, el flip-flop de la etapa del contador Xi responde en t segundos. Entonces, cada etapa continua de manera similar, hasta que todo el contador alcanza el estado 1gico 0. Aunque estas transiciones son rpidas, pueden generar condiciones transitorias no deseadas si las salidas del contador se utilizan para controlar un circuito 1gico combinatorio; debido al retraso explicado anteriormente, este tipo de contadores tiene un lmite en la frecuencia de reloj aplicada a su entrada, aunque

los retrasos en los FF modernos son muy pequeos (entre los 10 y los 40 nano-segundos), si se aplica a la entrada una frecuencia muy alta, el contador no puede funcionar de manera correcta. Gracias a este comportamiento transitorio, a estos contadores se les conoce como contadores en cascada. La frecuencia mxima del reloj para un contador es dada por: 1/f = N(Tp) + Ts N = nmero de etapas de flip-flops. Tp= tiempo de propagacin de un flip-flop. Ts = tiempo de compuerta, ancho del pulso de la salida decodificada. 2.1.1.1 SN74293 Este es una implantaci6n en la serie SN7400 del contador binario asncrono. La figura 7 .14a muestra su diagrama 1gico. Observe las dos lneas clear comunes R0 (1) y R0 (2) .Cuando ambas son altas, el dispositivo pasa al estado nulo. EI contador est dividido en dos segmentos, un contador de 1 bit y uno de 3 bits, Y pueden estar en cascada (conectando QA a la entrada B) para formar un contador de 4 bits. Las entradas J y K de cada flip-flop estn conectadas en alto dentro del dispositivo para que los flip-flops acten como flip-flops Toggle (T). Es importante comentar ciertos aspectos en primer lugar, si los pulsos del contador son mucho ms lentos que el retardo del flip-flop JK con reloj, el contador pasara por los estados transitorios con rapidez y permanecer la mayor parte del tiempo en los estados estables deseados. Una segunda observaci6n es que todos los estados transitorios tienen nmeros pares; por tanto, los estados con nmeros nones tienen un comportamiento estable, aun en contadores de tipo cascada. 2.1.1.2 SN74177 Este es una versi6 funcional ampliada del SN74293 (figura 7.15). En este dispositivo, la entrada A es Clock 1 y la entrada B es Clock 2. Su caracterstica adicional es el modo de operaci6n de carga asncrona.

Si examinamos las ecuaciones, vemos que cuando la lnea de entrada flop, externa es baja y alta (inactiva), la lnea externa

externa es baja, dentro del flip-

es alta. Este es el modo de operacin clear comn asncrono. Al hacer la lnea puede controlar el dispositivo. Este es el

Si la lnea Clear es alta y lneas externas para el dispositivo. 2.1.2 Contadores BCD asncronos. 2.2 Contadores sncronos. y

es baja, entonces PresetB = DataB y ClearB =

modo de operacin de carga asncrona, ya que el valor de DataB se obliga a entrar en el flip-flop. Si las son altas, entonces PresetB = ClearB = 0; este es el modo de conteo

Todos los flip-flops en el contador sincrnico estn bajo el control del mismo pulso de reloj. La velocidad de repeticin est limitada slo por el retraso de uno de los flip-flops, ms el retraso introducido por los bloques de control. Un contador binario de n flips-flops debe partir de un estado nulo y seguir una secuencia numrica 0, 1, 2, 3, ,2n-1, 0, 1, 2,, etc.; es decir el contador tendr 2 n estados nicos y repetir los estados mientras se apliquen pulsos de reloj 2.2.1 Contadores binarios sncronos. La figura 7.11 a muestra un contador binario sncrono de n bits construidos a base de flip-flops JK con reloj. Un contador binario de n flip-flops debe partir del estado nulo y seguir la secuencia numrica 0, 1, 2,3,...,2"1, 0, 1,2,..., etctera. En otras palabras, el contador tendr 2n estados nicos, como se muestra en la figura 7.11 b, y repetir los estados mientras se apliquen pulsos de reloj. La secuencia de estados de la figura 7.l1b sugiere el diseo de la figura 7.l1a. Observe que cada bit. Xi; debe complementarse en el siguiente pulso de conteo si todos los bits para Xk = 1,..., i-1 tienen el valor 1 16gico; el bit X1 siempre se complementa en cada pulso de conteo. Por tanto, podemos utilizar una compuerta AND de dos entradas en cada flip-flop del contador para generar una seal de control de alternancia para el siguiente bit ms significativo en la cadena del contador. El flip-flop contador y los circuitos de control asociados a este son una etapa del contador. En condiciones de operacin normales, las entradas J y K de cada flip-flop deben permanecer estables en 1 o 0 1gico mientras el pulso del contador experimenta sus transiciones 0 - 1 0. Un 11gico en la lnea de control clear obligara a todas las salidas del contador a asumir un 0 1gico y las mantendr as hasta que la lnea clear regrese a 0 1gico (su valor 1gico normal). La seal de control Inhibit sirve para bloquear los pulsos de conteo y dejar al contador en algn estado no nulo, si se requiere tal comportamiento de conservacin de datos para una aplicaci6n en particular. Cuando los contadores lleguen al estado en que todos los valores son iguales a uno, la seal de desbordamiento ser alta. En algunos diseos de contadores, esta seal de desbordamiento se utiliza para controlar los mdulos contadores en cascada y producir contadores con mayor longitud de palabra. En estos casos, la seal de desbordamiento se llama acarreo de salida en cascada (RCO). 2.2.1.1 SN74613. Este es un contador sncrono de 4 bits con carga sncrona, clear sine activacin y acarreo de salida en cascada. La figura 7.12a muestra el diagrama lgico para el dispositivo. Observe que todos los cambios de datos en los flip-flops JK suceden en la transici6n positiva del reloj externo rotulado Clock. Por tanto, las operaciones clear y load se sincronizan con el reloj en este dispositivo. Examinemos el funcionamiento de una etapa tpica del contador, digamos C. Podemos escribir la entrada K del flip-flop como:

Figura

. Contador binario sncrono SN74613. (a) Diagrama lgico. (b) Tabla funcional.

Figura

. (Continuacin)Contador binario sncrono SN74163. (c)Diagrama de tiempos.

2.2.2 Contadores BCD sncronos. Un contador BCD (decimal codificado en binario) sncrono es un contador mdulo 10,0 de dcadas. EI contador BCD debe comportarse como un contador binario hasta llegar a la etapa 9. En este momento, los circuitos de control deben preparar las entradas del flip-flop de modo que el siguiente pulso de reloj obligue al contador a regresar al estado (0000) en vez de permitir que llegue siguiente estado del contador binario (1010). El mdulo SN74160 tiene un diseo de contador BCD asncrono. 2.2.2.1 SN7160. Este es un contador sncrono de dcadas con carga sncrona, y clear, activacin y acarreo de salida en cascada asncronos. La seal de control del clear asncrono Clear es activa baja. La seal de control de carga Load tambin es activa baja. Podemos analizar sus caractersticas operativas examinando un flip-flop tpico

Figura

. Contador de dcadas sncrono SN74160.(a) Pines del paquete. (b) Smbolo lgico.

y generalizando despus los resultados al contador de 4 bits. Supongamos que decidimos contar la etapa del contador Qb y analizar sus entradas J y K. Las ecuaciones 1gicas de estas entradas son Is = (Load) . Datas + Load. QA . QD . ENT. ENP Ks = (Load) . Datas + Load. QA . QD . ENT. ENP

Observe que cuando la seal de control de carga Load es baja, los valores real y complementado de la seal de entrada de datos (Data B) para la etapa del contador se colocan en JB Y KB, respectivamente. En consecuencia, el flip-flop actuara como un flip-flop D con reloj, y, al siguiente pulso del reloj, el valor en la lnea de entrada DataB se cargara de manera sncrona en el contador y aparecer en la salida del flip-flop QB' Cuando Load es alta, el segundo trmino producto de cada ecuaci6n 16gica controla a JB y KB. Este es el modo de operaci6n de conteo sncrono. Las dos seales de activaci6n ENP y ENT deben ser altas antes de que el contador inicie un ciclo con sus estados. Los cuatro flip-flops cambian de estado en la transici6n positiva de la entrada de reloj Clock. Ahora, examinemos la ecuaci6n lgica de la seal de acarreo de salida en cascada RCO

RCO = QD . QA . ENT Puesto que el contador forma un ciclo con los estados 0, 1,2,..., 9, los estados 10, II,..., 15 nunca ocurren. Por tanto, el estado mximo del contador (1001) se puede detectar mediante una compuerta AND con entradas QD y QA La seal de entrada ENT debe estar alta para activar RCO. La figura 7.19d muestra un diagrama de tiempos para una secuencia tpica de operaciones del SN74160. Primero aplicamos una seal clear asncrona para llevar el contador al estado nulo. A continuacin, una funcionamiento de carga sncrona lleva el contador al estado 7 (0 111). Despus aplicamos las dos seales de activaci6n, ENT y ENP, para iniciar el modo de operaci6n de conteo sncrono. En la transici6n positiva de cada pulso de reloj Clock, el contador pasa al estado

Figura . (Continuacion) Contador de dcadas SN74160. (c) Diagrama lgico. 8, luego a19, y despus regresa al estado 0, y continua con los estados 1,2 y 3. En este momento, la seal de habilitaci6n ENP se hace baja e inhibe la secuenciacin posterior del contador. Observe que podemos utilizar cualquier seal ENP 0 ENT para inhibir el contador (colocarlo en el modo de retenci6n de datos). Observe tambin que la seal RCO es alta durante el periodo en que el contador esta en el estado 9, su estado mximo.

Figura . (Continuacin) contador de dcadas SN74160. (d) Diagrama de tiempos. 2.2.3 Contadores mdulo 6 y mdulo 12. Otros dos contadores modulo N tienen aplicaciones frecuentes en el diseo digital: los contadores mdulo y mdulo 12. (Alguna vez se ha preguntado cmo opera un cronometro digital? Un oscilador de alta frecuencia (o la lnea de corriente de 60 Hertz) proporciona una seal de reloj peridica que se introduce en una serle de contadores. Podemos utilizar un contador mdulo 10 para generar decenas de segundos (0 minutos) a partir de un pulso de conteo de 1 segundo (0 un minuto). Podemos utilizar un contador mdulo o para generar una secuencia de pulsos de un minuto a partir de la seal "decenas de segundos". La figura 7.22 muestra el diagrama de bloques de un cronometro digital simple que utiliza la lnea de corriente elctrica para generar seales de reloj. Usamos la seal de control Clear para inicializar el cronometro. Entonces podemos utilizar la seal Start/Stop para aplicar 0 inhibir los pulsos de conteo que provienen del generador de pulsos conectado a la lnea de corriente. Los pulsos del generador de pulsos

Figura . Diagrama de Bloques para un cronometro digital. Se producen a razn de 60 por segundo. As, utilizamos un contador mdulo 60 para reducir la frecuencia de los pulsos a 1 por segundo. Implantamos el contador mdulo 60 mediante un contador mdulo 5 en cascada con un contador mdulo 12. Podramos utilizar con la misma efectividad una combinacin 6 y 10. Utilizamos otros dos contadores mdulo 60 para exhibir segundos y minutos. Si se necesitan horas en el diseo, basta con agregar otra etapa 10 y 6. Podemos implantar los contadores mdulo 5 y mdulo 10 mediante el SN74176, y los contadores mdulo 6 y mdulo 12 mediante el contador SN7492A. 2.2.3.1 SN7492A. El SN7492A es un contador sncrono mdulo 6 0 modulo 12 con un clear asncrono comn. La figura 7.23 describe este dispositivo. Podemos determinar su funcionamiento a partir del diagrama lgico de la figura 7.23c. Primero analizaremos la etapa QA del contador. Este es un flip-flop 2 simple. A continuacin examinamos el funcionamiento de los flip-flops (Qc, QB). Este contador de 2 bits es la c1ave del SN7492A. Estos dos bits forman un contador mdulo 3, sncrono. Observe las ecuaciones lgicas de las entradas J y K para ambos flip-flops: IC = QB Kc = 1 JB = Qc KB = 1 Suponga que aplicamos un pulso clear [RO(1) = RO(2) = 1] para inicializar los dos flip-flops contadores, como se muestra en la figura 7.23d. Esta accin hace que (QC' QB) = (0, 0). Las entradas I y K de los flip-flops se convierten en (Jc' Kc) = (0, 1) Y (JB, Kn) = (1, 1). En el siguiente pulse de reloj aplicado a la entrada Clock B, QC se restablece a 0 lgico y QB alterna a 11ogico, es decir, (Qc' Qn) = (0, 1). Despus del pulso de reloj, las entradas J y K de los dos flip-flops call1bian a las siguientes condiciones: (Jc' Kc) = (1, 1) y (In, Kn) = (1, 1). Estas condiciones de entrada indican a Qc que alterne a 1 lgico y a Qn que alterne a 0 lgico durante el siguiente pulse de reloj; as, el siguiente estado del contador de 2 bits ser (Qc> QB) = (1, 0). Este cambio de estado cambia de nuevo las entradas J y K sobre los dos flip-flops: (Jc' Kc) = (0, 1) y (In, KIJ) = (0, 1). Estas condiciones de entrada indican a los dos flip-flops que realicen un reset durante el siguiente pulso de reloj, 10 que lleva el contador a (Qc> QB) = (0,0), el estado inicial original. As, la secuencia de estados en base 2 es (Qc' QIJ) => (0, 0), (0, 1), (1,0), (0, 0),... En base 10, la secuencia es 0, 1,2,0,... La etapa ms significativa del contador QJ) es otro flip-flop +2 simple. La figura 7.23b muestra el smbolo lgico para este mdulo. A continuacin describimos varias secuencias de conteo diferentes que pueden obtenerse con este mdulo: 1. Conectamos QA a la entrada Clock B y proporcionamos una serie de pulsos de conteo a la entrada Clock A. EI flip-flop Qj) ser el bit ms significativo, mientras que el flip-flop QA ser el menos significativo. Generamos la siguiente secuencia de conteo: (QJ)' Q(_ QIJ' Q) = (0, 1,2. 3,4,5,8,9, 10, 11, 12, 13,0,... Ver el diagrama de estados de la figura 7.23e.

Figura .Contadores asncrono SN7492A. (a) Pines de paquete. (b) Smbolo lgico. (c) Diagrama lgico. (d) Diagrama de tiempos.

Figura

. (Continuacin) Contador asncrono SN7492A. (e) Diagrama de estados (CKB=QA). (f) Diagrama de estados (CKA=QD).

2. Conectamos la salida QD a la entrada Clock A y proporcionamos una secuencia de pulsos de conteo a la entrada Clock B. QA se convierte en el bit ms significativo y generamos la siguiente sucesi6n de conteo: (QA' QD' QC' QB) = 0, 1, 2, 4, 5, 6, 8, 9, 10, 12, 13, 14, 0,... Ver el diagrama de estados de la figura 7.23 f. 3. Si utilizamos el primer esquema de conexi6n (conectamos Q A a la entrada Clock B y proporcionamos una secuencia de pulsos de conteo a la entrada Clock A) e ignoramos la etapa QD del contador, generamos la siguiente secuencia de conteo: (Qc' QB' Q) = 0, 1, 2, 3, 4, 5, 0,... Observe que esta es precisamente la secuencia necesaria para el diseo de cron6metro de la figura 7.22.