Tecnologa de circuitos integrados

longitud al aumentar la complejidad y el rea de los circuitos integrados, a pesar de que se escalen los dispositivos elementales. Los parmetros secundarios ms relevantes de las interconexiones son su resistencia y su capacidad, lo que permite, en una primera aproximacin, calcular el retardo RC que introducen en la transmisin de las seales. 2.2.6 Modelo analtico del transistor MOS
Las expresiones que hemos visto en el apartado 2.2.4 son el modelo ms elemental que describe el funcionamiento de un transistor MOS [15]. En (2.22) se muestran las ecuaciones correspondientes a un NMOS. Las ecuaciones para un PMOS son equivalentes, teniendo en cuenta que las tensiones puertasurtidor, drenador-surtidor y umbral tienen signos contrarios a sus equivalentes en el NMOS. En la Fig. 2.6 se muestran las curvas caractersticas de un transistor MOS. Obsrvense las tres regiones de corte, hmica y saturacin. En esta ltima regin se muestran las curvas reales y las correspondientes a des-preciar el efecto de modulacin del canal (=0). Debido a la presencia del factor (1+VDS) en el modelo, al extrapolar las caractersticas de la regin de saturacin se cruzan en el punto VDS = 1/. El modelo analtico de Sah, que utilizaremos en este texto y que ha sido desarrollado en el apartado 2.2.4 es:

(2.22) 4 7

donde Kn=(W/L)Cox n, siendo la capacitancia (capacidad por unidad de rea) Cox y la movilidad n dos parmetros del proceso de fabricacin [32]. El parmetro no es constante, depende del proceso y del valor de L [33]. Las tres regiones de comportamiento que se muestran en (2.22) ya han sido denomina-das corte, hmica y saturacin respectivamente. Este modelo es especialmente ajustado a la realidad en transistores MOS de canal largo. No es se el caso de los circuitos modernos, en los que aparecen muchos efectos de segundo orden no contemplados aqu. Este modelo, aunque no es preciso para los transistores MOS actuales de canal corto, proporciona resultados adecuadamente aproximados y se trata de un senci-llo modelo analtico, por lo que es muy utilizado.

Fig. 2.6 Curvas caractersticas de un transistor MOS

Los autores, 2003; Edicions UPC, 2003.

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Una de las limitaciones del modelo de Sah es que no es cierto que la corriente se anule completamente cuando VGS < Vtn. A la corriente que circula cuando el transistor est en corte se la denomina corriente subumbral. Es una fuente de prdida de energa para los circuitos microelectrnicos y es una componente importante del consumo esttico de los sistemas CMOS, es decir, aquella energa que se disipa cuando el circuito no est operando o se encuentra en un modo de reposo. Esta corriente de pr-didas ha de ser tenida muy en cuenta cuando se aborda el diseo de sistemas porttiles o que requieren un bajo o muy bajo consumo de energa. La corriente subumbral consiste en una corriente de difusin entre drenador y surtidor similar a la que circula a travs de las uniones de un dispositivo BJT. Esta corriente tiene una dependencia exponencial con la tensin VGS. Una expresin sencilla, pero vlida

slo si la tensin entre el substrato y el surtidor es nula (VBS = 0) y para valores de VGS > 3kT/q (k es la constante de Boltzman, T la temperatura y q la carga del electrn), es la siguiente [33]:

(2.23)

donde n es un parmetro del proceso que toma valores entre 1 y 2. Una caracterstica importante de esta corriente subumbral es que aumenta al disminuir la tensin umbral Vtn. Esta dependencia supone una de las repercusiones ms importantes que el escalado tecnolgico tiene sobre el consumo esttico de los circuitos submicrnicos CMOS y que hace que las corrientes de prdidas sean ms importantes cuanto

48 ms avanzada es la tecnologa. Ejemplo 2.1 Supongamos dos procesos, uno correspondiente a una tecnologa de 0,8 y otro de una m tecnologa de 0,25 m. Los valores de los parmetros necesarios para calcular la corriente subumbral se proporcionan a continuacin: Tecnologa 0,8 m 0,25 m
nCox
105,6 A/V 337,9A/V
2

N0 1,5
1,5

VDD
5V
2,5 V

Vtn
0,7
0,25 V

A partir de los datos anteriores, los valores que se obtienen para ID0 y la corriente subumbral ID para VGS = 100 mV y considerando un transistor NMOS con W/L = 10 son los siguientes:

Tecnologa 0,8 m 0,25 m

ID0
898,37 nA 2,87 A

ID @ VGS = 100 mV 1,01 pA 525,65 nA

De la tabla anterior se desprende que para la tecnologa de 0,25 m las prdidas por corriente subumbral son unos cinco rdenes de magnitud superiores que para la tecnologa de 0,8 m. Estos nmeros permiten hacerse una idea de la importancia que est adquiriendo en las tecnologas actuales el control de las corrientes de prdidas debido a la conduccin subumbral.

 Los autores, 2003; Edicions UPC, 2003.

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Ejemplo 2.2 Calcular el error cometido al no considerar el efecto de la modulacin de canal para un transistor NMOS implementado con una tecnologa de 0,8 con los siguientes parmetros del proceso: m
nCox = 105,6 A/V , VDD = 5 V Vn = -1 V, n = 21,5410
2 3

VGS = VDS = -5 V: Utilizando la ecuacin (2.21) para un NMOS: = 3,74 mA. Si no se considera el efecto de la moID dulacin de canal, el valor resultanteID = 3,38 mA, por tanto se comete un error relativo del 9,62%. es

V , y una relacin de aspecto W/L = 4. Para

-1

2.2.7 Caractersticas elctricas de los circuitos CMOS El diseo de un circuito integrado consiste en implementar una estructura microelectrnica que sea capaz de realizar unas determinadas funciones y presente una serie de prestaciones que dependen del campo de aplicacin. Para determinar las prestaciones, entre las que destacan la velocidad, el consumo, el calor generado, y el nmero de entradas y salidas necesarias, se ha de recurrir al clculo de las caractersticas elctricas de las distintas partes que componen el circuito integrado, y stas dependen finalmente de las caractersticas de los elementos bsicos: los transistores y las interconexiones. Las caractersticas que se van a tratar a continuacin se basan en los circuitos integrados puramente digitales, ya que son stos los principales motores de la evolucin tecnolgica. La Tabla 2.2. resume las expresiones de estas caractersticas a partir de modelos sencillos de los circuitos. As, por ejemplo, el 49 retardo de una puerta lgica con una carga capacitiva a la salida se modela como una constante de tiempo RC entre la resistencia equivalente de la red de transistores responsables de la carga Reqdescarga ( o = VDD/ISAT) y esa capacidad. En la tabla tambin se presentan algunos de los parmetros secundarios de la tecnologa de los que se habl en el apartado anterior. La Tabla 2.3 presenta las expresiones utilizadas para calcular otros parmetros de tipo global y debidos a las interconexiones. La Tabla 2.2 hace referencia a las caractersticas de una puerta lgica aislada. Tambin es necesario conocer las prestaciones a nivel global de todo el circuito integrado. El consumo dinmico global ( DT) puede estimarse considerando que hay una actividad media que supone la conmutacin P de un tanto por ciento de las puertas lgicas del circuito. El consumo total ser proporcional al nmero total de puertas (que ser proporcional al nmero de transistores) multiplicado por el consumo de una puerta lgica aislada: = cteactividadNTRT PD. Otra caracterstica global importante es la potencia PDT disipada por unidad de rea que resulta de dividir el consumo total por el rea del circuito integrado (DP, densidad de potencia). Campo elctrico longitudinal Campo elctrico vertical Capacitancia de puerta Capacidad de puerta Ganancia gran seal Corriente (saturacin), max. Retardo puerta lgica: cargaL C Consumo dinmico: cargaL C

El
Ev C ox Cg K

VDD / L

VDD / tox

S iO 2/to x
CoxW L CoxW/L KVDD
2

ISAT
g PD

CL/(KV DD)
2

/g

CV

L DD

Tabla 2.2 Parmetros secundarios y caractersticas elctricas de una puerta lgica

Los autores, 2003; Edicions UPC, 2003.

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Nivel de integracin Consumo total Densidad de potencia Long. media interconexiones locales Long. media interconexiones globales Capacitancia interconexiones Retardo RC interconexiones locales Retardo RC interconexiones globales

NI

PDT
DP Lloc
Lglob

NTRT/D2 CteANTRTPD PDT/D2 CtelocW CteglobD

SiO2 Fox

CFox

loc

/t

glob

CFoxLloc2/H CFoxLglob2/H

Tabla 2.3 Parmetros secundarios globales y caractersticas elctricas de las interconexiones

2.2.8 Capacidades en un transistor MOS

El modelo de Sah es un modelo DC de gran seal. Debido a que en los transistores MOS no aparecen almacenamientos de carga y que las corrientes estn soportadas prcticamente slo por portadores mayoritarios (al contrario que los transistores bipolares) en trminos de distribucin de portadores estos dispositivos no introducen retardos significativos, frente a los creados por capacidades parsitas propias de la construccin del transistor. Por ello, el modelo de Sah con una red de condensadores que modele este comportamiento parsito constituye un modelo aceptable (AC) de gran seal (denominado

50 modelo de Shichman-Hodges [11]). Procederemos en esta seccin a presentar de manera resumida las capacidades que intervienen en un circuito MOS. En la Fig. 2.7 se muestran las capacidades presentes en una estructura MOS. En la figura se distinguen claramente las regiones substrato, inversin, drenador y surtidor, terminal de puerta y xido de puerta, que se ha dibujado desproporcionado para mayor claridad. Se pueden considerar claramente dos familias de capacidades. En primer lugar las G correspondientes a 2 y 6. Son capacidades entre los terminales S y B, y entre D y B, S D respectivamente. Se les denomina comoCsb 7 1
3 4 5

y Cdb. Son capacidades debidas a las respecn+

2

n+
6

tivas uniones pn polarizadas inversamente (depletion capacitances). Son, dependientes de la tensin y son causa de retardo y consumo indeseado cuando los terminales del transistor son nodos dinmicos. Son proporcionales al rea y permetro de las regiones de drenador y surtidor. Como segunda familia debemos contar la capacidad entre el terminal de puerta y el resto del dispositivo.

La caracterstica de esta capacidad es que se distribuye de manera dependiente al estado de polarizacin del transistor. Cuando el transistor se encuentra en la regin de corte, y no existe capa de inversin, toda la capacidad se aplica sobre el substrato. As pues, en estas circunstancias se trata de una capacidad entre puerta y substrato,Cgb, de valorCoxWL (apartado 2.2.1). Esta capacidad, sin embargo, se distribuye de manera
Fig. 2.7 Capacidades en un transistor MOS

 Los autores, 2003; Edicions UPC, 2003.

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diferente si el dispositivo se encuentra en otra regin, se reparte en igual parte entre D y S si la capa de inversin es plana, se distribuye de manera diferente entre D y S si esta en zona hmica, y se reparte entre S y B si el transistor se encuentra en saturacin. En general, da lugar a 3 capacidades Cgb, Cgs y Cgd (4, 3 y 5 respectivamente). Si bien dependiendo de la distribucin puede provocar efecto Miller y otros tipos de realimentaciones, como impedancia de entrada se acostumbra a considerar un valor global CoxWL.
Por ltimo cabe considerar dos capacidades de solapamiento entre la puerta y las regiones D y S. Estas capacidades son debidas a la no alineacin perfecta entre puerta y canal. Usualmente el canal es algo ms estrecho que la puerta (y por ello se diferencia entre la longitud L de la mscara de fabricacin, la puerta, y la longitud L efectiva) debido a procesos de difusin lateral en la fabricacin. Estas capa-cidades, Colgs y Colgd (1 y 7 respectivamente, Fig 2.7) son independientes de tensin y deben sumarse a las respectivas capacidades Cgs y Cgd, que generalmente se consideran ya como globales. En la Fig 2.8 se muestra un circuito que podra constituir un modelo AC del transistor, el dispositivo acta segn Shi-chmanHodges y las capacidades mostradas introduciran constantes de tiempo en el circuito. Tambin en dicha figura se muestra el modelo de entrada aceptado para el terminal de puerta de un MOS.

5 1

Fig. 2.8 Capacidades MOS en un circuito e impedancia equivalente de entrada de puerta

2.2.9 Modelo de pequea seal de un MOS en saturacin En la Fig. 2.9 se muestra un modelo (AC) de pequea seal para un transistor MOS trabajando en la regin de saturacin. El modelo est formado por las capacidades mencionadas en el apartado anterior y los equivalentes incrementales del modelo de Sah. El parmetro gm, denominado pa-rmetro de transconductancia del MOS, viene definido como:

(2.24) El parmetro gmb se denomina par-metro dinmico de polarizacin de substrato, y viene definido como:

. 2.9 Modelo de pequea seal de un transistor MOS en saturacin

(2.25)

 Los autores, 2003; Edicions UPC, 2003.

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que denota la componente dinmica del efecto de polarizacin del substrato (body effect). Por ltimo la resistencia dinmica de salida ro viene definida por:

(2.26)

que representa la impedancia de salida como consecuencia del efecto de modulacin de canal (apar-tado 2.2.4). Este modelo de pequea seal se utilizar en el anlisis de circuitos amplificadores en el captulo 6.

2.3 Fundamentos de la tecnologa de fabricacin de circuitos integrados CMOS

Los circuitos CMOS son circuitos analgicos, digitales o mixtos configurados a partir de transistores PMOS y NMOS. En el mercado actual de componentes electrnicos predomina de manera muy destacada la tecnologa de circuitos integrados CMOS. Esta tecnologa permite la fabricacin de circuitos utilizando ambos tipos de transistores sobre un mismo cristal de silicio, y es la tecnologa base de la actual microelectrnica o diseo VLSI. En este apartado recordaremos las fases de fabricacin y el concepto de dibujo de capas (layers) de un circuito CMOS tpico (bulk technology), en donde los componentes se implementan sobre substrato de silicio. En el captulo 7 se presentarn las caractersticas de tecnologas relacionadas con CMOS, como son la tecnologa SOI (Silicon on Insulator) y BiCMOS

(bipolar CMOS).
Los transistores PMOS deben estar implantados sobre un substrato N, y los transistores NMOS 52 sobre un substrato P. Para poder acomodar ambos tipos de transistores sobre un mismo cristal es preciso crear regiones de suficiente extensin que acten como substratos, a estas regiones se les acostumbra a denominar pozos (wells o tubs). Dependiendo de las maneras en como se crean estas regiones dan lugar a tres tipos de tecnologa CMOS. En la tecnologa denominada de pozo N (N-well), el substrato es de tipo P por lo que acomoda directamente a los transistores NMOS y es preciso implan-tar una regin N (pozo N) para acomodar a los transistores PMOS. Una tecnologa dual de sta es la tecnologa de pozo P (P-well) en donde el substrato es de tipo N y se implanta una regin P. La tercera alternativa consiste en implantar los transistores sobre pozos, N y P, especialmente creados (tecnologa de pozos gemelos, twin-well). En esta tecnologa se consigue un mayor y ms independiente control de las tensiones umbral de los transistores, tanto PMOS como NMOS, y reduce las cadas de tensin en los substratos, efecto que puede provocar problemas de latch-up [8].

2.3.1 Fundamento de la fabricacin de circuitos integrados

Tal como hemos indicado anteriormente, la fabricacin de circuitos integrados actual se basa en una tecnologa planar que implementa todos los dispositivos del circuito sobre la superficie del cristal (chip, oblea). Estos dispositivos se crean mediante una secuencia de procesos fi sico-qumicos realizados en ambientes libres de partculas contaminantes (cmaras blancas, clean rooms) que actan selectivamen-te sobre la superficie siguiendo una tcnica de mscaras (mask) creadas mediante un procedimiento de fotolitografa y ataque qumico (etching) [16]. Las interconexiones entre estos dispositivos se realiza mediante lneas de metal (con mltiples niveles) que se colocan sobre la superficie mediante procesos de deposicin, fotolitografa y ataque qumico.
A cada una de las etapas de aplicacin de los procesos fisico-qumicos se les denomina fases del proceso. La definicin de las mscaras actuantes en cada una de las fases se realiza mediante lo que se denomina diseo de mscaras o diseo microelectrnico y constituyen el diseo de los circuitos electrnicos a nivel fsico a partir del dibujo plano de las capas (layers, a partir de las cuales y median-

Los autores, 2003; Edicions UPC, 2003.

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